KR19990069438A - 칩 스택 패키지 - Google Patents

Abstract

본 발명은 하나의 패키지 몸체내에 적어도 2개 이상의 칩을 적층하여 구성하는 칩 스택 패키지에 관한 것으로, 차례로 적층되는 적어도 두 개 이상의 반도체 칩; 상기 칩을 지지함과 아울러 칩의 외부로의 신호 전달 경로를 이루는 리드 프레임; 상기 칩의 본드 패드와 리드 프레임의 인너리드를 전기적으로 연결하는 골드 와이어; 및 상기 칩을 포함하는 일정면적을 에워싸는 패키지 몸체를 포함하여 이루어지며, 상기 칩들은 그의 일측변부에 다수의 본드 패드가 형성되어 리드 프레임의 인너리드위에 접착제의 개재하에 계단상으로 적층되고, 상기 리드 프레임은 다수의 인너리드가 서로 엇갈리게 배열되며, 상기 제 2 칩의 본드 패드와 제 1 칩의 본드 패드가 제 1 골드 와이어에 의해 전기적으로 연결되고, 제 1 칩의 본드 패드와 리드 프레임의 인너리드가 제 2 골드 와이어에 의해 전기적으로 연결된 것을 특징으로 하는 칩 스택 패키지를 제공한다.

Description

칩 스택 패키지

본 발명은 반도체 패키지에 관한 것으로, 특히 하나의 패키지 몸체내에 적어도 2개 이상의 칩을 적층하여 구성하는 칩 스택 패키지에 관한 것이다.

종래에도 2개의 반도체 칩을 적층하여 패키징 하거나, 또는 두 개의 패키지를 적층함으로써 인쇄회로기판의 실장 면적은 줄이면서 용량은 배가시키는 구조의 적층형 반도체 패키지가 알려지고 있는 바, 그 한 예를 도 1를 참조하여 설명하면 다음과 같다.

도시된 바와 같이, 종래의 적층형 반도체 패키지는 두 개의 패키지(1)(2)가 상하로 적층된 구조로 되어 있으며, 이와 같이 적층된 두 개의 반도체 패키지(1)(2)는 각각의 탭 테이프(3)(3')가 전기적으로 연결되어, 상,하 칩(4)(4')으로부터 발생되는 신호가 하나의 라인, 즉 하부 패키지(2)의 탭 테이프(3')를 통하여 인쇄회로기판으로 전달되도록 되어 있다.

그러나, 상기한 바와 같은 일반적인 적층형 반도체 패키지는, 도 1에 나타낸 바와 같이, 두 개 패키지의 측면을 접착시켜 제작하고 있는데, 공정상 패키지의 측면에 가이드(5)를 연결하여야 하므로 공정수의 증가를 가져오며, 또 TSOP나 기타 패키지를 이용함으로써 패키지 자체 크기가 커질뿐만 아니라 기판에서의 실장 면적이 커 제품의 소형화 및 박형화를 저해하는 문제가 있었다.

또한, 종래의 적층형 반도체 패키지는 패키지간의 연결 부위에서 솔더 조인트 크랙이 발생되는 등 신뢰성에 문제를 나타내고 있고, 또 기존의 패키지를 이용함으로써 전기적인 신호 전달 경로가 길어 신호 전달이 지연되는 단점도 있었다.

본 발명은 상기와 같은 문제를 해소하기 위하여 안출한 것으로, 적어도 두 개 이상의 칩을 하나의 패키지 몸체내에 내장시킴으로써 메모리 용량은 증대시키면서도 전체적인 외관 크기를 작게 할 수 있는 칩 스택 패키지를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은, 칩의 신호 전달 경로를 짧게 할 수 있는 칩 스택 패키지를 제공하는데 있다.

도 1은 종래 적층형 반도체 패키지의 한 예를 나타낸 단면도.

도 2는 본 발명의 제 1 실시예에 따른 칩 스택 패키지의 구조를 보인 단면도.

도 3은 도 2에 나타낸 패키지에서 칩과 와이어 본딩되는 리드 프레임의 구조를 보인 분해 사시도.

도 4는 본 발명의 더블 와이어 본딩 상태를 보인 사시도.

도 5는 본 발명의 제 2 실시예에 따른 칩 스택 패키지를 개략적으로 나타낸 사시도.

도 6은 도 5에 나타낸 패키지에 대한 단면도.

도 7은 본 발명의 제 3 실시예에 따른 칩 스택 패키지의 구조를 보인 단면도.

도 8a 및 8b는 도 7에 나타낸 패키지에 사용되는 탭 테이프의 서로 다른 구성 예를 보인 단면도.

도 9는 도 7에 나타낸 패키지에 사용되는 신호매개부재의 구조를 보인 사시도.

도 10은 본 발명의 제 4 실시예에 따른 칩 스택 패키지의 구조를 보인 단면도.

도 11은 본 발명의 제 5 실시예에 따른 칩 스택 패키지의 구조를 보인 단면도.

(도면의 주요 부분에 대한 부호의 설명)

10,10',10", 10-1;반도체 칩 10a;본드 패드

11,12,13,14;접착 테이프 20;리드 프레임

21;인너리드 30,30',30",30a,30b,30c;골드 와이어

40;패키지 몸체 60;신호매개부재

70,80;탭 테이프 71;전도성 패턴

72,72';접착층 73;이방성 전도체

100;서브스트레이트 200;세라믹 패키지 몸체

300;세라믹 캡

상기와 같은 목적을 달성하기 위한 본 발명에 의한 칩 스택 패키지는, 차례로 적층되는 적어도 3개의 반도체 칩, 상기 칩을 지지함과 아울러 칩의 외부로의 신호 전달 경로를 이루는 리드 프레임, 상기 각 칩의 일측 변부에 마련된 동일 패드를 리드 프레임의 인너리드에 접속시키기 위한 제 1 접속수단, 상기 각 칩의 타측 변부에 마련된 동일 패드를 리드 프레임의 인너리드에 접속시키기 위한 제 2 접속수단, 및 상기 칩을 포함하는 일정면적을 에워싸는 패키지 몸체를 포함하여 구성되며; 상기 제 1 칩, 제 2 칩 및 제 3 칩은 리드 프레임의 인너리드 상부에 접착제의 개재하에 계단상으로 적층되고; 상기 제 1 접속수단은 제 3 칩의 본드 패드와 제 2 칩의 본드 패드를 연결하는 제 1 골드 와이어와, 제 2 칩의 본드 패드와 제 1 칩의 본드 패드를 연결하는 제 2 골드 와이어와, 제 1 칩의 본드 패드와 리드 프레임의 인너리드를 연결하는 제 3 골드 와이어로 구성되며; 상기 제 2 접속수단은 제 1 칩의 본드 패드와 연결되도록 설치된 제 1 탭 테이프와, 제 2 칩의 본드 패드와 연결되도록 설치된 제 2 탭 테이프와, 상기 제 1 탭 테이프 및 제 2 탭 테이프에 의한 신호를 하나의 단자로 일원화시키는 신호매개부재와, 상기 제 3 칩의 본드 패드와 신호매개부재의 단자를 연결하는 제 4 골드 와이어와, 상기 신호매개부재의 단자와 리드 프레임의 인너리드를 연결하는 제 5 골드 와이어로 구성된 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.

도 2는 본 발명의 제 1 실시예에 따른 칩 스택 패키지의 구조를 보인 단면도 이고, 도 3은 도 2에 나타낸 패키지에서 칩과 와이어 본딩되는 리드 프레임의 구조를 보인 분해 사시도 이며, 도 4는 본 발명의 더블 와이어 본딩 상태를 보인 사시도로서, 도면에서 참조 부호 10 및 10'는 제 1 칩 및 제 2 칩 이고, 20은 리드 프레임 이며, 30 및 30'는 제 1 골드 와이어 및 제 2 골드 와이어 이고, 40은 패키지 몸체이다.

도시된 바와 같이, 상기 제 1 반도체 칩(10)은 리드 프레임(20)의 인너리드(21)위에 제 1 접착 테이프(11)의 개재하에 부착되어 있고, 이 제 1 반도체 칩(10)의 상부에 제 2 반도체 칩(10')이 제 2 접착 테이프(12)의 개재하에 한 쪽으로 어긋나도록 계단형태로 적층되어 있다. 이 제 1 반도체 칩(10) 및 제 2 반도체 칩(10')은 그의 일측 변부를 따라 배열, 형성되는 다수의 본드 패드(10a)를 가지고 있다. 즉, 통상의 반도체 칩은 그의 상면 양측에 다수의 본드 패드가 배열되나, 본 발명에서는 본드 패드를 칩의 일측 변부에만 형성하고 있다.

그리고, 상기 리드 프레임(20)은 다수의 인너리드(21)가 서로 엇갈리게 배열되어 있다. 즉 도 3에 나타낸 바와 같이, 양측에 배열되는 다수의 인너리드(21)들이 리드의 사이 사이에 위치하도록 배열되어 있으며, 이와 같이 배열되는 리드들은 상기한 제 1 및 제 2 접착 테이프(11)(12)에 의해 지지되어 있다. 여기서 상기 제 1 및 제 2 접착 테이프(11)(12)는 폴리머계열의 절연성 테이프로, 10㎛에서 100㎛정도의 두께로 하는 것이 좋다.

상기 칩들, 즉 제 1 칩(10) 및 제 2 칩(10')은 그의 동일 패드가 골드 와이어에 의해 리드 프레임의 해당 인너리드(21)에 전기적으로 연결되는 바, 상기 제 2 칩(10')의 패드와 제 1 칩(10)의 패드가 제 1 골드 와이어(30)에 의해 연결되어 있고, 상기 제 1 칩(10)의 패드는 제 2 골드 와이어(30')에 의해 리드 프레임(20)의 인너리드(21)에 연결되어 있다. 즉 본 발명은 와이어 본딩이 더블 본딩되어 있다. 따라서, 각 칩의 본드 패드를 형성함에 있어서, 일반적인 패드의 크기보다 2배 정도 크게 해야하는데, 최소 15×15㎛에서 최고 500×500㎛의 크기를 갖는 사각 형태로 형성함이 좋다.

상기와 같이된 두 개의 칩(10)(10') 및 리드 프레임(20)의 인너리드(21)를 포함하는 일정면적은 이를 에워싸도록 성형되는 패키지 몸체(40)에 의해 밀봉되어 있으며, 이 패키지 몸체(40)의 양측에는 리드 프레임의 아웃리드(22)가 돌출되어 기판에 실장할 수 있도록 되어 있다.

한편, 첨부한 도 5는 본 발명의 제 2 실시예에 따른 칩 스택 패키지를 개략적으로 나타낸 사시도 이고, 도 6은 도 5에 나타낸 패키지에 대한 단면도로서, 본 발명의 기술적 원리를 볼 그리드 어레이 패키지에 적용한 것이다.

도시된 바와 같이, 본 발명의 제 2 실시예에 의한 칩 스택 패키지는 소정의 회로 패턴을 갖는 서브스트레이트(100)의 상부에 제 1 칩(10)이 부착되어 있고, 이 제 1 칩(10)의 상부에 제 2 칩(10')이 대각선 방향으로 어긋나게 적층되어 있으며, 상기 제 1 칩(10) 및 제 2 칩(10')의 일측 장변 및 단변에는 다수의 본드 패드(10a)가 일정 간격을 유지하여 배열되어 있다.

그리고, 상기 제 2 칩(10')의 본드 패드와 제 1 칩(10)의 본드 패드가 제 1 골드 와이어(30)에 의해 전기적으로 연결되어 있고, 제 1 칩(10)의 본드 패드와 서브스트레이트(100)의 회로 패턴이 제 2 골드 와이어(30')에 의해 전기적으로 연결되어 있으며, 이와 같이된 구조물은 에폭시 몰딩 컴파운드로 성형되는 패키지 몸체(40)에 의해 밀봉되어 있다. 또한, 상기 서브스트레이트(100)의 하면에는 다수의 실장용 솔더 볼(60)이 부착되어 기판에 실장할 수 있도록 되어 있다.

여기서, 상기 제 1 칩(10)과 제 2 칩(10')은 열가소성 수지 또는 폴리머계열의 절연성 접착 테이프(51)(52) 또는 접착제에 의하여 차례로 적층되어 있다. 상기 접착 테이프는 일 실시예의 경우와 같은 폴리머계열의 절연성 접착제 이며, 두께는 10㎛에서 100㎛으로 함이 좋다. 그리고, 여기서도 각 칩의 본드 패드는 최소 15×15㎛에서 최고 500×500㎛의 크기를 갖는 사각형으로 형성되어 더블 본딩이 가능하도록 되어 있다.

이와 같은 본 발명의 다른 실시예는, 두 개의 칩(10)(10')을 대각선 방향으로 어긋나도록 적층함으로써 노출된 칩의 2개 사이드를 와이어 본딩에 이용할 수 있어, 하이 핀 컨택트에 유리하고, 서브스트레이트(100)는 그라운드 플랜을 삽입할 수 있으므로 더블 본딩으로 인한 와이어 본딩 길이가 길어져 신호 노이즈가 생기는 것을 방지할 수 있다. 즉 일 실시예에 비하여 좀더 성능이 우수한 패키지를 제조할 수 있는 것이다.

첨부한 도 7은 본 발명의 제 3 실시예에 따른 칩 스택 패키지의 구조를 보인 단면도 이고, 도 8a 및 8b는 도 7에 나타낸 패키지에 사용되는 탭 테이프의 서로 다른 구성 예를 보인 단면도 이며, 도 9는 도 7에 나타낸 패키지에 사용되는 신호매개부재의 구조를 보인 사시도이다.

도시된 바와 같이, 본 발명의 제 3 실시예에 따른 칩 스택 패키지는 하나의 패키지 몸체(40)내에 3개의 칩(10)(10')(10")을 차례로 적층시켜 구성한 것이다. 이러한 패키지에서는 3개의 칩을 계단 형태로 적층함으로써 형태가 비대칭 이고, 또 한 쪽에서만 와이어 본딩이 되기 때문에 워피지 불량이나 반대편의 신호 라인이 길어지는 단점이 있을 수 있는 바, 이러한 단점을 칩의 반대편에 별도의 신호매개부재(60)를 설치하고 있다.

즉, 상기 제 1 칩(10), 제 2 칩(10') 및 제 3 칩(10")은 리드 프레임(20)의 인너리드(21)위에 접착 테이프(11)(12)(13)에 의해 차례로 적층되어 있고, 각각의 칩은 그의 상면 양측에 배열되는 수개의 본드 패드를 가지고 있다.

여기서, 상기 제 3 칩(10")의 본드 패드는 제 1 골드 와이어(30)에 의해 제 2 칩(10')의 본드 패드와 연결되어 있고, 제 2 칩(10')의 본드 패드는 제 1 칩(10)의 본드 패드와 제 2 골드 와이어(30')에 의해 연결되어 있으며, 제 1 칩(10)의 본드 패드는 제 3 골드 와이어(30")에 의해 리드 프레임의 인너리드(21)에 연결되어 있다.

또한, 상기와 같이 와이어 본딩된 칩의 반대편에는 소정 형상의 신호매개부재(60)가 설치되어 각 칩, 즉 제 1 칩(10)과 제 2 칩(10')의 타측 본드 패드와 연결되어 있다.

이러한 연결을 자세히 살펴보면, 상기 제 1 칩(10)과 제 2 칩(10') 사이에는 제 1 칩(10)의 본드 패드와 연결되는 제 1 탭 테이프(70)가 개재되어 있고, 같은 구조로 제 2 칩(10')의 본드 패드와 연결되는 제 2 탭 테이프(80)가 제 2 칩(10')의 상부에 개재되어 있다.

상기 제 1 탭 테이프(70)와 제 2 탭 테이프(80)는 신호매개부재(60)의 각 단부와 연결되어 있는 바, 신호매개부재(60)는 상기 제 1 칩(10) 연결용 제 1 탭 테이프(70)와 연결되는 패드(61a)를 구비한 제 1 단부(61)와, 제 2 칩(10') 연결용 제 2 탭 테이프(80)와 연결되는 패드(62a)를 구비한 제 2 단부(62)와, 이들 패드(61a)(62a)를 일원화시키기는 단자(63a)를 구비한 제 3 단부(63)를 갖는 다층 구조로 되어 있으며, 상기 패드(61a)(62a) 및 단자(63a)는 배선(64)에 의해 서로 연결되어 있다.

그리고, 상기 탭 테이프(70)는 전도성 패턴(71)을 사이에 두고 그 양측에 접착층(72)(72')이 형성된 구조로 되는 한 예와, 베이스 필름(74)을 사이에 두고 하면에는 이방성 전도체(73)가, 상면에는 접착층(72)이 형성된 구조로 되는 다른 예가 제공된다.

여기서, 상기 탭 테이프(70)의 접착층(72)(72')은 칩을 부착하는 역할을 하며, 전도성 패턴(71)이나 이방성 전도체(73)는 칩의 본드 패드와 신호매개부재(60)의 각 패드(61a)(62a)를 전기적으로 연결하는 역할을 한다.

즉, 제 1 칩(10)과 제 2 칩(10')의 본드 패드는 제 1 탭 테이프(70) 및 제 2 탭 테이프(80)에 의해 신호매개부재(60)에 연결되고, 이 신호매개부재(60)의 단자(63a)와 제 3 칩(10")의 본드 패드가 제 4 골드 와이어(30a)에 의해 연결됨과 아울러 상기 신호매개부재(60)의 단자(63a)와 리드 프레임의 인너리드(21)가 제 5 골드 와이어(30b)에 의해 연결되어 칩의 동일 패드끼리 연결되도록 되어 있다.

상기 신호매개부재(60)는 절연성의 BT-레진이나 BN-레진 또는 FR-4로 이루어져 있으며, 노이즈를 최소화하기 위하여 그라운드 층을 가질 수 있다.

또한, 상기 신호매개부재(60)의 배선과 탭 테이프(70)의 전도성 패턴(71)은 Cu, Ni, Au로 구성될 수 있고, 또는 Cu, Ni, Cr, Au; Cu, Ni, Co, Au; Cu, Ni, Au, Tin 또는 Cu, Ni, Cr, Au, Tin; Cu, Ni, Co, Au, Tin으로 구성되거나 또는 이와 유사한 메탈 라인으로 구성될 수 있으며, 최소 1mil에서 4mil의 두께로 형성되어 있다.

그리고, 본 실시예에서는 구체적으로 도시하지 않고 있으나, 탭 테이프(70)의 전도성 패턴(71)의 한면에는 전기적 연결을 용이하게 하기 위한 사각형상의 메탈 전극이 형성되어 있으며, 또 이 메탈 전극에 범프가 형성될 수 있다. 여기서 상기 메탈 전극의 크기는 15×15㎛ 에서 500×500㎛정도로 함이 좋다.

또한, 탭 테이프를 형성함에 있어서, 도 8b에 나타낸 바와 같이, 이방성 전도체(73)를 이용하는 경우, 이방성 전도체는 전기적인 도통을 위한 파티클을 갖는 에폭시, 변형된 에폭시 레진, 폴리에스터, 변형된 폴리머, 아크릴 에스터, 변형된 에스터, 실리콘 레진, 페녹시 레진, 폴리우레탄, 폴리설파이드, 시아노크라이렛, 폴리일렉신 등으로 이루어질 수 있고, 그외에도 열적, 실온 및 열압착으로 경화되는 폴리머로 형성될 수 있다. 여기서 상기 파티클의 크기는 3㎛에서 20㎛정도의 크기로 이루어지며, 실버, 골드, 니켈, 인듐, 틴 및 인튬 틴 옥사이드 등으로 형성된다. 그리고 파티클의 모양은 구형, 삼각형, 사각형, 육면체, 사각뿔 및 삼각뿔 등 여러 가지 형태로 형성될 수 있다. 그리고 상기 파티클은 폴리머의 외부에 메탈이 도포된 구조를 가지고 있다. 상기와 같은 이방성 전도체는 스텐실, 스크린 프린트, 디스펜스, 스탬프 또는 라미네이션 방법으로 도포된다.

첨부한 도 10은 본 발명의 제 4 실시예에 따른 칩 스택 패키지의 구조를 보인 단면도로서, 이는 도시된 바와 같이, 앞서 설명한 제 3 실시예의 패키지에서 그 내부에 또 하나의 반도체 칩(10-1)을 내장시켜 구성한 것을 주요지로 하고 있다.

상기 제 4 반도체 칩(10-1)은 인너리드(21)의 하부에 위치되어 있고, 접착 테이프(14)에 의해 인너리드(21)에 부착, 지지되어 있다. 이와 같이 부착된 칩(10-1)의 본드 패드와 리드 프레임의 인너리드(21)는 제 6 골드 와이어(30c)에 의해 전기적으로 연결되어 있다. 이를 위하여 본 실시예에서는 인너리드(21)의 단부를 하향 절곡하여 칩(10-1)을 지지할 수 있도록 하고 있다. 그외 다른 구성은 상술한 제 3 실시예의 경우와 같으므로 여기서는 구체적인 설명을 생략한다.

이러한 실시예에서는 4개의 칩을 상하 대칭으로 적층할 수 있으므로 워피지 불량을 방지할 수 있고, 전기적인 경로를 짧게 할 수 있다.

또한, 첨부한 도 11은 본 발명의 제 5 실시예에 따른 칩 스택 패키지의 구조를 보인 단면도로서, 이는 도시된 바와 같이, 앞서 설명한 제 4 실시예의 패키지의 칩 및 그 접속 구조를 수지로 몰딩하여 밀봉하지 않고, 세라믹 패키지를 이용하여 밀봉한 것을 특징으로 하고 있다.

즉, 양측으로 아웃리드(201)가 돌설되어 있는 세라믹 패키지 몸체(200)의 캐비티내에 중간리드(202)가 설치되어 패키지 몸체의 패턴과 와이어(203)로 연결되어 있고, 이 중간리드(202)를 중심으로 상,하부에는 제 4 실시예에서 설명한 구조의 칩(10)(10')(10")(10-1)이 차례로 적층됨과 아울러 같은 접속구조로 각 칩의 동일 패드끼리 연결되어 있다. 그리고 세라믹 패키지 몸체(200)의 상부에는 세라믹 캡(300)이 복개 고정되어 있다. 그외 세부적인 구조 및 작용 효과는 상술한 제 4 실시예의 경우와 같으므로 여기서는 구체적인 설명을 생략한다.

이상에서 설명한 바와 같이, 본 발명에 의한 칩 스택 패키지는, 하나의 패키지 몸체내에 적어도 2개 이상의 칩을 내장시킴과 아울러 칩의 한 쪽에서 동일 칩 패드를 리드 프레임의 리드와 와이어 본딩하여 연결시키는 구성으로써 전체적인 외관 크기를 작게하면서도 메모리 용량을 크게 증대시킬 수 있고, 칩의 신호 전달 경로가 짧아 전기적인 특성을 향상시킬 수 있다.

또한, 본 발명은 볼 그리드 어레이 패키지에도 응용이 가능하여 화인 피치의 칩을 실장하는 경우에도 기판에 최대한도의 패드를 형성시킬 수 있어 다핀화가 가능하다는 장점이 있으며, 또 탭 테이프를 이용하면 일반 디램 칩을 적층하여 구성할 수 있다.

또한, 본 발명에 의한 칩 스택 패키지는 태핑 툴 및 와이어 본더 등 일반적인 장비를 이용하여 구성할 수 있으므로 장비에 대한 재투자가 필요없고, 일반적인 다운-셋 타입의 리드 프레임을 이용하여 칩을 스택할 수 있으며, 패키지내에서의 상하 대칭 구조를 구현할 수 있으므로 패키지 워피지를 방지할 수 있다.

이상에서는 본 발명에 의한 칩 스택 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

1. 차례로 적층되는 적어도 3개의 반도체 칩; 상기 칩을 지지함과 아울러 칩의 외부로의 신호 전달 경로를 이루는 리드 프레임; 상기 각 칩의 일측 변부에 마련된 동일 패드를 리드 프레임의 인너리드에 접속시키기 위한 제 1 접속수단; 상기 각 칩의 타측 변부에 마련된 동일 패드를 리드 프레임의 인너리드에 접속시키기 위한 제 2 접속수단; 및 상기 칩을 포함하는 일정면적을 에워싸는 패키지 몸체를 포함하여 구성되는 스택 칩 패키지로서,

   상기 제 1 칩, 제 2 칩 및 제 3 칩은 리드 프레임의 인너리드 상부에 접착제의 개재하에 계단상으로 적층되고; 상기 제 1 접속수단은 제 3 칩의 본드 패드와 제 2 칩의 본드 패드를 연결하는 제 1 골드 와이어와, 제 2 칩의 본드 패드와 제 1 칩의 본드 패드를 연결하는 제 2 골드 와이어와, 제 1 칩의 본드 패드와 리드 프레임의 인너리드를 연결하는 제 3 골드 와이어로 구성되며; 상기 제 2 접속수단은 제 1 칩의 본드 패드와 연결되도록 설치된 제 1 탭 테이프와, 제 2 칩의 본드 패드와 연결되도록 설치된 제 2 탭 테이프와, 상기 제 1 탭 테이프 및 제 2 탭 테이프에 의한 신호를 하나의 단자로 일원화시키는 신호매개부재와, 상기 제 3 칩의 본드 패드와 신호매개부재의 단자를 연결하는 제 4 골드 와이어와, 상기 신호매개부재의 단자와 리드 프레임의 인너리드를 연결하는 제 5 골드 와이어로 구성된 것을 특징으로 하는 칩 스택 패키지.
2. 제 1 항에 있어서, 상기 인너리드의 하부에 제 4 칩이 접착제의 개재하에 부착, 지지되고, 이 제 4 칩의 중간부에 마련된 본드 패드와 인너리드가 제 6 골드 와이어에 의해 전기적으로 연결되어 구성된 것을 특징으로 하는 칩 스택 패키지.
3. 제 2 항에 있어서, 상기 제 1 탭 테이프 및 제 2 탭 테이프는 칩 패드에 연결되는 전도성 패턴을 사이에 두고 그 양측에 칩 부착을 위한 접착층이 각각 형성되어 이루어진 것을 특징으로 하는 칩 스택 패키지.
4. 제 2 항에 있어서, 상기 제 1 탭 테이프 및 제 2 탭 테이프는 중간의 베이스 필름을 사이에 두고 하부에는 칩 패드에 연결되는 이방성 전도체가, 상부에는 칩 부착을 위한 접착층이 각각 형성되어 이루어진 것을 특징으로 하는 칩 스택 패키지.
5. 제 2 항에 있어서, 상기 신호매개부재는 제 1 탭 테이프와 연결되는 패드를 구비한 제 1 단부와, 제 2 탭 테이프와 연결되는 패드를 구비한 제 2 단부와, 제 3 칩용 제 4 골드 와이어가 연결되는 단자를 구비한 제 3 단부를 갖는 다층 구조의 절연체로 구성되고, 상기 제 1 탭 테이프 연결용 패드, 제 2 탭 테이프 연결용 패드 및 제 4 골드 와이어 연결용 단자를 연결하는 배선이 형성되어 제 1 칩 및 제 2 칩의 동일 패드의 신호를 중계하도록 된 것을 특징으로 하는 칩 스택 패키지.