KR100900238B1 - 멀티 칩 패키지 및 그의 제조방법 - Google Patents

멀티 칩 패키지 및 그의 제조방법 Download PDF

Info

Publication number
KR100900238B1
KR100900238B1 KR1020080006601A KR20080006601A KR100900238B1 KR 100900238 B1 KR100900238 B1 KR 100900238B1 KR 1020080006601 A KR1020080006601 A KR 1020080006601A KR 20080006601 A KR20080006601 A KR 20080006601A KR 100900238 B1 KR100900238 B1 KR 100900238B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor chips
bonding pads
mounting region
lead
Prior art date
Application number
KR1020080006601A
Other languages
English (en)
Inventor
김지묵
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080006601A priority Critical patent/KR100900238B1/ko
Application granted granted Critical
Publication of KR100900238B1 publication Critical patent/KR100900238B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

본 발명에 따른 멀티 칩 패키지 및 그의 제조방법은, 반도체 칩 실장 영역과 인너리드 및 아우터리드를 포함하는 리드 프레임과, 상기 반도체 칩 실장 영역의 상면에 배치되며, 다수의 제1본딩패드가 배열되고, 상기 제1본딩패드들이 노출되도록 계단형으로 스택된 적어도 둘 이상의 제1반도체 칩과, 상기 반도체 칩 실장 영역의 하면에 배치되며, 다수의 제2본딩패드가 배열되고, 상기 제2본딩패드들이 노출되며 상기 제1반도체 칩과 이격되도록 계단형으로 스택된 적어도 둘 이상의 제2반도체 칩과, 상기 반도체 칩 실장 영역과 인너리드 사이의 공간 및 상기 인너리드 사이 공간에 형성된 매립제와, 상기 리드 프레임의 인너리드와 상기 제1 및 제2반도체 칩의 제1 및 제2본딩패드 간을 전기적으로 연결시키는 본딩와이어와, 상기 본딩와이어와 제1 및 제2반도체 칩을 포함하는 공간적 영역이 상기 리드 프레임의 아우터 리드는 외부로 인출되도록 형성된 봉지제를 포함한다.

Description

멀티 칩 패키지 및 그의 제조방법{MULTI CHIP PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 멀티 칩 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 원 사이드 패드(One Side Pad) 타입의 반도체 칩들 간을 스택 시, 용량을 향상시킬 수 있는 멀티 칩 패키지 및 그의 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택기술은 스택 된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 또는 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
상기와 같은 스택 패키지 또는 멀티 칩 패키지는, 반도체 칩들을 리드 프레임 패들을 기준으로 상기 리드 프레임 패들 상에 본딩패드가 위로 향하게 쌓아올리는 업/업(Up/Up) 방법과 상기 리드 프레임 패들을 기준으로 상부 반도체 칩은 본딩패드가 위로 향하게 쌓고, 상기 리드 프레임 패들 하부의 반도체 칩은 본딩패드가 아래로 향하게 쌓아올리는 업/다운(Up/Down) 방법이 있다.
한편, 반도체 칩의 일측 가장자리 부분에만 본딩패드가 형성된 원 사이드 본딩패드(One Side Pad) 타입의 반도체 칩을 이용하여 상기 업/다운 방법을 적용하는 경우에, 상기와 같이 반도체 칩 상에 본딩패드가 한쪽 방향으로만 형성되어 있기 때문에 리드 프레임 패들의 상부 및 하부로 쌓아올려 리드 프레임과 반도체 칩들 간을 전기적으로 연결하기 위해서는, 리드 프레임의 리드가 상기 업/다운 방식으로 스택된 반도체 칩들의 리드 프레임 패들 중간 부분에 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 리드 프레임의 리드가 길게 연결되도록 연장된 형상을 갖는 리드 프레임을 사용하여야 한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기 리드 프레임의 패들과 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 리드 프레임의 리드 간의 좁은 공간으로 인해 패키지 몰드 공정에서, 상기 공간으로 충분히 봉지제가 채워질 수 없다는 문제점이 발생하게 된다.
따라서, 상기와 같은 문제점으로 인해 패키지의 제작 자체가 원천적으로 불가능하며 된다.
한편, 상기와 같은 문제점을 배제하고, 패키지를 제작하더라도, 상기 좁은 공간에 형성된 보이드(Void)로 인해 정상적인 패키지를 형성할 수 없게 된다.
본 발명은 원 사이드 패드(One Side Pad) 타입의 반도체 칩 간을 이용하여 스택할 수 있는 멀티 칩 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 원 사이드 패드 타입의 반도체 칩 간을 스택하여 패키지 형성시, 패키지의 제작을 용이하게 수행하여 용량을 향상시킬 수 있는 멀티 칩 패키지 및 그의 제조방법을 제공한다.
본 발명에 따른 멀티 칩 패키지는, 반도체 칩 실장 영역과 인너리드 및 아우 터리드를 포함하는 리드 프레임; 상기 반도체 칩 실장 영역의 상면에 배치되며, 다수의 제1본딩패드가 배열되고, 상기 제1본딩패드들이 노출되도록 계단형으로 스택된 적어도 둘 이상의 제1반도체 칩; 상기 반도체 칩 실장 영역의 하면에 배치되며, 다수의 제2본딩패드가 배열되고, 상기 제2본딩패드들이 노출되며 상기 제1반도체 칩과 이격되도록 계단형으로 스택된 적어도 둘 이상의 제2반도체 칩; 상기 반도체 칩 실장 영역과 인너리드 사이의 공간 및 상기 인너리드 사이 공간에 형성된 매립제; 상기 리드 프레임의 인너리드와 상기 제1 및 제2반도체 칩의 제1 및 제2본딩패드 간을 전기적으로 연결시키는 본딩와이어; 및 상기 본딩와이어와 제1 및 제2반도체 칩을 포함하는 공간적 영역을 상기 리드 프레임의 아우터 리드가 외부로 인출되도록 형성된 봉지제;를 포함한다.
상기 반도체 칩 실장 영역은 리드프레임 패들 또는 인너리드 중 적어도 어느 하나 이상 포함한다.
상기 리드 프레임은 상기 반도체 칩 실장 영역과 인너리드 간을 고정시키는 고정 테이프(Lock Tape)를 더 포함한다.
상기 매립제는 언더-필(Under-Fill)을 포함한다.
상기 제1 및 제2반도체 칩은 동일 방향으로 스택된 것을 특징으로 한다.
또한, 본 발명에 따른 멀티 칩 패키지의 제조방법은, 반도체 칩 실장 영역과 인너리드 및 아우터리드를 포함하는 리드 프레임의 상기 반도체 칩 실장 영역 상면에 다수의 제1본딩패드가 배열된 적어도 둘 이상의 제1반도체 칩을 상기 제1본딩패드들이 노출되도록 계단형으로 스택하는 단계; 상기 제1반도체 칩이 부착된 상기 반도체 칩 실장 영역 하면에 다수의 제2본딩패드가 배열된 적어도 둘 이상의 제2반도체 칩을 상기 제2본딩패드들이 노출되며, 상기 제1반도체 칩과 이격되도록 계단형으로 스택하는 단계; 상기 반도체 칩 실장 영역과 인너리드 사이의 공간 및 상기 인너리드 사이 공간에 매립제를 형성하는 단계; 상기 리드 프레임의 인너리드와 상기 제1 및 제2반도체 칩의 제1 및 제2본딩패드 간을 본딩와이어로 연결시키는 단계; 및 상기 본딩와이어와 제1 및 제2반도체 칩을 포함하는 공간적 영역을 상기 리드 프레임의 아우터 리드는 외부로 인출되도록 봉지제로 밀봉하는 단계;를 포함한다.
상기 반도체 칩 실장 영역은 리드프레임 패들 또는 인너리드 중 적어도 어느 하나 이상으로 형성한다.
상기 리드 프레임 상면에 상기 반도체 칩 실장 영역과 인너리드 간을 고정시키는 고정 테이프를 더 형성한다.
상기 매립제는 언더-필로 형성한다.
상기 제1반도체 칩이 부착된 상기 반도체 칩 실장 영역 하면에 다수의 제2본딩패드가 배열된 적어도 둘 이상의 제2반도체 칩을 상기 제2본딩패드들이 노출되며, 상기 제1반도체 칩과 이격되도록 계단형으로 스택하는 단계는, 상기 제1반도체 칩들이 스택된 방향과 동일한 방향으로 수행한다.
게다가, 본 발명에 따른 멀티 칩 패키지의 제조방법은, 반도체 칩 실장 영역과 인너리드 및 아우터리드를 포함하는 리드 프레임의 상기 반도체 칩 실장 영역 하면에 다수의 제1본딩패드가 배열된 적어도 둘 이상의 제1반도체 칩을, 상기 적어 도 둘 이상의 제1반도체 칩들에의 상기 제1본딩패드들이 노출되도록 계단형으로 스택하는 단계; 상기 적어도 둘 이상의 제1반도체 칩이 스택된 상기 반도체 칩 실장 영역과 인너리드 사이의 공간 및 상기 인너리드 사이 공간에 매립제를 형성하는 단계; 상기 매립제가 형성된 반도체 칩 실장 영역의 상면에 다수의 제2본딩패드가 배열된 적어도 둘 이상의 제2반도체 칩을, 상기 적어도 둘 이상의 제2반도체 칩들에의 상기 제2본딩패드들이 노출되며, 상기 제1반도체 칩들과 이격되도록 계단형으로 스택하는 단계; 상기 리드 프레임의 인너리드와 상기 제1 및 제2반도체 칩의 제1 및 제2본딩패드 간을 본딩와이어로 연결시키는 단계; 및 상기 본딩와이어와 제1 및 제2반도체 칩을 포함하는 공간적 영역을 상기 리드 프레임의 아우터 리드는 외부로 인출되도록 봉지제로 밀봉하는 단계;를 포함한다.
상기 반도체 칩 실장 영역은 리드프레임 패들 또는 인너리드 중 적어도 어느 하나 이상으로 형성한다.
상기 리드 프레임 상면에 상기 반도체 칩 실장 영역과 인너리드 간을 고정시키는 고정 테이프를 더 형성한다.
상기 매립제는 언더-필로 형성한다.
상기 매립제가 형성된 반도체 칩 실장 영역의 상면에 다수의 제2본딩패드가 배열된 적어도 둘 이상의 제2반도체 칩을, 상기 적어도 둘 이상의 제2반도체 칩들에의 상기 제2본딩패드들이 노출되며, 상기 제1반도체 칩들과 이격되도록 계단형으로 스택하는 단계는, 상기 제1반도체 칩들이 스택된 방향과 동일한 방향으로 수행한다.
본 발명은 원 사이드 패드 타입의 반도체 칩을 적용한 멀티 칩 패키지 형성시, 리드 프레임 패들과 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드 사이의 공간 및 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드들 간의 공간을 언더-필과 같은 매립제로 형성함으로써, 종래의 멀티 칩 패키지 형성시, 리드들 간의 좁은 공간에 봉지제가 충분히 몰딩되지 않는 문제점을 해결할 수 있다.
따라서, 본 발명은 원 사이드 패드 타입의 반도체 칩을 이용한 업/다운 방식의 멀티 칩 패키지의 제작을 가능하게 할 수 있으므로, 상기 원 사이드 패드 타입의 반도체 칩 간을 용이하게 스택함과 아울러, 멀티 칩 패키지의 용량을 종래보다 향상시킬 수 있다.
본 발명은, 원 사이드 패드 타입의 반도체 칩을 적용한 멀티 칩 패키지 형성시, 리드 프레임 패들 상면 및 하면에 적어도 둘 이상의 반도체 칩들을 어긋나게 계단형으로 스택하고, 상기 리드 프레임 패들과 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드 및 상기 리드 프레임 패들과 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드들 간의 공간을 언더-필과 같은 매립제로 형성한다.
또한, 상기와 같은 멀티 칩 패키지지 형성시, 상기 리드 프레임 패들의 하면에만 먼저, 반도체 칩들을 스택하고, 상기 리드 프레임 패들과 반도체 칩의 본딩패 드가 형성된 방향 부분으로 연장된 인너리드 및 상기 리드 프레임 패들과 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드들 간의 공간을 언더-필과 같은 매립제로 형성한 다음, 상기 리드 프레임 패들 상면에 나머지 반도체 칩들을 스택하여 멀티 칩 패키지를 형성한다.
이렇게 하면, 상기와 같이 상기 리드 프레임의 패들과 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드 간의 공간 및 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드들 간의 좁은 공간을 상기 언더-필과 같은 매립제로 형성함으로써, 종래의 상기 리드 프레임의 패들과 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드 및 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드들 간의 좁은 공간에 봉지제가 충분히 몰딩되지 않는 문제점을 해결할 수 있다.
따라서, 원 사이드 패드 타입의 반도체 칩을 이용한 업/다운 방식의 멀티 칩 패키지의 제작을 가능하게 할 수 있으므로, 그에 따른 멀티 칩 패키지의 용량을 종래보다 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 단면도이고, 도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 평면도이다.
그리고, 도 3은 도 2의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 멀 티 칩 패키지를 설명하기 위해 도시한 단면도이고, 도 4는 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티 칩 패키지(100)는, 반도체 칩이 실장되는 리드 프레임 패들(106)과, 인너리드(104a, 104b) 및 아우터리드(102)를 포함하는 리드 프레임(108)의 상기 리드 프레임 패들(106) 상면 및 하면에, 상면 일측 가장자리부에 선택적으로 다수의 본딩패드(110)가 배열된 원 사이드 패드 타입의 반도체 칩(112)이 상기 본딩패드(110)를 노출시키며, 적어도 둘 이상이 상기 리드 프레임(106)의 상면 및 하면에 각각 어긋나게 동일 방향의 계단형으로 스택된 구조를 갖는다.
또한, 본 발명의 실시예에 따른 멀티 칩 패키지(100)는, 상기 반도체 칩(112)과 인너리드(104a, 104b) 간이 본딩와이어(114)에 의해 전기적으로 연결되고, 상기 본딩와이어(114)와 반도체 칩(112) 및 상기 리드 프레임(108)을 포함하는 공간적 영역이 상기 리드 프레임(108)의 아우터리드(102)는 외부로 인출되도록 EMC(Epoxy Molding Compound)와 같은 봉지제(116)로 밀봉된다.
이때, 상기 리드 프레임(108)은, 도 2 에 도시된 바와 같이, 상기와 같은 원 사이드 본딩패드(110)의 반도체 칩(112) 들을 인너리드(104a, 104b)와 전기적으로 연결하기 위해, 상기 리드 프레임 패들(106) 중간 부분에 상기 반도체 칩(112)의 본딩패드(110)가 형성되지 않은 방향부터 상기 반도체 칩(112)의 본딩패드(110)가 형성된 방향 부분을 향해 리드 프레임(108)의 리드가 길게 연결되도록 연장된 형상 의 인너리드(104b)를 갖는 형상을 갖는다.
이때, 상기 리드 프레임 패들(106)과 각 인너리드(104a, 104b) 간은 고정 테이프(Lock Tape : 도시안됨)에 의해 고정된다.
여기서, 상기 원 사이드 패드 타입의 반도체 칩(112)이 상면 및 하면에 부착된 리드 프레임 패들(106)과 상기 반도체 칩(112)의 본딩패드(110)가 형성되지 않은 방향부터 상기 반도체 칩(112)의 본딩패드(110)가 형성된 방향 부분을 향해 길게연장되도록 형성된 형상의 인너리드(104b) 사이의 공간 및 상기 반도체 칩(112)의 본딩패드(110)가 형성된 방향 부분을 향해 길게 연결되도록 연장된 형상의 인너리드(104b)들 사이의 공간에는, 도 3에 도시된 바와 같이, 언더-필(Under-Fill)과 같은 매립제(118)가 형성된다.
또한, 상기 반도체 칩(112)은 상기 리드 프레임 패들(106)의 상면 및 하면에 각각 2개 내지 8개가 스택된다.
구체적으로, 도 4a 내지 도 4b는 본 발명의 실시예에 따른 멀티 칩 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 리드 프레임 패들(406)과 인너리드(404a) 및 아우터리드(402)를 포함하는 리드 프레임(408)의 상기 리드 프레임 패들(406) 상면 및 하면에 다수의 본딩패드(410)가 배열된 적어도 둘 이상의 반도체 칩(410)을, 상기 적어도 둘 이상의 반도체 칩(412)들에의 상기 본딩패드(410)들이 노출되도록 서로 동한한 방향의 계단형으로 스택한다.
이때, 상기 적어도 둘 이상의 반도체 칩(410)들 스택시, 상기 리드 프레임 패들(406)의 상면 및 하면 부분에 부착되는 반도체 칩(410)들 간이 각각 서로 어긋나도록 부착한다.
이 경우, 상기 리드 프레임 패들(406)의 상면 및 하면에 각각 어긋나도록 부착된 적어도 둘 이상의 반도체 칩(410)에 의해 상기 리드 프레임 패들(406)과 인너리드(404a) 사이의 공간 및 상기 각 인너리드(404a) 사이의 공간이 갇히는 형태가 되어, 상기 리드 프레임 패들(406)과 인너리드(404a) 사이의 공간 및 상기 인너리드(404a) 사이 공간에 매립제 형성시, 보다 용이하고 효율적으로 매립제를 형성하도록 해준다.
도 4b를 참조하면, 상기 적어도 둘 이상의 반도체 칩(410)들이 어긋나도록 부착된 상기 리드 프레임 패들(406)과 인너리드(404a) 사이의 공간 및 상기 각 인너리드(404a) 사이 공간에 언더-필과 같은 매립제(418)를 형성한다.
그런 다음, 상기 리드 프레임(408)의 인너리드(404a)와 상기 반도체 칩(410)들의 본딩패드(410) 간을 전기적으로 연결하기 위해 다수의 본딩와이어(414)로 연결하고, 이어서, 상기 본딩와이어(414)와 상기 적어도 둘 이상의 반도체 칩(410)들을 포함하는 공간적 영역을 상기 적어도 둘 이상의 반도체 칩(410)들을 외부의 스트레스로부터 보호하기 위해 상기 리드 프레임(408)의 아우터 리드(402)는 외부로 인출되도록 봉지제(416)로 밀봉하여 본 발명의 실시예에 따른 멀티 칩 패키지(400)를 완성한다.
전술한 바와 같이 본 발명은, 원 사이드 패드 타입의 반도체 칩을 적용한 멀티 칩 패키지 형성시, 리드 프레임 패들 상면 및 하면에 각각 적어도 둘 이상의 반 도체 칩들을 어긋나도록 계단형으로 스택하고, 상기 리드 프레임 패들과 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드 및 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드들 간의 공간을 언더-필과 같은 매립제로 형성하여 멀티 칩 패키지를 형성함으로써, 종래의 상기 리드 프레임의 패들과 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 리드 프레임의 인너리드들 및 상기 인너리드와 리드 프레임 패들 간의 좁은 공간에 봉지제가 충분히 몰딩되지 않는 문제점을 해결할 수 있다.
따라서, 원 사이드 패드 타입의 반도체 칩을 이용한 업/다운 방식의 멀티 칩 패키지의 제작을 가능하게 할 수 있으므로, 그에 따른 원 사이드 타입의 멀티 칩 패키지의 용량을 종래보다 향상시킬 수 있다.
도 5a 내지 도 5b는 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 5a를 참조하면, 리드 프레임 패들(506)과 인너리드(504a) 및 아우터리드(502)를 포함하는 리드 프레임(508)의 상기 리드 프레임 패들(506) 상에 다수의 제1본딩패드(510a)가 배열된 적어도 둘 이상의 제1반도체 칩(512a)을, 상기 적어도 둘 이상의 제1반도체 칩(512a)들에의 상기 제1본딩패드(510a)들이 노출되도록 상기 리드 프레임 패들(506)의 하면에 계단형으로 스택한다.
그런 다음, 상기 적어도 둘 이상의 제1반도체 칩(512a)이 스택된 상기 리드 프레임 패들(506)과 인너리드(504a) 사이의 공간 및 상기 각 인너리드(504a) 사이 공간에 언더-필과 같은 매립제(518)를 형성한다.
도 5b를 참조하면, 상기 매립제(518)가 형성된 리드 프레임 패들(506)의 상면에 다수의 제2본딩패드(510b)가 배열된 적어도 둘 이상의 제2반도체 칩(512b)을, 상기 적어도 둘 이상의 제2반도체 칩(512b)들에의 상기 제2본딩패드(510b)들이 노출되며 상기 스택된 제1반도체 칩(512a)과 동일한 방향을 향하도록 계단형으로 스택한다.
이어서, 상기 리드 프레임(508)의 인너리드(504a)와 상기 적어도 둘 이상의 제1 및 제2반도체 칩(512a, 512b)의 제1 및 제2본딩패드(510a, 510b) 간을 다수의 본딩와이어(514)로 전기적으로 연결하고, 상기 본딩와이어(514)와 제1 및 제2반도체 칩(512a, 512b)을 포함하는 공간적 영역을 상기 제1 및 제2반도체 칩(512a, 512b)을 외부의 스트레스로부터 보호하기 위해 상기 리드 프레임(508)의 아우터 리드(502)는 외부로 인출되도록 봉지제(516)로 밀봉하여 본 발명의 다른 실시예에 따른 멀티 칩 패키지(500)를 완성한다.
이 경우, 본 발명은 상기와 같이 리드 프레임 패들과 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드 및 상기 반도체 칩의 본딩패드가 형성된 방향 부분으로 연장된 인너리드들 간의 공간을 언더-필과 같은 매립제로 형성함으로써, 전술한 본 발명의 실시예에서와 같은 효과를 얻을 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있 다.
도 1은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 단면도.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 평면도.
도 3은 도 2의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 단면도.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 멀티 칩 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.
도 5a 내지 도 5b는 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (15)

  1. 반도체 칩 실장 영역과 인너리드 및 아우터리드를 포함하는 리드 프레임;
    상기 반도체 칩 실장 영역의 상면에 배치되며, 다수의 제1본딩패드가 배열되고, 상기 제1본딩패드들이 노출되도록 계단형으로 스택된 적어도 둘 이상의 제1반도체 칩;
    상기 반도체 칩 실장 영역의 하면에 배치되며, 다수의 제2본딩패드가 배열되고, 상기 제2본딩패드들이 노출되며 상기 제1반도체 칩과 이격되도록 계단형으로 스택된 적어도 둘 이상의 제2반도체 칩;
    상기 반도체 칩 실장 영역과 인너리드 사이의 공간 및 상기 인너리드 사이 공간에 형성된 매립제;
    상기 리드 프레임의 인너리드와 상기 제1 및 제2반도체 칩의 제1 및 제2본딩패드 간을 전기적으로 연결시키는 본딩와이어; 및
    상기 본딩와이어와 제1 및 제2반도체 칩을 포함하는 공간적 영역이 상기 리드 프레임의 아우터 리드는 외부로 인출되도록 형성된 봉지제;
    를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩 실장 영역은 리드프레임 패들 또는 인너리드 중 적어도 어느 하나 이상 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1 항에 있어서,
    상기 리드 프레임은 상기 반도체 칩 실장 영역과 인너리드 간을 고정시키는 고정 테이프(Lock Tape)를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1 항에 있어서,
    상기 매립제는 언더-필(Under-Fill)을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 1 항에 있어서,
    상기 제1 및 제2반도체 칩은 동일 방향으로 스택된 것을 특징으로 하는 멀티 칩 패키지.
  6. 반도체 칩 실장 영역과 인너리드 및 아우터리드를 포함하는 리드 프레임의 상기 반도체 칩 실장 영역 상면에 다수의 제1본딩패드가 배열된 적어도 둘 이상의 제1반도체 칩을 상기 제1본딩패드들이 노출되도록 계단형으로 스택하는 단계;
    상기 제1반도체 칩이 부착된 상기 반도체 칩 실장 영역 하면에 다수의 제2본딩패드가 배열된 적어도 둘 이상의 제2반도체 칩을 상기 제2본딩패드들이 노출되며, 상기 제1반도체 칩과 이격되도록 계단형으로 스택하는 단계;
    상기 반도체 칩 실장 영역과 인너리드 사이의 공간 및 상기 인너리드 사이 공간에 매립제를 형성하는 단계;
    상기 리드 프레임의 인너리드와 상기 제1 및 제2반도체 칩의 제1 및 제2본딩패드 간을 본딩와이어로 연결시키는 단계; 및
    상기 본딩와이어와 제1 및 제2반도체 칩을 포함하는 공간적 영역이 상기 리드 프레임의 아우터 리드는 외부로 인출되도록 봉지제로 밀봉하는 단계;
    를 포함하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  7. 제 6 항에 있어서,
    상기 반도체 칩 실장 영역은 리드프레임 패들 또는 인너리드 중 적어도 어느 하나 이상으로 형성하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  8. 제 6 항에 있어서,
    상기 리드 프레임 상면에 상기 반도체 칩 실장 영역과 인너리드 간을 고정시키는 고정 테이프를 더 형성하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  9. 제 6 항에 있어서,
    상기 매립제는 언더-필로 형성하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  10. 제 6 항에 있어서,
    상기 제1반도체 칩이 부착된 상기 반도체 칩 실장 영역 하면에 다수의 제2본딩패드가 배열된 적어도 둘 이상의 제2반도체 칩을 상기 제2본딩패드들이 노출되며, 상기 제1반도체 칩과 이격되도록 계단형으로 스택하는 단계는,
    상기 제1반도체 칩들이 스택된 방향과 동일한 방향으로 수행하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  11. 반도체 칩 실장 영역과 인너리드 및 아우터리드를 포함하는 리드 프레임의 상기 반도체 칩 실장 영역 하면에 다수의 제1본딩패드가 배열된 적어도 둘 이상의 제1반도체 칩을, 상기 적어도 둘 이상의 제1반도체 칩들에의 상기 제1본딩패드들이 노출되도록 계단형으로 스택하는 단계;
    상기 적어도 둘 이상의 제1반도체 칩이 스택된 상기 반도체 칩 실장 영역과 인너리드 사이의 공간 및 상기 인너리드 사이 공간에 매립제를 형성하는 단계;
    상기 매립제가 형성된 반도체 칩 실장 영역의 상면에 다수의 제2본딩패드가 배열된 적어도 둘 이상의 제2반도체 칩을, 상기 적어도 둘 이상의 제2반도체 칩들에의 상기 제2본딩패드들이 노출되며, 상기 제1반도체 칩들과 이격되도록 계단형으로 스택하는 단계;
    상기 리드 프레임의 인너리드와 상기 제1 및 제2반도체 칩의 제1 및 제2본딩패드 간을 본딩와이어로 연결시키는 단계; 및
    상기 본딩와이어와 제1 및 제2반도체 칩을 포함하는 공간적 영역이 상기 리드 프레임의 아우터 리드는 외부로 인출되도록 봉지제로 밀봉하는 단계;
    를 포함하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  12. 제 11 항에 있어서,
    상기 반도체 칩 실장 영역은 리드프레임 패들 또는 인너리드 중 적어도 어느 하나 이상으로 형성하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  13. 제 11 항에 있어서,
    상기 리드 프레임 상면에 상기 반도체 칩 실장 영역과 인너리드 간을 고정시키는 고정 테이프를 더 형성하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  14. 제 11 항에 있어서,
    상기 매립제는 언더-필로 형성하는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  15. 제 11 항에 있어서,
    상기 매립제가 형성된 반도체 칩 실장 영역의 상면에 다수의 제2본딩패드가 배열된 적어도 둘 이상의 제2반도체 칩을, 상기 적어도 둘 이상의 제2반도체 칩들에의 상기 제2본딩패드들이 노출되며, 상기 제1반도체 칩들과 이격되도록 계단형으로 스택하는 단계는,
    상기 제1반도체 칩들이 스택된 방향과 동일한 방향으로 수행하는 것을 특징 으로 하는 멀티 칩 패키지의 제조방법.
KR1020080006601A 2008-01-22 2008-01-22 멀티 칩 패키지 및 그의 제조방법 KR100900238B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080006601A KR100900238B1 (ko) 2008-01-22 2008-01-22 멀티 칩 패키지 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080006601A KR100900238B1 (ko) 2008-01-22 2008-01-22 멀티 칩 패키지 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR100900238B1 true KR100900238B1 (ko) 2009-06-02

Family

ID=40982102

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080006601A KR100900238B1 (ko) 2008-01-22 2008-01-22 멀티 칩 패키지 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR100900238B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990069438A (ko) * 1998-02-09 1999-09-06 김영환 칩 스택 패키지
KR20060094388A (ko) * 2005-02-24 2006-08-29 삼성테크윈 주식회사 멀티칩 패키지의 와이어 본딩을 위한 패턴 인식 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990069438A (ko) * 1998-02-09 1999-09-06 김영환 칩 스택 패키지
KR20060094388A (ko) * 2005-02-24 2006-08-29 삼성테크윈 주식회사 멀티칩 패키지의 와이어 본딩을 위한 패턴 인식 방법

Similar Documents

Publication Publication Date Title
US8492204B2 (en) Integrated circuit package-in-package system with wire-in-film encapsulant and method for manufacturing thereof
KR101906269B1 (ko) 반도체 패키지 및 그 제조 방법
CN101330068B (zh) 模制重配置晶片、使用其的叠置封装及该封装的制造方法
US20090001540A1 (en) Stackable Package by Using Internal Stacking Modules
KR20100050750A (ko) 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
US20110215454A1 (en) Col package having small chip hidden between leads
US20090051023A1 (en) Stack package and method of fabricating the same
US7679169B2 (en) Stacked integrated circuit leadframe package system
US7687920B2 (en) Integrated circuit package-on-package system with central bond wires
KR100800149B1 (ko) 스택 패키지
KR20090093398A (ko) 스택 패키지
KR100900238B1 (ko) 멀티 칩 패키지 및 그의 제조방법
KR20090043945A (ko) 스택 패키지
KR20070067379A (ko) 적층형 패키지
KR20110107117A (ko) 반도체 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR20060005713A (ko) 업-다운 타입 칩 스택 패키지
KR100772096B1 (ko) 스택 패키지
KR100351925B1 (ko) 적층형 반도체 패키지
KR100650725B1 (ko) 반도체 패키지 및 스택 패키지
KR20090074494A (ko) 스택 패키지 및 그의 제조방법
KR20080074662A (ko) 스택 패키지
KR20060066214A (ko) 칩 스택 패키지
KR20080063995A (ko) 리드 록킹을 강화시킬 수 있는 반도체 패키지 및 그제조방법
CN115249669A (zh) 双芯片半导体封装及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee