KR100800149B1 - 스택 패키지 - Google Patents

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Abstract

본 발명은 재배선(re-distribution layer)을 갖는 패턴 다이(pattern die)를 이용한 스택 패키지를 개시하며, 개시된 본 발명의 스택 패키지는, 본딩패드들이 가장자리에 배열된 에지패드형의 제1반도체 칩; 상기 제1반도체 칩 상에 배치되며, 상기 제1반도체 칩 보다 작은 크기를 가지고, 상면에 다수의 라인 타입 재배선을 갖는 패턴 다이(pattern die); 상기 패턴 다이 상에 배치되며, 상기 패턴 다이 보다 작은 크기를 갖는 에지 패드형의 제2반도체 칩; 및 상기 제1반도체 칩의 본딩패드와 패턴 다이의 재배선 및 상기 패턴 다이의 재배선과 제2반도체 칩의 본딩패드간을 전기적으로 연결시키는 본딩와이어;를 포함하며, 상기 본딩와이어는 이웃하는 제1반도체 칩의 본딩패드와 재배선간 및 상기 재배선과 제2반도체 칩의 본딩패드간을 연결하는 것을 특징으로 한다.

Description

스택 패키지{Stack package}
도 1은 종래의 멀티 칩 패키지를 도시한 단면도.
도 2는 종래의 문제점을 설명하기 위한 단면도.
도 3은 본 발명에 따른 스택 패키지를 도시한 사시도.
도 4는 본 발명에 따른 스택 패키지를 도시한 단면도.
도 5는 본 발명에 따른 스택 패키지를 설명하기 위한 분해사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 제1반도체 칩 31a : 제1본딩패드
32 : 패턴 다이 33 : 재배선
34 : 제2반도체 칩 34a : 제2본딩패드
35 : 접착제 36 : 본딩와이어
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 재배선을 갖는 패턴 다이를 이용한 스택 패키지에 관한 것이다.
주지된 바와 같이, 반도체 패키징 기술은 한정된 크기의 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되어 왔다. 칩 싸이즈 패키지 및 BGA 패키지 등은 그 좋은 예이다.
또한, 최근의 패키징 기술은 패키지 크기 감소와 더불어 하나의 패키지 내에 2개 이상의 반도체 칩들을 탑재시켜 그 자체로 고용량을 달성하려는 방향으로 진행되고 있으며, 그 예로서 기판 상에 다수의 반도체 칩들을 수직 또는 수평으로 배치시켜 구성하는 스택 패키지(stack package) 및 멀티 칩 패키지(Multi Chip Package; 이하, MCP)의 개발이 활발하게 진행되고 있다.
그런데, 도시하고 설명하지는 않았지만, 기존의 스택 패키지 및 MCP는 다수의 반도체 칩들을 수직으로 쌓아올리면서 본딩와이어로 전기적 연결을 이루도록 한 구조이므로, 패키지의 전체 두께가 상당히 두꺼워질 수 밖에 없고, 또한, 몰딩 공정에서의 본딩와이어 스위핑(sweeping)으로 인해 신뢰성 및 수율에 악영향이 미치며, 게다가, 본딩와이어의 길이가 긴 것으로 인해 전기적 특성이 감소되는 문제점이 있었다. 이에, 종래의 다른 기술로서 재배선(re-distribution layer)을 이용하여 MCP를 구현하는 기술이 대한민국 특허출원 10-2003-0087282로 출원되었다.
도 1은 기출원된 상기 문헌의 MCP를 도시한 단면도로서, 재배선(도시안됨)을 갖는 다수의 반도체 칩(2a, 2b, 2c, 2d)이 다이 패드(7)의 상,하부면 각각에 2개씩 이격해서 부착되어 있으며, 상기 반도체 칩(2a, 2b, 2c, 2d)의 재배선과 이너리드(8) 및 인접하는 반도체 칩들(2a, 2b, 2c, 2d)의 재배선들이 본딩와이어(6, 10)에 의해 전기적으로 연결되어 있고, 그리고, 상기 반도체 칩들(2a, 2b, 2c, 2d), 다이 패드(7), 이너리드(3) 및 본딩와이어(6, 10)가 봉지제(9)로 밀봉되어 있다.
이와같은 종래의 MCP는 재배선을 형성한 반도체 칩을 이용하여 구성함으로써 전체 패키지 두께를 기존의 그것 보다 줄일 수 있고, 또한, 본딩와이어 스위프 문제를 상당히 줄일 수 있으며, 아울러, 본딩와이어의 길이를 짧게 할 수 있는 것으로 인해 패키지의 전기적 특성을 보다 개선시킬 수 있다.
그러나, 전술한 종래의 MCP는 실제 구동하는 반도체 칩 상에 재배선을 형성해야 하고, 아울러, 2층 이상의 재배선을 형성해야 하므로, 실질적으로 상기 재배선의 형성에 어려움이 있다.
또한, 전술한 MCP와는 상이한 것이지만, 재배선을 형성하였더라도 와이어 본딩만으로 칩 스택을 이루고자 할 때에는 반대편에 위치한 본딩패드들 사이의 연결이 필요한 상황이 올 수가 있는데, 도 2에 도시된 바와 같이, 이를 긴 본딩와이어(23, 24)로 상호 연결시키거나, 또는, 별도의 기판(도시안됨)을 이용하게 되면, 오히려 공정 마진이 감소되는 결과가 초래된다. 그러므로, 단순히 재배선층을 형성하는 것만으로는 안정적인 전기적 연결을 달성할 수 없다.
도 2에서, 미설명된 도면부호 20 및 22는 반도체 칩을, 그리고, 21은 접착제를 나타낸다.
아울러, 재배선을 이용한 연결에 있어서도 동일 방향으로의 연결은 문제가 없겠지만, 서로 반대방향에 놓여있는 패드 사이의 상호 연결을 위해서는 2층 구조의 재배선을 이용해야 하는 바, 실질적으로 그 이용이 어렵다.
따라서, 본 발명은 상기한 바와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 재배선의 형성이 용이하도록 한 스택 패키지를 제공함에 그 목적이 있다.
또한, 본 발명은 전기적 연결이 용이하게 이루어지도록 한 스택 패키지를 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 본딩패드들이 가장자리에 배열된 에지패드형의 제1반도체 칩; 상기 제1반도체 칩 상에 배치되며, 상기 제1반도체 칩 보다 작은 크기를 가지고, 상면에 다수의 라인 타입 재배선을 갖는 패턴 다이(pattern die); 상기 패턴 다이 상에 배치되며, 상기 패턴 다이 보다 작은 크기를 갖는 에지 패드형의 제2반도체 칩; 및 상기 제1반도체 칩의 본딩패드와 패턴 다이의 재배선 및 상기 패턴 다이의 재배선과 제2반도체 칩의 본딩패드간을 전기적으로 연결시키는 본딩와이어;를 포함하며, 상기 본딩와이어는 이웃하는 제1반도체 칩의 본딩패드와 재배선간 및 상기 재배선과 제2반도체 칩의 본딩패드간을 연결하는 것을 특징으로 하는 스택 패키지를 제공한다.
여기서, 상기 패턴 다이는 제1반도체 칩 상에 상기 제1반도체 칩의 본딩패드를 노출시키도록 배치된다.
또한, 상기 제2반도체 칩은 패턴 다이 상에 상기 패턴 다이의 재배선층 양측 가장자리를 노출시키도록 배치된다.
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 가공됨이 없이 단지 재배선만을 갖는 패턴 다이(pattern die)를 이용해서 반도체 칩들을 스택하며, 이러한 패턴 다이의 재배선을 이용해서 본딩와이어에 의해 스택된 반도체 칩들의 본딩패드들간 전기적 연결이 이루어지도록 한다.
이 경우, 스택된 칩들 사이에 재배선을 갖는 패턴 다이가 개재되고, 칩들간 전기적 연결, 즉, 스택된 각 칩의 본딩패드들간 전기적 연결이 상기 패턴 다이의 재배선에 의해 이루어지므로, 어떤 위치에 있는 본딩패드일지라도 매우 용이하게 전기적 연결이 이루어지도록 할 수 있다. 특히, 스택된 칩들간 전기적 연결이 패턴 다이의 재배선에 의해 이루어지며, 본딩패드와 재배선간을 연결하는 본딩와이어의 길이는 매우 짧으므로, 제작 완료된 스택 패키지의 전기적 특성을 향상시킬 수 있다.
자세하게, 도 3 내지 도 5는 본 발명에 따른 스택 패키지를 도시한 도면들로서, 이를 설명하면 다음과 같다. 여기서, 도 3은 본 발명의 스택 패키지에 대한 사시도이고, 도 4는 그 단면도이며, 도 5는 그 분해사시도이다.
도시된 바와 같이, 제1본딩패드들(31a)이 가장자리에 배열된 에지패드형의 제1반도체 칩(31)이 마련되고, 상기 제1반도체 칩(31) 상에 다수의 라인 타입 재배선(33)이 구비된 패턴 다이(32)가 접착제(35)를 매개로하여 부착된다.
상기 패턴 다이(32)는 가공되지 않은 베어(bare) 칩 상에 라인 타입의 재배선(33)만이 형성된 전기적 연결부재로서, 상기 제1반도체 칩(31) 보다 작은 크기를 가지며, 특히, 상기 제1반도체 칩(31) 상에서 상기 제1본딩패드(31a)을 노출시키도록 배치된다. 이때, 상기 패턴 다이(32)의 재배선(33)은 제1 및 제2 반도체 칩(31, 34) 내의 본딩패드들(31a, 34a)의 위치에 따라 개별 설계할 수 있다.
계속해서, 상기 패턴 다이(32) 상에 제2본딩패드들(34a)이 가장자리에 배열된 에지패드형의 제2반도체 칩(34)이 접착제(35)을 매개로하여 부착된다. 상기 제2반도체 칩(34)은 상기 패턴 다이(32) 보다도 작은 크기를 가지며, 상기 패턴 다이(32) 상에서 재배선(33)의 양측 가장자리를 노출시키도록 배치된다.
상기 제1반도체 칩(31)의 제1본딩패드(31a)와 패턴 다이(32)의 재배선(33), 그리고, 상기 패턴 다이(32)의 재배선(33)과 제2반도체 칩(34)의 제2본딩패드(34a)가 본딩와이어(36)에 의해 전기적으로 연결된다.
여기서, 본 발명은 상기 본딩와이어(36)에 의한 전기적 연결이 인접하는 본딩패드와 재배선간에 이루어지도록 하며, 따라서, 본 발명은 스택되는 칩들(31, 34)간 전기적 연결을 용이하게 할 수 있고, 또한, 본딩와이어(36)의 길이를 짧게 할 수 있어서 제작 완료된 패키지의 전기적 특성을 향상시킬 수 있다.
특별히, 재배선을 갖는 패턴 다이를 이용한 본 발명의 스택 패키지는 가공되지 않은 칩 상에 재배선을 형성하는 것이므로, 상기 재배선의 형성이 매우 용이하고, 그 이용 또한 매우 용이하다. 또한, 반대편에 위치한 본딩패드들간을 연결시키고자 할 때에도 인접하여 배치된 본딩패드와 재배선간을 연결시키면, 상기 반대편 에 위치한 본딩패드들간의 전기적 연결 또한 매우 용이하게 행할 수 있으므로, 2층 재배선 구조를 채택하지 않더라도 원하는 전기적 연결을 용이하게 수행할 수 있다. 아울러, 본 발명은 본딩와이어의 스위핑에 의한 결함 발생을 근본적으로 방지할 수 있으므로 공정 마진 또한 확보할 수 있다.
한편, 전술한 바와 같은 본 발명의 스택 패키지를 제작하기 위해, 본 발명은, 우선, 에지패드형의 제1반도체 칩을 마련한 상태에서, 이 제1반도체 칩 상에 다수의 라인 타입 재배선을 갖는 패턴 다이를 접착제를 매개로하여 부착시키고, 그런다음, 상기 패턴 다이 상에 마찬가지로 에지패드형의 제2반도체 칩을 접착제를 매개로하여 부착시키며, 그리고나서, 소망하는 형태로 인접하는 본딩패드와 재배선간을 와이어 본딩한다.
여기서, 본 발명은 제1반도체 칩 상에 패턴 다이 및 제2반도체 칩을 스택하고, 본딩패드와 재배선간 와이어 본딩을 행하는 것으로 도시하고 설명하였지만, 보다 정확하게는, 상기 제1반도체 칩을 기판 상에 부착시킨 상태로 상기한 제작 과정을 차례로 진행함이 바람직하며, 반도체 칩들의 스택 및 와이어 본딩이 완료된 후에는 몰딩 공정을 수행하고, 그리고나서, 기판 저면에 솔더 볼을 부착시키는 것에 의해 최종적으로 본 발명의 스택 패키지를 완성한다.
이상, 여기서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 재배선을 갖는 패턴 다이를 이용하여 반도체 칩들을 스택하며, 인접하는 반도체 칩의 본딩패드와 재배선간을 와이어 본딩함으로써, 우선, 재배선의 형성을 용이하게 할 수 있고, 아울러, 와이어 본딩에 의한 전기적 연결 또한 용이하게 할 수 있다.
또한, 본 발명은 재배선을 이용해 전기적 연결이 이루어지도록 하므로, 본딩와이어의 길이를 짧게 할 수 있고, 이에 따라, 몰딩 공정에서의 와이어 스위핑 문제를 해결할 수 있음은 물론 짧은 전기적 신호경로를 제공하는 것으로부터 제품의 전기적 특성을 향상시킬 수 있다.

Claims (4)

  1. 본딩패드들이 가장자리에 배열된 에지패드형의 제1반도체 칩;
    상기 제1반도체 칩 상에 배치되며, 상기 제1반도체 칩 보다 작은 크기를 가지고, 상면에 다수의 라인 타입 재배선을 갖는 패턴 다이(pattern die);
    상기 패턴 다이 상에 배치되며, 상기 패턴 다이 보다 작은 크기를 갖는 에지 패드형의 제2반도체 칩; 및
    상기 제1반도체 칩의 본딩패드와 패턴 다이의 재배선 및 상기 패턴 다이의 재배선과 제2반도체 칩의 본딩패드간을 전기적으로 연결시키는 본딩와이어;
    를 포함하며,
    상기 본딩와이어는 이웃하는 제1반도체 칩의 본딩패드와 재배선간 및 상기 재배선과 제2반도체 칩의 본딩패드간을 연결하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 패턴 다이는 제1반도체 칩 상에 상기 제1반도체 칩의 본딩패드를 노출시키도록 배치된 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제2반도체 칩은 패턴 다이 상에 상기 패턴 다이의 재배선층 양측 가장자리를 노출시키도록 배치된 것을 특징으로 하는 스택 패키지.
  4. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421244B2 (en) 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
JP5126002B2 (ja) * 2008-11-11 2013-01-23 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
CN103323916A (zh) * 2012-03-22 2013-09-25 鸿富锦精密工业（深圳）有限公司 高频传输模组及光纤连接器
US9824958B2 (en) * 2013-03-05 2017-11-21 Infineon Technologies Austria Ag Chip carrier structure, chip package and method of manufacturing the same
KR102150111B1 (ko) 2014-10-01 2020-08-31 에스케이하이닉스 주식회사 반도체 적층 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040070020A (ko) * 2003-01-29 2004-08-06 샤프 가부시키가이샤 반도체 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077298A (ja) * 1999-09-08 2001-03-23 Mitsui High Tec Inc マルチチップパッケージ
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
JP2002217354A (ja) * 2001-01-15 2002-08-02 Shinko Electric Ind Co Ltd 半導体装置
KR100843137B1 (ko) * 2004-12-27 2008-07-02 삼성전자주식회사 반도체 소자 패키지
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040070020A (ko) * 2003-01-29 2004-08-06 샤프 가부시키가이샤 반도체 장치

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