TWI442522B - 凹穴晶片封裝結構及使用凹穴晶片封裝結構之層疊封裝結構 - Google Patents

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凹穴晶片封裝結構及使用凹穴晶片封裝結構之層疊封裝結構

本發明係關於一種半導體晶片之封裝結構，特別係關於一種凹穴晶片封裝結構及使用凹穴晶片封裝結構之層疊封裝結構。

多晶片模組化封裝技術係將兩個或兩個以上之半導體晶片組合在單一封裝結構中，藉由此多晶片封裝成單一封裝結構之技術，不僅可縮減原有積體電路封裝後之所佔體積，促進高性能電子產品之移動性，並可因多晶片封裝結構可減少晶片間連接線路之長度、降低訊號延遲以及存取時間而提昇電性功能。

然而，傳統的多晶片模組封裝係於一平面基板，將多晶片模組封裝成一厚的封裝體。多晶片模組之封裝技術可包含如：打線封裝技術(wire bonding technology)、覆晶封裝技術(flip chip bonding technology)及直通矽晶穿孔封裝技術(through silicon via bonding technology)等。雖然多晶片模組之結構可將原本個別獨立之晶片所需之體積加以減縮，可是堆疊之多晶片仍因具有突出之厚度而使利用多晶片模組讓體積縮小之成效受限，造成發展高性能之可攜式電子裝置之困擾。

另外，多晶片模組可運用前述封裝技術進行封裝，亦可混用前述封裝技術進行封裝。以例言之，多晶片模組中，部份晶片可利用直通矽晶穿孔封裝技術，然後，再將其他的晶片以堆疊之方式，利用打線封裝技術進行封裝。然，以直通矽晶穿孔封裝技術封裝之複數晶片將使堆疊於其上、利用打線封裝技術進行封裝之晶片之電路連接路徑增長，而影響多晶片模組的訊號傳遞品質。

鑑於上述之問題，需要針對多晶片模組之封裝技術，俾能開發出能更進一步縮小體積且不會造成訊號傳遞不良之封裝結構。

本發明揭示一種凹穴晶片封裝結構，其係能使多晶片模組更進一步縮小封裝後之體積，並能減少導線訊號傳遞路徑而使其保持訊號傳輸品質。

本發明之凹穴晶片封裝結構之第一實施例包含複數個第一晶片、一基板以及複數個連接點。各該第一晶片包含複數個通孔、填充於該複數個通孔內之複數個導通柱及配置各該導通柱兩端面之複數個第一接墊，並且兩相鄰該第一晶片之該複數個第一接墊係相互電性導接。該基板包含一第一表面及一相對於該第一表面之第二表面，其中該第一表面具有至少一凹穴。該些連接點設於該第一表面及該凹穴之底部中至少一者之表面，其中該複數個第一晶片中一者與該複數個連接點係藉由該複數個第一接墊而電性相連。

本發明之層疊封裝結構之第一實施例包含一具前述第一實施例之凹穴晶片封裝結構之第一封裝元件及一第二封裝元件。第一封裝元件中另包含設於該第一封裝元件內之基板之第二表面上之複數第二焊墊及分別設於該複數個第二焊墊上之複數個第二金屬導電料，而第二封裝元件係固定於該複數個第二金屬導電料，並和第一封裝元件電性相連。

本發明之凹穴晶片封裝結構之第二實施例包含複數個第一晶片、一第二晶片、一基板以及複數個連接點。各該第一晶片包含複數個通孔、填充於該複數個通孔內之複數個導通柱及配置於各該導通柱兩端面之複數個第一接墊，並且兩相鄰該第一晶片之該複數個第一接墊係相互電性導接。該第二晶片，包含一第二主動面、一第二背面和設於該第二主動面上之複數個第二焊墊。基板包含一第一表面及一相對於該第一表面之第二表面，其中該第一表面具有一凹穴及圍繞於該凹穴之至少一個階梯表面，該複數個第一晶片係堆疊配置於該凹穴內。該些連接點設於該第一表面、該凹穴之底部及該階梯表面中至少一者之表面，其中該複數個第二焊墊與該階梯表面之該複數個連接點係電性相連。

本發明之層疊封裝結構之第二實施例包含一具前述第二實施例之凹穴晶片封裝結構之第一封裝元件及一第二封裝元件。第一封裝元件中另包含設於該第一封裝元件內之基板之第二表面上之複數第二焊墊及分別設於該複數個第二焊墊上之複數個第二金屬導電料，而第二封裝元件係固定於該複數個第二金屬導電料，並和第一封裝元件電性相連。

本發明之凹穴晶片封裝結構之第三實施例包含複數個第一晶片、複數個第二晶片、一基板以及複數個連接點。各該第一晶片包含複數個通孔、填充於該複數個通孔內之複數個導通柱及配置於各該導通柱兩端面之複數個第一接墊，並且兩相鄰該第一晶片之該複數個第一接墊係相互電性導接。各該第二晶片包含複數個第二通孔、填充於該複數個第二通孔內之複數個第二導通柱及配置於各該導通柱兩端面之複數個第二接墊，並且兩相鄰該第二晶片之該複數個第二接墊係相互電性導接。基板包含一第一表面及一相對於該第一表面之第二表面，其中該第一表面具有至少一凹穴及圍繞於該凹穴之至少一個階梯表面，該複數個第一晶片係堆疊配置於該凹穴內。該些連接點設於該第一表面、該凹穴之底部及該階梯表面中至少一者之表面，其中該複數個第二晶片之一者之該第二接墊與該階梯表面之該複數個連接點係電性相連。

本發明之層疊封裝結構之第三實施例包含一具前述第三實施例之凹穴晶片封裝結構之第一封裝元件及一第二封裝元件。第一封裝元件中另包含設於該第一封裝元件內之基板之第二表面上之複數第二焊墊及分別設於該複數個第二焊墊上之複數個第二金屬導電料，而第二封裝元件係固定於該複數個第二金屬導電料，並和第一封裝元件電性相連。

圖1A顯示本發明之第一實施例之凹穴晶片封裝結構10a之示意圖，而圖1B為圖1A中I處之局部放大圖。本實施例揭示之凹穴晶片封裝結構10a包含複數個第一晶片12、一基板14a以及複數個連接點16a。各第一晶片12包含複數個通孔18、填充於該複數個通孔18內之複數個導通柱20及配置於該導通柱20兩端之複數個第一接墊22。該第一接墊之配置於晶片表面有幾種態樣，一種為雙面接墊凹設於該晶片表面(未繪示)，另一種為一側之接墊凹設於晶片表面而相對一側之接墊凸設於晶片表面(未繪示)，再一種為雙面接墊凸設於晶片表面，如圖1B。該些第一晶片12係堆疊設置，而兩相鄰之第一晶片12之相抵接之第一接墊22係相互電性接合。較佳地，兩相鄰之第一晶片12之第一接墊22更可透過一導電材，例如是錫鉛或無鉛焊料或者其他金屬複合凸塊或彈性凸塊而相互接合。基板14a包含一第一表面24及一相對於該第一表面24之第二表面26，其中該第一表面24具有一凹穴28，該些堆疊之第一晶片12係配置於該凹穴28內。凹穴28之底部設有連接點16a，而複數個第一晶片12中一者以其部份之第一接墊22與該複數個連接點16a電性相連。舉例言，堆疊之複數個第一晶片12中，位於底部之第一晶片12，其以面向凹穴底部之第一凸塊22電性連接於該些連接點16a。將該複數個第一晶片12置放於該凹穴28中，可使凹穴晶片封裝結構10a之高度降低，以達體積縮小之目的。第一表面24上另設置複數個焊墊30a，焊墊30a上可形成相對應之金屬導電料32例如是錫球或凸塊。基板14a之第二表面26上另可設有複數個焊墊30b。本實施例中的第一晶片可為記憶體晶片，其型態例如為SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM其中一者。

圖2顯示本發明之第二實施例之凹穴晶片封裝結構10b之示意圖。本發明第二實施例揭示之凹穴晶片封裝結構10b包含複數個第一晶片12、一個第二晶片31、複數個導線34、一基板14a以及複數個連接點16a。基板14a包含一第一表面24及一相對於該第一表面24之第二表面26，其中該第一表面24具有一凹穴28。該些第一晶片12相疊設置，且相鄰之第一晶片12以配置於貫穿該些第一晶片12之複數個導通柱20之兩端面之第一接墊22接合。較佳地，兩相鄰之第一晶片12之第一接墊22更可透過一導電材，例如是錫鉛或無鉛焊料或者其他金屬複合凸塊或彈性凸塊而相互接合。堆疊之第一晶片12配置於該凹穴28中，並以其底部之第一晶片12上、面向凹穴底部之第一接墊22電性相連於設於凹穴底部之連接點16a，於其他實施例中，該第一接墊更可透過一導電材，例如是錫鉛或無鉛焊料而與凹穴底部之連接點16a接合。或者，該第一接墊22表面也可配置一層由金所組成的金屬層，利用熱壓合或者是超音波鍵結方式使第一接墊22與連接點16a接合。第二晶片31包含一主動面312、一背面314和設於該主動面312上之複數個焊墊316。第二晶片31以其背面314接合於該複數個第一晶片中一者。於本實施例中，第二晶片31以其背面314接合於頂部之第一晶片12。第一表面24上另設置複數個連接點16b和焊墊30a，各連接點16b以相對應之導線34連接於相對應之第二晶片31上之焊墊316。焊墊30a上可形成相對應之金屬導電料32例如是錫球或是凸塊。基板14a之第二表面26上另可設有複數個焊墊30b。

圖3顯示本發明之第三實施例之凹穴晶片封裝結構10c之示意圖。本發明第三實施例揭示之凹穴晶片封裝結構10c包含複數個第一晶片12、一個第二晶片36、一基板14a以及複數個連接點16a和16b。基板14a包含一第一表面24及一相對於該第一表面24之第二表面26，其中該第一表面24具有一凹穴28。連接點16a設於該凹穴28之底部，而連接點16b則設於該第一表面24、鄰近於該凹穴28處。該些第一晶片12相疊設置，且相鄰之該些第一晶片12以配置於貫穿該些第一晶片12之複數個導通柱20之兩端面之第一接墊22接合。較佳地，兩相鄰之第一晶片12之第一接墊22更可透過一導電材而相互接合。堆疊之第一晶片12配置於該凹穴28中，並以其底部之第一晶片12上、面向凹穴底部之第一接墊22電性相連於凹穴底部之連接點16a，於其他實施例中，該第一接墊更可透過一導電材，例如是錫鉛或無鉛焊料而與凹穴底部之連接點16a接合。第二晶片36包含一主動面362、一背面364和設於該主動面362上之複數個焊墊366。各連接點16b上可設有相對應之凸塊38，而第二晶片36以其焊墊366，藉由該複數個凸塊38而電性相連於相對應之連接點16b。於本案實施例中，凸塊38可為銅柱、金凸塊、無鉛凸塊、結線凸塊、金屬態樣之高分子凸塊、彈性凸塊或者是複合金屬凸塊。第一表面24上另設置複數個焊墊30a，焊墊30a上可形成相對應之金屬導電材32。基板14a之第二表面26上另可設有複數個焊墊30b。

圖4顯示本發明之第四實施例之凹穴晶片封裝結構10d之示意圖。本實施例揭示之凹穴晶片封裝結構10d包含複數個第一晶片12、一個第二晶片36、一基板14b以及複數個連接點16a和16b。基板14b包含一第一表面24、一階梯表面40及一相對於該第一表面24之第二表面26，其中該第一表面24具有一凹穴28，且該階梯表面40周設於該凹穴28。連接點16a設於該凹穴28之底部，而連接點16b則設於該階梯表面40。該些第一晶片12相疊設置，且相鄰之該些第一晶片12以配置於貫穿該些第一晶片12之複數個導通柱20之兩端面之複數個第一接墊22接合，於其他實施例中，該些第一接墊更可透過一導電材，例如是錫鉛或無鉛焊料或者金屬複合凸塊或彈性凸塊彼此電性接合。堆疊之第一晶片12配置於該凹穴28中，並以其底部之第一晶片12上、面向凹穴底部之第一接墊22電性相連於凹穴底部之連接點16a，當然該些第一接墊22也可透過一導電材而與該連接點16a電性接合。第二晶片36包含一主動面362、一背面364和設於該主動面362上之複數個焊墊366。各連接點16b上可設有相對應之凸塊38，而第二晶片36以其焊墊366，藉由該複數個凸塊38電性相連於相對應之連接點16b。於本案實施例中，凸塊38可為焊料。第一表面24上另設置複數個焊墊30a，焊墊30a上可形成相對應之金屬導電料32。基板14b之第二表面26上另可設有複數個焊墊30b。本實施例除藉由凹穴28降低堆疊之第一晶片12之高度外，利用在凹穴28旁設置一階梯表面40，使接合於該階梯表面40且位於該些第一晶片12上之第二晶片36高度亦降低，而形成低高度(low profile)之封裝體。

圖5顯示本發明之第五實施例之凹穴晶片封裝結構10e之示意圖。本實施例揭示之凹穴晶片封裝結構10e包含複數個第一晶片12、複數個第二晶片42、一基板14b以及複數個連接點16a和16b。基板14b包含一第一表面24、一階梯表面40及一相對於該第一表面24之第二表面26，其中該第一表面24具有一凹穴28，而該階梯表面40周設於該凹穴28。連接點16a設於該凹穴28之底部，而連接點16b則設於該階梯表面40。各該第一晶片12包含複數個第一通孔18、填充於該複數個第一通孔18內之複數個第一導通柱20及配置於各該第一導通柱20兩端面之複數個第一接墊22，並且兩相鄰該第一晶片12之該複數個第一接墊22係相互電性接合。較佳地，兩相鄰之第一晶片12之第一接墊更可透過一導電材，例如是錫鉛或無鉛焊料或金屬凸塊而相互接合。堆疊之第一晶片12配置於該凹穴28中，並以其底部之第一晶片12上、面向凹穴底部之第一接墊22電性相連於凹穴底部之連接點16a，當然該些第一接墊也可透過一導電材而與該連接點16a電性接合。各該第二晶片42包含複數個第二通孔44、填充於該複數個第二通孔44內之複數個第二導通柱46及配置於各該導通柱46兩端面之複數個第二接墊48，並且兩相鄰該第二晶片42之該複數個第二接墊48係相互電性接合。較佳地，兩相鄰之第二晶片42之第二接墊更可透過一導電材而相互接合。複數個堆疊之第二晶片42以其底部之一第二晶片42上及面向基板14b之第二接墊48電性相連於階梯表面40上之連接點16b，當然該些第二接墊48也可透過一導電材而與該連接點16b電性接合。第一表面24上另設置複數個焊墊30a，焊墊30a上可形成相對應之金屬導電料32。基板14b之第二表面26上另可設有複數個焊墊30b。上述該些第一晶片與第二晶片之組合態樣可以為記憶體晶片與記憶體晶片之組合、記憶體晶片與控制晶片之組合、記憶體晶片與特殊用途積體電路ASIC晶片之組合、記憶體晶片與DSP晶片之組合。

圖6顯示本發明之第六實施例之凹穴晶片封裝結構10f之示意圖。本實施例揭示之凹穴晶片封裝結構10f與圖4實施例揭示之結構類似，不同處之一在於其另包含一第三晶片50、複數個導線54及複數個連接點16c。第三晶片50包含一主動面502、一背面504和設於該主動面502上之複數個焊墊506。複數個連接點16c設於第一表面24上、鄰近階梯表面40。具有貫穿孔並且彼此電性相連之該些第一晶片12配置於該凹穴28中，且電性相連於凹穴底部之連接點16a；第二晶片36則以覆晶封裝技術接合於階梯表面40上之連接點16b，而其間之接合凸塊38可以錫鉛凸塊、無鉛凸塊、一銅柱、一金凸塊、結線凸塊、金屬態樣之高分子凸塊、金屬複合凸塊或者是彈性凸塊；第三晶片50以其背面504接合於第二晶片36之背面364，且其焊墊506以導線54電性連接於相對應之連接點16c。第一表面24上另設置複數個焊墊30a，焊墊30a上可形成相對應之金屬導電料32。基板14b之第二表面26上另可設有複數個焊墊30b。

圖7顯示本發明之第七實施例之凹穴晶片封裝結構10g之示意圖。本實施例揭示之凹穴晶片封裝結構10g包含複數個第一晶片12、一個第二晶片36、一第三晶片50、一第四晶片56、複數條導線54和58、一黏膠層60、一基板14c以及複數個連接點(16a、16b、16c和16d)。基板14c包含一第一表面24、複數階梯表面(40a和40b)及一相對於該第一表面24之第二表面26，其中該第一表面24具有一凹穴28，且該些階梯表面40a和40b從凹穴28往外，以漸高方式設置，並周設於該凹穴28。連接點16a設於該凹穴28之底部，連接點16b設於階梯表面40a，連接點16c設於另一階梯表面40b，而連接點16d設於第一表面24。具有貫穿孔並且彼此電性相連之該些第一晶片12配置於該凹穴28中，且電性相連於凹穴底部之連接點16a；第二晶片36則覆晶封裝技術接合於階梯表面40a上之連接點16b，而其間之接合凸塊38可以錫鉛凸塊、無鉛凸塊、一銅柱、一金凸塊、結線凸塊或者是其他金屬態樣之高分子凸塊或者金屬複合凸塊或者彈性凸塊；第三晶片50以其背面504接合於第二晶片36之背面364，且其焊墊506以導線54電性連接於相對應之連接點16c。第四晶片56以其背面564，利用黏膠層60接合於第三晶片50之主動面502上。第四晶片56之焊墊566以相對應之導線58，連接至相對應之連接點16d。第一表面24上另設置複數個焊墊30a，焊墊30a上可形成相對應之金屬導電料32。基板14b之第二表面26上另可設有複數個焊墊30b。在一實施例中，黏膠層60可為薄膜覆蓋銲線(Film on Wire；FOW)層，其包覆導線54之一部份，可降低封裝高度與提供導線保護之功效而提昇導線之穩定度。

上述圖1至圖7之凹穴晶片封裝結構(10a至10g)中，該些晶片(12、32、36、42、50和5652)之組合態樣可為記憶體晶片與記憶體晶片之組合、記憶體晶片與控制晶片之組合、記憶體晶片與特殊用途積體電路ASIC晶片之組合、記憶體晶片與DSP晶片之組合。圖8顯示本發明第一實施例之具凹穴晶片封裝結構之層疊封裝結構70a之示意圖。本實施例之層疊封裝結構70a包含第一封裝元件72a及第二封裝元件74。第一封裝元件72a及第二封裝元件74係具如圖1所示之凹穴晶片封裝結構10a，惟其基板14a之第二表面26上之焊墊30b設有對應之複數個金屬導電料76。第一封裝元件72a及第二封裝元件74利用該些金屬導電料76電性連接。在本實施例中，第二封裝元件74與第一封裝件72a結構相同，於其他實施例中，第二封裝件74之架構也可不同於第一封裝件72a。

圖9顯示本發明第二實施例之具凹穴晶片封裝結構之層疊封裝結構70b之示意圖。本實施例之層疊封裝結構70b包含第一封裝元件72b及第二封裝元件74。第一封裝元件72b及第二封裝元件74係具如圖2所示之凹穴晶片封裝結構10b，惟其基板14a之第二表面26上之焊墊30b設有對應之複數個金屬導電料76。第一封裝元件72b及第二封裝元件74利用該些金屬導電料76電性連接。於其他實施例中，第二封裝件74之架構也可不同於第一封裝件72b。

圖10顯示本發明第三實施例之具凹穴晶片封裝結構之層疊封裝結構70c之示意圖。本實施例之層疊封裝結構70c包含第一封裝元件72c及第二封裝元件74。第一封裝元件72c及第二封裝元件74係具如圖3所示之凹穴晶片封裝結構10c，惟其基板14a之第二表面26上之焊墊30b設有對應之複數個金屬導電料76。第一封裝元件72c及第二封裝元件74利用該些金屬導電料76電性連接。於其他實施例中，第二封裝件74之架構也可不同於第一封裝件72c。

圖11顯示本發明第四實施例之具凹穴晶片封裝結構之層疊封裝結構70d之示意圖。本實施例之層疊封裝結構70d包含第一封裝元件72d及第二封裝元件74。第一封裝元件72d及第二封裝元件74係具如圖4所示之凹穴晶片封裝結構10d，惟其基板14b之第二表面26上之焊墊30b設有對應之複數個金屬導電料76。第一封裝元件72d及第二封裝元件74利用該些金屬導電料76電性連接。於其他實施例中，第二封裝件74之架構也可不同於第一封裝件72d。

圖12顯示本發明第五實施例之具凹穴晶片封裝結構之層疊封裝結構70e之示意圖。本實施例之層疊封裝結構70e包含第一封裝元件72e及第二封裝元件74。第一封裝元件72e及第二封裝元件74係具如圖5所示之凹穴晶片封裝結構10e，惟其基板14b之第二表面26上之焊墊30b設有對應之複數個金屬導電料76。第一封裝元件72e及第二封裝元件74利用該些金屬導電料76電性連接。於其他實施例中，第二封裝件74之架構也可不同於第一封裝件72e。

圖13顯示本發明第六實施例之具凹穴晶片封裝結構之層疊封裝結構70f之示意圖。本實施例之層疊封裝結構70f包含第一封裝元件72f及第二封裝元件74。第一封裝元件72f及第二封裝元件74係具如圖6所示之凹穴晶片封裝結構10f，惟其基板14b之第二表面26上之焊墊30b設有對應之複數個金屬導電料76。第一封裝元件72f及第二封裝元件74利用該些金屬導電料76電性連接。於其他實施例中，第二封裝件74之架構也可不同於第一封裝件72f。

圖14顯示本發明第七實施例之具凹穴晶片封裝結構之層疊封裝結構70g之示意圖。本實施例之層疊封裝結構70g包含第一封裝元件72g及第二封裝元件74。第一封裝元件72g及第二封裝元件74係具如圖7所示之凹穴晶片封裝結構10g，惟其基板14c之第二表面26上之焊墊30b設有對應之複數個金屬導電料76。第一封裝元件72g及第二封裝元件74利用該些金屬導電料76電性連接。於其他實施例中，第二封裝件74之架構也可不同於第一封裝件72g。

上述該些層疊封裝結構之第一封裝元件與第二封裝元件之組合態樣可以為記憶體晶片封裝元件與記憶體晶片封裝元件之組合、記憶體晶片封裝元件與控制晶片封裝元件之組合、記憶體晶片封裝元件與特殊用途積體電路ASIC晶片封裝元件之組合、記憶體晶片封裝元件與DSP晶片封裝元件之組合；其中該記憶體晶片封裝元件之型態可為SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。

上述各實施例中，基板之材質可為有機材質、陶瓷、玻璃、矽或金屬等。

綜上所述，藉由本發明揭示於基板上設置凹穴及/或於凹穴周圍設置階梯表面等之封裝結構可降低晶片封裝後之高度，達到縮小整個封裝體之尺寸。凹穴晶片封裝結構中具可縮短電連接路徑之設計，故可提高該電子產品之性能且不會造成訊號傳遞不良。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。

10a至10g．．．凹穴晶片封裝結構

12．．．第一晶片

14a、14b、14c．．．基板

16a、16b、16c．．．連接點

18．．．通孔

20．．．導通柱

22．．．第一接墊

24．．．第一表面

26．．．第二表面

28．．．凹穴

30a、30b．．．焊墊

31．．．第二晶片

32．．．金屬導電料

34．．．導線

36．．．第二晶片

38．．．凸塊

40、40a、40b．．．階梯表面

42．．．第二晶片

44．．．通孔

46．．．導通柱

48．．．凸塊

50．．．第三晶片

54．．．導線

56．．．第四晶片

58．．．導線

60．．．黏膠層

70a至70g．．．層疊封裝結構

72a至72g．．．第一封裝元件

74．．．第二封裝元件

76．．．金屬導電料

312、362、502、562．．．主動面

314、364、504、564．．．背面

316、366、506、566．．．焊墊

圖1A顯示本發明之第一實施例之凹穴晶片封裝結構之示意圖；

圖1B顯示圖1A中I處之局部放大圖；

圖2顯示本發明之第二實施例之凹穴晶片封裝結構之示意圖；

圖3顯示本發明之第三實施例之凹穴晶片封裝結構之示意圖；

圖4顯示本發明之第四實施例之凹穴晶片封裝結構之示意圖；

圖5顯示本發明之第五實施例之凹穴晶片封裝結構之示意圖；

圖6顯示本發明之第六實施例之凹穴晶片封裝結構之示意圖；

圖7顯示本發明之第七實施例之凹穴晶片封裝結構之示意圖；

圖8顯示本發明第一實施例之具凹穴晶片封裝結構之層疊封裝結構之示意圖；

圖9顯示本發明第二實施例之具凹穴晶片封裝結構之層疊封裝結構之示意圖；

圖10顯示本發明第三實施例之具凹穴晶片封裝結構之層疊封裝結構之示意圖；

圖11顯示本發明第四實施例之具凹穴晶片封裝結構之層疊封裝結構之示意圖；

圖12顯示本發明第五實施例之具凹穴晶片封裝結構之層疊封裝結構之示意圖；

圖13顯示本發明第六實施例之具凹穴晶片封裝結構之層疊封裝結構之示意圖；及

圖14顯示本發明第七實施例之具凹穴晶片封裝結構之層疊封裝結構之示意圖。

10a．．．凹穴晶片封裝結構

12．．．第一晶片

14a．．．基板

16a．．．連接點

18．．．通孔

20．．．導通柱

22．．．第一接墊

24．．．第一表面

26．．．第二表面

28．．．凹穴

30a、30b．．．焊墊

32．．．金屬導電料

Claims (26)

1. 一種凹穴晶片封裝結構，包含：複數個第一晶片，至少一該第一晶片包含複數個通孔、填充於該複數個通孔內之複數個導通柱及配置於各該導通柱兩端面之複數個第一接墊，並且兩相鄰該第一晶片之該複數個第一接墊係相互電性導接；一基板，包含一第一表面及一相對於該第一表面之第二表面，其中該第一表面具有至少一凹穴，該複數個第一晶片係堆疊配置於該凹穴內；以及複數個連接點，設於該第一表面及該凹穴之底部中至少一者之表面；其中該複數個第一晶片中一者與該複數個連接點係藉由該複數個第一接墊而電性相連；一個第二晶片及複數個第一導線，其中該第二晶片包含一主動面、一背面和設於該主動面上之複數個焊墊，又該背面和該複數個第一晶片中一者相接合，並該複數個焊墊與該複數個連接點係藉由該複數個第一導線而彼此電性相連。
2. 根據請求項1之凹穴晶片封裝結構，其中兩相鄰之該第一晶片之該第一接墊可透過一導電材相互接合，其中該導電材係錫鉛或無鉛焊料或者其他金屬複合凸塊或彈性凸塊。
3. 根據請求項1之凹穴晶片封裝結構，其另包含一黏著層，其中該背面和該複數個第一晶片中一者係藉由該黏著層相接合。
4. 根據請求項1之凹穴晶片封裝結構，其另包含一個第二晶片及複數個第二凸塊，其中該第二晶片包含一主動面、一背面和設於該主動面上之複數個焊墊，並該複數個焊墊與該第一表面上之該複數個連接點係藉由該複數個第二凸塊而彼此電性相連。
5. 根據請求項4之凹穴晶片封裝結構，其中該第二凸塊係錫鉛凸塊、無鉛凸塊、銅柱、金凸塊、高分子凸塊或結線凸塊、彈性凸塊或者是複合金屬凸塊。
6. 根據請求項1之凹穴晶片封裝結構，其另包含設於該第一表面上之複數個第一焊墊及分別設於該複數個第一焊墊上之複數個第一金屬導電料。
7. 根據請求項2或3之凹穴晶片封裝結構，其中該些晶片之組合態樣可以為記憶體晶片與記憶體晶片之組合、記憶體晶片與控制晶片之組合、記憶體晶片與特殊用途積體電路ASIC晶片之組合、記憶體晶片與DSP晶片之組合；其中該記憶體晶片之型態可為SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
8. 一種層疊封裝結構，包含：一具請求項1至5之任一凹穴晶片封裝結構之第一封裝元件，其中該第一封裝元件另包含設於該基板之該第二表面上之複數第二焊墊及分別設於該複數個第二焊墊上之複數個第二金屬導電料；以及一第二封裝元件；其中，該第二封裝元件係固定於該複數個第二金屬導電料，並和該第一封裝元件電性相連。
9. 根據請求項8之層疊封裝結構，其中該第二封裝元件具請求項1至5之任一凹穴晶片封裝結構。
10. 根據請求項8之層疊封裝結構，其中該些第一封裝元件與該第二封裝元件之組合態樣可以為記憶體晶片封裝元件與記憶體晶片封裝元件之組合、記憶體晶片封裝元件與控制晶片封裝元件之組合、記憶體晶片封裝元件與特殊用途積體電路ASIC晶片封裝元件之組合、記憶體晶片封裝元件與DSP晶片封裝元件之組合；其中該記憶體晶片封裝元件之型態可為SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
11. 一種凹穴晶片封裝結構，包含：複數個第一晶片，至少一該第一晶片包含複數個通孔、填充於該複數個通孔內之複數個導通柱及配置於各該導通柱兩端面之複數個第一接墊，並兩相鄰該第一晶片之該複數個第一接墊係相互電性導接；一第二晶片，包含一第二主動面、一第二背面和設於該第二主動面上之複數個第二焊墊；一基板，包含一第一表面及一相對於該第一表面之第二表面，其中該第一表面具有至少一凹穴及圍繞於該凹穴之至少一個階梯表面，該複數個第一晶片係堆疊收容於該凹穴內；以及複數個連接點，設於該第一表面、該凹穴之底部及該階梯表面中至少一者之表面；其中，該複數個第二焊墊與該階梯表面之該複數個連 接點係電性相連。
12. 根據請求項11之凹穴晶片封裝結構，其中兩相鄰之該第一晶片之該第一接墊可透過一導電材相互接合，其中該導電材係錫鉛或無鉛焊料或者其他金屬複合凸塊或彈性凸塊。
13. 根據請求項11之凹穴晶片封裝結構，其另包含複數個第二凸塊，其中該複數個第二焊墊與該階梯表面之該複數個連接點係藉由該複數個第二凸塊而電性相連。
14. 根據請求項11之凹穴晶片封裝結構，其另包含一第三晶片及複數個第一導線，其中該第三晶片包含一第三主動面、一第三背面和設於該第三主動面上之複數個第三焊墊，又該第三背面和該第二背面相接合，並該複數個第三焊墊與該複數個連接點係藉由該複數個第一導線而彼此電性相連。
15. 根據請求項14之凹穴晶片封裝結構，其另包含一第四晶片、一薄膜覆蓋銲線層及複數個第二導線，其中該第四晶片包含一第四主動面、一第四背面和設於該第四主動面上之複數個第四焊墊，又該第四背面和該第三主動面藉由該薄膜覆蓋銲線層相接合，並該複數個第四焊墊與該複數個連接點係藉由該複數個第二導線而彼此電性相連。
16. 根據請求項11之凹穴晶片封裝結構，其另包含設於該第一表面上之複數個第一焊墊及分別設於該複數個第一焊墊上之複數個第一金屬導電料。
17. 一種層疊封裝結構，包含：一具請求項11至16之任一凹穴晶片封裝結構之第一封裝元件，其中該第一封裝元件另包含設於該基板之該第二 表面上之複數第二焊墊及分別設於該複數個第二焊墊上之複數個第二金屬導電料；以及一第二封裝元件；其中，該第二封裝元件係固定於該複數個第二金屬導電料，並和該第一封裝元件電性相連。
18. 根據請求項17之層疊封裝結構，其中該第二封裝元件具請求項11至16之任一凹穴晶片封裝結構。
19. 根據請求項17之層疊封裝結構，其中該些第一封裝元件與該第二封裝元件之組合態樣可以為記憶體晶片封裝元件與記憶體晶片封裝元件之組合、記憶體晶片封裝元件與控制晶片封裝元件之組合、記憶體晶片封裝元件與特殊用途積體電路ASIC晶片封裝元件之組合、記憶體晶片封裝元件與DSP晶片封裝元件之組合；其中該記憶體晶片封裝元件之型態可為SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
20. 一種凹穴晶片封裝結構，包含：複數個第一晶片，至少一該第一晶片包含複數個第一通孔、填充於該複數個第一通孔內之複數個第一導通柱及配置於各該第一導通柱兩端面之複數個第一接墊，並且兩相鄰該第一晶片之該複數個第一接墊係相互電性導接；複數個第二晶片，各該第二晶片包含複數個第二通孔、填充於該複數個第二通孔內之複數個第二導通柱及配置於各該導通柱兩端面之複數個第二接墊，並兩且相鄰該第二晶片之該複數個第二接墊係相互導接；一基板，包含一第一表面及一相對於該第一表面之第 二表面，其中該第一表面具有至少一凹穴及圍繞於該凹穴之至少一個階梯表面，該複數個第一晶片係堆疊配置於該凹穴內；以及複數個連接點，設於該第一表面、該凹穴之底部及該階梯表面中至少一者之表面；其中，該複數個第二晶片之一者之該第二接墊與該階梯表面之該複數個連接點係電性相連。
21. 根據請求項20之凹穴晶片封裝結構，其另包含設於該第一表面上之複數個第一焊墊及分別設於該複數個第一焊墊上之複數個第一金屬導電料。
22. 根據請求項20之凹穴晶片封裝結構，其中兩相鄰之該第一晶片之該第一接墊可透過一導電材相互接合，其中該導電材係錫鉛或無鉛焊料或者其他金屬複合凸塊或彈性凸塊。
23. 根據請求項20之凹穴晶片封裝結構，其中該些晶片之組合態樣可以為記憶體晶片與記憶體晶片之組合、記憶體晶片與控制晶片之組合、記憶體晶片與特殊用途積體電路ASIC晶片之組合、記憶體晶片與DSP晶片之組合；其中該記憶體晶片之型態可為SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
24. 一種層疊封裝結構，包含：一具請求項20或21之凹穴晶片封裝結構之第一封裝元件，其中該第一封裝元件另包含設於該基板之該第二表面上之複數第二焊墊及分別設於該複數個第二焊墊上之複數個第二金屬導電料；以及一第二封裝元件； 其中，該第二封裝元件係固定於該複數個第二金屬導電料，並和該第一封裝元件電性相連。
25. 根據請求項24之層疊封裝結構，其中該第二封裝元件具請求項20或21之凹穴晶片封裝結構。
26. 根據請求項24之層疊封裝結構，該些第一封裝元件與第二封裝元件之組合態樣可以為記憶體晶片封裝元件與記憶體晶片封裝元件之組合、記憶體晶片封裝元件與控制晶片封裝元件之組合、記憶體晶片封裝元件與特殊用途積體電路ASIC晶片封裝元件之組合、記憶體晶片封裝元件與DSP晶片封裝元件之組合；其中該記憶體晶片封裝元件之型態可為SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。