KR100813626B1 - 적층형 반도체 소자 패키지 - Google Patents

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Abstract

본 발명은 적층형 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 각각의 측면에 노출된 접합 전극들을 갖는 적층된 복수개의 반도체 칩 패키지들, 및 적층된 복수개의 반도체 칩 패키지들이 실장되고, 적층된 복수개의 반도체 칩 패키지들의 접합 전극들에 대응되는 접속 전극들을 갖는 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 연성 인쇄 회로 기판을 포함한다. 연성 인쇄 회로 기판은 적층된 복수개의 반도체 칩 패키지들의 측부를 덮고, 제 1 면의 접속 전극들은 적층된 복수개의 반도체 칩 패키지들의 접합 전극들에 연결되는 것을 특징으로 한다.
패키지, 인쇄 회로 기판, 연성, 적층

Description

적층형 반도체 소자 패키지{Stack Type Semiconductor Device Package}
도 1a는 본 발명의 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도;
도 2a는 본 발명의 실시예에 따른 다른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 2b는 도 2a의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도;
도 3a는 본 발명의 실시예에 따른 또 다른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 3b는 도 3a의 Ⅲ-Ⅲ' 선을 따라 절단한 단면도;
도 4a 내지 도 4c는 본 발명의 실시예에 따른 적층형 반도체 소자 패키지를 설명하기 위한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
100, 200, 300 : 반도체 칩 패키지 110, 210, 310 : 반도체 칩
112, 312 : 본딩 패드 114 : 몰딩 전극
120, 220, 320 : 인쇄 회로 기판 420 : 연성 인쇄 회로 기판
122, 222, 322, 422 : 코어 물질
124ℓ, 224ℓ, 324ℓ, 424ℓ : 하부 절연막
124u, 224u, 324u, 424u : 상부 절연막
125, 325, 425a, 425b, 425c : 접착 물질
225 : 접착 수단 226ℓ, 326ℓ : 검사용 랜드
226s, 326s : 접합 전극 326u : 본딩 전극
426ps : 프리-솔더 426sb : 솔더 볼
426us : 접속 전극 327 : 본딩 와이어
130, 230, 330, 430 : 몰딩 물질
본 발명은 반도체 소자 패키지에 관한 것으로, 더 구체적으로 적층형 반도체 소자 패키지에 관한 것이다.
반도체 산업에서 직접 회로(Integrated Circuit : IC)에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장(mounting) 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다. 예컨대, 소형화에 대한 요구는 반도체 칩(semiconductor chip) 크기에 근접한 패키지(package)에 대한 기술 개발을 가속화시키고 있다. 또한, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부가시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 제품을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 제품을 제공하기 위한 방법으로서는 메모리 칩(memory chip)의 용량 증대, 다시 말해, 메모리 칩의 고집적화가 있다. 이러한 메모리 칩의 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀(cell)을 직접해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등의 고난도 기술과 많은 개발 시간을 필요로 한다. 이에 따라, 고용량의 반도체 제품을 제공하기 위한 다른 방법으로서 적층(stack) 기술이 제안되었다.
최근 들어, 디램(Dynamic Random Access Memory : DRAM), 에스램(Static RAM : SRAM) 및 중앙 처리 장치(Central Processing Unit : CPU) 등 서로 다른 반도체 소자들을 하나의 패키지 내에 직접하는 시스템 인 패키지(System-in-Package : SiP)와 다중 칩 패키지(Multi-Chip Package : MCP) 제품에 대한 시장의 요구가 모바일(mobile) 제품을 중심으로 급속히 늘어나고 있다. 시스템 인 패키지와 다중 칩 패키지와 같이 하나의 패키지 내에 여러 개의 반도체 소자들이 조립된 패키지의 특성상 하나의 반도체 칩이 불량인 경우, 패키지 내의 다른 반도체 소자들이 양품임에도 불구하고 불량품으로 처리된다. 이에 따라, 제조 수율을 확보하기가 매우 어려운 문제점이 있다.
이러한 문제점을 극복하기 위하여, 각각의 반도체 칩들을 반도체 칩 패키지로 조립한 후, 검사 공정으로 양품인 반도체 칩 패키지들을 선별하여 하나의 패키지로 제조하는 패키지 온 패키지(Package On Package : POP, 또는 패키지 인 패키지(Package in Package : PiP)) 방식이 이용되었다. 그러나 종래의 패키지 온 패키지 방식은 반도체 칩 패키지들을 적층 및 서로 전기적으로 연결하기 위해, 각각의 반도체 칩 패키지의 하부면에 제공되는 솔더 볼들(solder ball)을 필요로 한다. 이러한 솔더 볼들은 패키지 온 패키지 방식으로 제조된 패키지의 두께를 높이는 문제점이 있다. 또한, 반도체 칩 패키지들 사이의 간격이 필요하기 때문에, 적층되는 반도체 칩 패키지들의 수가 늘어날수록 패키지의 두께가 더 두꺼워지는 문제점이 있다.
또한, 솔더 볼들을 사용하는 패키지 온 패키지 방식은 서로 다른 구조 또는 크기를 갖는 반도체 칩 패키지들을 적층하기에는 공정이 복잡해지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 제조 수율을 향상시킬 수 있는 적층형 반도체 소자 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 두께를 감소시킬 수 있는 적층형 반도체 소자 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 각각의 서로 다른 구조 또는 크기를 갖는 반도체 칩 패키지들이 용이하게 적층될 수 있는 적층형 반도체 소자 패키지를 제공하는 데 있다.
상기한 기술적 과제들을 달성하기 위하여, 본 발명은 적층형 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 각각의 측면에 노출된 접합 전극들을 갖는 적층된 복수개의 반도체 칩 패키지들, 및 적층된 복수개의 반도체 칩 패키지 들이 실장되고, 적층된 복수개의 반도체 칩 패키지들의 접합 전극들에 대응되는 접속 전극들을 갖는 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 연성 인쇄 회로 기판을 포함할 수 있다. 연성 인쇄 회로 기판은 적층된 복수개의 반도체 칩 패키지들의 측부를 덮고, 제 1 면의 접속 전극들은 적층된 복수개의 반도체 칩 패키지들의 접합 전극들에 연결되는 것을 특징으로 할 수 있다.
복수개의 반도체 칩 패키지들은 동일한 구조 및 크기를 가질 수 있다.
복수개의 반도체 칩 패키지들은 각각 다른 구조 또는 크기를 가질 수 있다.
복수개의 반도체 칩 패키지들 중의 적어도 하나는 본딩 패드들을 갖는 반도체 칩, 본딩 패드들을 덮는 부채꼴 형태의 접합 전극들, 반도체 칩이 실장되는 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 인쇄 회로 기판, 및 반도체 칩 및 접합 전극들을 봉지하는 몰딩 물질을 포함하되, 반도체 칩과 인쇄 회로 기판은 같은 크기를 가지며, 접합 전극의 일 측면이 노출될 수 있다.
반도체 칩 패키지는 인쇄 회로 기판의 제 2 면에 제공되는 랜드들을 더 포함할 수 있다.
인쇄 회로 기판은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함할 수 있다.
몰딩 물질은 에폭시 몰딩 컴파운드를 포함할 수 있다.
복수개의 반도체 칩 패키지들 중의 어느 하나는 본딩 패드들을 갖는 반도체 칩, 요면 형태의 내장형 실장 공간을 가지되, 반도체 칩의 본딩 패드들과 접속되는 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 인쇄 회로 기판, 및 반도체 칩 및 인쇄 회로 기판의 제 1 면을 봉지하는 몰딩 물질을 포함하되, 인쇄 회로 기판은 제 2 면의 양 측면으로 노출되고, 본딩 패드들과 전기적으로 연결되는 접합 전극들을 더 포함할 수 있다.
반도체 칩 패키지는 인쇄 회로 기판의 제 2 면의 하부면에 제공되는 랜드들을 더 포함할 수 있다.
인쇄 회로 기판은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함할 수 있다.
몰딩 물질은 에폭시 몰딩 컴파운드를 포함할 수 있다.
반도체 칩 패키지는 본딩 패드들을 갖는 반도체 칩, 요면 형태의 내장형 실장 공간을 가지되, 반도체 칩이 실장되고, 본딩 패드들에 대응되는 본딩 전극들을 갖는 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 인쇄 회로 기판, 본딩 패드들과 본딩 전극들을 연결하는 본딩 와이어들, 및 반도체 칩, 본딩 와이어들 및 인쇄 회로 기판의 제 1 면을 봉지하는 몰딩 물질을 포함하되, 인쇄 회로 기판은 제 2 면의 양 측면으로 노출되고, 본딩 전극들과 전기적으로 연결되는 접합 전극들을 더 포함할 수 있다.
반도체 칩 패키지는 인쇄 회로 기판의 제 2 면의 하부면에 제공되는 랜드들을 더 포함할 수 있다.
인쇄 회로 기판은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함할 수 있다.
몰딩 물질은 에폭시 몰딩 컴파운드를 포함할 수 있다.
연성 인쇄 회로 기판은 테이프 형태 또는 필름 형태일 수 있다.
적층된 복수개의 반도체 칩 패키지들, 접합 전극들 및 연성 인쇄 회로 기판의 제 1 면을 봉지하는 몰딩 물질을 더 포함할 수 있다.
몰딩 물질은 에폭시 몰딩 컴파운드를 포함할 수 있다.
연성 인쇄 회로 기판의 제 2 면에 제공되는 솔더 볼들을 더 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1a는 본 발명의 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 칩 패키지(100)는 반도체 칩(110), 인쇄 회로 기판(Printed Circuit Board : PCB, 120) 및 몰딩 물질(molding material, 130)을 포함할 수 있다.
반도체 칩(110)은 상부의 활성 영역에 본딩 패드들(bonding pad, 112)을 가질 수 있다. 또한, 반도체 칩(110) 상부의 활성 영역에는 각각의 본딩 패드들(112)을 덮는 부채꼴 모양(sector form)의 몰딩 전극들(molding electrode, 114)을 포함할 수 있다. 몰딩 전극들(114)은 반도체 웨이퍼(wafer)를 각각의 반도체 칩(110)으로 분리하기 위한 공정 전에, 반도체 웨이퍼 상의 인접하는 반도체 칩들의 본딩 패드들 사이의 이웃하는 본딩 패드들을 덮는 도전성 몰딩 물질(예를 들면, 구리(Cu) 또는 금(Au))을 형성한 다음, 각각의 반도체 칩(110)으로 분리하는 공정에 의해 형성될 수 있다. 이에 따라, 몰딩 전극들(114)은 각각의 본딩 패드들(112)을 덮으면서, 반도체 칩(112)의 가장자리에 정렬된 일 측면을 갖는 부채꼴 모양을 가질 수 있다.
인쇄 회로 기판(120)은 코어 물질(core material, 122)을 몸체로 하여 상부 절연막(124u) 및 하부 절연막(124ℓ)을 가질 수 있다. 인쇄 회로 기판(120)은 기판 형태(substrate type), 테이프 형태(tape type) 및 필름 형태(film type) 중에서 선택된 하나의 형태를 포함할 수 있다. 바람직하게는, 본 발명의 인쇄 회로 기판(120)은 테이프 형태 또는 필름 형태일 수 있다. 이는 반도체 칩 소자 패키지(100)의 두께를 줄일 수 있다. 상부 절연막(124u) 및 하부 절연막(124ℓ)은 폴리이미드(polyimide) 또는 포토 솔더 레지스트(Photo Solder Resist : PSR)일 수 있다. 상부 절연막(124u) 및 하부 절연막(124ℓ)은 각각 인쇄 회로 기판(120)의 제 1 면 및 제 2 면일 수 있다. 인쇄 회로 기판(120)의 제 1 면에는 접착 물질(adhesive material, 125)을 매개로 반도체 칩(110)이 실장될 수 있다.
몰딩 물질(130)은 반도체 칩(110) 및 몰딩 전극들(114)을 봉지할 수 있다. 몰딩 물질(130)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)일 수 있다. 이에 따라, 반도체 칩(110)과 인쇄 회로 기판(120)은 같은 크기를 가질 수 있으며, 반도체 칩(110)의 가장자리 방향의 몰딩 전극들(114)의 일 측면이 노출될 수 있다. 결과적으로, 반도체 칩 패키지(100)는 측면에 노출된 몰딩 전극들(114)에 의한 접합 전극들(joining electrode)을 가질 수 있다. 접합 전극들은 다른 인쇄 회로 기판 또는 시스템 기판(system board) 등과 같은 외부 회로와 직접적으로 연결되거나, 연결 수단을 매개로 간접적으로 연결될 수 있다. 또한, 접합 전극들은 반도체 칩 패키지(100)의 검사에 사용될 수 있다.
도 2a는 본 발명의 실시예에 따른 다른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 2b는 도 2a의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 칩 패키지(200)는 반도체 칩(210), 인쇄 회로 기판(220), 몰딩 물질(230)을 포함할 수 있다.
반도체 칩(210)은 활성 영역에 본딩 패드들(미도시)을 가질 수 있다. 인쇄 회로 기판(220)은 코어 물질(222)을 몸체로 하여 상부 절연막(224u) 및 하부 절연막(224ℓ)을 가질 수 있다. 인쇄 회로 기판(220)은 요면 형태의 내장형 실장 공간을 가질 수 있다. 인쇄 회로 기판(220)은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함할 수 있다. 바람직하게는, 본 발명의 인쇄 회로 기판(220)은 테이프 형태 또는 필름 형태일 수 있다. 이는 반도체 칩 소자 패키지(200)의 두께를 줄일 수 있다. 상부 절연막(224u) 및 하부 절연막(224ℓ)은 폴리 이미드 또는 포토 솔더 레지스트일 수 있다. 상부 절연막(224u) 및 하부 절연막(224ℓ)은 각각 인쇄 회로 기판(220)의 제 1 면 및 제 2 면일 수 있다.
내장형 실장 공간의 하부면에 해당하는 인쇄 회로 기판(220)의 제 1 면에는 접착 수단(adhesive means, 225)을 매개로 반도체 칩(210)이 실장될 수 있다. 접착 수단(225)은 반도체 칩(210)의 본딩 패드들과 인쇄 회로 기판(220)의 제 1 면에 제공된 접합용 랜드들(joining land)의 결합물일 수 있다. 내장형 실장 공간의 양 측면에 대향하는 인쇄 회로 기판(220)의 제 2 면에는 노출된 접합 전극들(226s)이 제공될 수 있다. 접합 전극들(226s)은 인쇄 회로 기판(220)의 내부 배선(미도시)에 연결될 수 있다. 이에 따라, 반도체 칩 패키지(200)는 측면에 노출된 접합 전극들(226s)을 가질 수 있다. 접합 전극들(226s)은 다른 인쇄 회로 기판 또는 시스템 기판 등과 같은 외부 회로와 직접적으로 연결되거나, 연결 수단을 매개로 간접적으로 연결될 수 있다. 또한, 접합 전극들(226s)은 반도체 칩 패키지(200)의 검사에 사용될 수 있다.
몰딩 물질(230)은 반도체 칩(210) 및 인쇄 회로 기판(220)의 제 1 면을 봉지할 수 있다. 몰딩 물질(230)은 에폭시 몰딩 컴파운드일 수 있다. 그리고 내장형 실장 공간의 하부면에 대향하는 인쇄 회로 기판(220)의 제 2 면에 제공된 검사용 랜드들(226ℓ)은 인쇄 회로 기판(220)의 내부 배선에 연결되어 반도체 칩 패키지(200)의 검사에 사용될 수 있다. 검사용 랜드들(226ℓ)은 포고 핀(pogo pin)을 갖는 일반적인 검사 장치를 사용하여 반도체 칩 패키지(200)를 검사하기 위한 것일 수 있다.
도 3a는 본 발명의 실시예에 따른 또 다른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 3b는 도 3a의 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 칩 패키지(300)는 반도체 칩(310), 인쇄 회로 기판(320), 본딩 와이어들(bonding wire, 327) 및 몰딩 물질(330)을 포함할 수 있다.
반도체 칩(310)은 상부의 활성 영역에 본딩 패드들(312)을 가질 수 있다. 인쇄 회로 기판(320)은 코어 물질(322)을 몸체로 하여 본딩 전극들(326)을 포함하는 상부 절연막(324u) 및 하부 절연막(324ℓ)을 가질 수 있다. 인쇄 회로 기판(320)은 요면 형태의 내장형 실장 공간을 가질 수 있다. 인쇄 회로 기판(320)은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함할 수 있다. 바람직하게는, 본 발명의 인쇄 회로 기판(320)은 테이프 형태 또는 필름 형태일 수 있다. 이는 반도체 칩 소자 패키지(300)의 두께를 줄일 수 있다. 상부 절연막(324u) 및 하부 절연막(324ℓ)은 폴리이미드 또는 포토 솔더 레지스트일 수 있다. 상부 절연막(324u) 및 하부 절연막(324ℓ)은 각각 인쇄 회로 기판(320)의 제 1 면 및 제 2 면일 수 있다. 인쇄 회로 기판(320)은 제 1 면에 본딩 패드들(312)에 대응되는 본딩 전극들(326)을 가질 수 있다.
내장형 실장 공간의 하부면에 해당하는 인쇄 회로 기판(220)의 제 1 면에는 접착 물질(325)을 매개로 반도체 칩(310)이 실장될 수 있다. 내장형 실장 공간의 양 측면에 대향하는 인쇄 회로 기판(320)의 제 2 면에는 노출된 접합 전극들(326s)이 제공될 수 있다. 접합 전극들(326s)은 인쇄 회로 기판(320)의 내부 배선(미도 시)에 연결될 수 있다. 이에 따라, 반도체 칩 패키지(300)는 측면에 노출된 접합 전극들(326s)을 가질 수 있다. 접합 전극들(326s)은 다른 인쇄 회로 기판 또는 시스템 기판 등과 같은 외부 회로와 직접적으로 연결되거나, 연결 수단을 매개로 간접적으로 연결될 수 있다. 또한, 접합 전극들(326s)은 반도체 칩 패키지(200)의 검사에 사용될 수 있다.
본딩 와이어들(327)은 본딩 패드들(312)과 그에 대응되는 본딩 전극들(326)을 전기적으로 연결할 수 있다. 몰딩 물질(330)은 반도체 칩(310), 본딩 와이어들(327) 및 인쇄 회로 기판(320)의 제 1 면을 봉지할 수 있다. 몰딩 물질(330)은 에폭시 몰딩 컴파운드일 수 있다. 그리고 내장형 실장 공간의 하부면에 대향하는 인쇄 회로 기판(320)의 제 2 면에 제공된 검사용 랜드들(326ℓ)은 인쇄 회로 기판(320)의 내부 배선(미도시)에 연결되어 반도체 칩 패키지(300)의 검사에 사용될 수 있다. 검사용 랜드들(326ℓ)은 포고 핀을 갖는 일반적인 검사 장치를 사용하여 반도체 칩 패키지(300)를 검사하기 위한 것일 수 있다.
상기한 본 발명의 실시예들에 따른 반도체 칩 패키지들은 측면에 노출된 접합 전극들을 가지는 구조이기 때문에, 종래와는 달리, 반도체 칩 패키지들을 적층하기 위해 하부에 제공되는 솔더 볼들을 필요로 하지 않을 수 있다. 이에 따라, 적층된 반도체 칩 패키지들의 두께가 낮아질 수 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 적층형 반도체 소자 패키지를 설명하기 위한 단면도들이다.
도 4a 내지 도 4c를 참조하면, 적층형 반도체 소자 패키지는 적층된 반도체 칩 패키지들(100, 200 및 300), 연성 인쇄 회로 기판(flexible PCB, 420) 및 몰딩 물질(430)을 포함할 수 있다.
적층된 반도체 칩 패키지들(100, 200 및 300) 사이에는 적층된 반도체 칩 패키지들(100, 200 및 300) 사이의 접착을 위한 반도체 칩 패키지간 접착 물질들(425b 및 425c)이 제공될 수 있다. 적층된 반도체 칩 패키지들(100, 200 및 300)은, 접착 물질(425a)을 매개로, 상부 절연막(424u)이 제공된 연성 인쇄 회로 기판(420)의 제 1 면 상에 실장될 수 있다. 적층된 반도체 칩 패키지들(100, 200 및 300)은 동일한 구조 및 크기를 갖거나, 각각 서로 다른 구조 및 크기를 가질 수 있다.
연성 인쇄 회로 기판(420)은 연성을 갖는 코어 물질(422)을 몸체로 하여 적층된 반도체 소자 패키지들(100, 200 및 300) 각각의 측면에 노출된 접합 전극들(114, 226s 및 326s)에 대응되는 접속 전극들(426us)을 포함하는 상부 절연막(422u) 및 하부 절연막(422ℓ)을 가질 수 있다. 코어 물질(422)은 내부 배선(미도시)을 포함하는 폴리이미드일 수 있다. 상부 절연막(422u) 및 하부 절연막(422ℓ)은 폴리이미드 또는 포토 솔더 레지스트일 수 있다. 바람직하게는, 본 발명의 상부 절연막(422u) 및 하부 절연막(422ℓ)은 폴리이미드일 수 있다. 이에 따라, 연성 인쇄 회로 기판(420)은 테이프 형태 또는 필름 형태일 수 있다. 상부 절연막(422u) 및 하부 절연막(422ℓ)은 각각 연성 인쇄 회로 기판(420)의 제 1 면 및 제 2 면일 수 있다.
연성 인쇄 회로 기판(420)은 굴곡성이 뛰어나기 때문에, 적층된 반도체 칩 패키지들(100, 200 및 300)의 측부를 덮을 수 있다. 만약 연성 인쇄 회로 기판(420)이 충분한 길이를 가진다면, 적층된 반도체 칩 패키지들(100, 200 및 300)의 상부까지 덮을 수도 있다. 이에 따라, 인쇄 회로 기판(420)의 제 1 면의 접속 전극들(426us)은 적층된 반도체 칩 패키지들(100, 200 및 300)의 접합 전극들(114, 226s 및 326s)에 연결될 수 있다. 도 4a의 도면 부호 A 및 도 4b를 참조하면, 접합 전극들(114, 226s 및 236s)과 접속 전극들(426us) 사이의 기계적·전기적 신뢰성을 높이기 위해, 접속 전극들(426us)은 그 표면에 각각의 프리-솔더들(pre-solder, 426ps)을 더 포함할 수 있다. 프리-솔더들(426ps)은 주석-은 합금(Sn-Ag alloy)을 포함할 수 있다.
도 4c에서 보이는 것과는 달리, 서로 다른 구조 및 크기의 반도체 칩 패키지들(100, 200 및 300)이 적층된 경우라도, 연성 인쇄 회로 기판(420)은 적층된 반도체 칩 패키지들(100, 200 및 300)의 측부를 덮을 수 있으며, 적층된 반도체 칩 패키지들(100, 200 및 300)의 상부까지 덮을 수 있다.
몰딩 물질(430)은 적층된 반도체 칩 패키지들(100, 200 및 300), 접합 전극들(114, 226s 및 326s) 및 연성 인쇄 회로 기판(420)의 제 1 면을 봉지할 수 있다. 몰딩 물질(430)은 에폭시 몰딩 컴파운드를 포함할 수 있다. 그리고 연성 인쇄 회로 기판(430)의 제 2 면에 제공된 솔더 볼들(solder ball, 426sb)은 연성 인쇄 회로 기판(430)의 내부 배선에 연결되어 시스템 기판(system board) 등과 같은 외부 회로와의 연결을 제공할 수 있다.
상기한 본 발명의 실시예에 따른 적층형 반도체 소자 패키지는 각각의 반도 체 칩 패키지를 검사한 후, 양품의 반도체 칩 패키지만을 적층하기 때문에, 하나의 패키지 내에 복수개의 반도체 칩들이 조립된 종래의 반도체 소자 패키지와 달리 제조 수율이 향상될 수 있다. 이에 따라, 제조 공정의 비용을 줄일 수 있는 적층형 반도체 소자 패키지가 제공될 수 있다.
본 발명의 실시예에 따른 적층형 반도체 소자 패키지는 적층된 반도체 칩 패키지들 각각의 측면에 노출된 접합 전극들과 연성 인쇄 회로 기판의 접속 전극들을 연성 인쇄 회로 기판의 연성을 이용하여 연결하는 구조이기 때문에, 종래와는 달리 반도체 칩 패키지를 적층하기 위해 사용되는 솔더 볼로 인해 적층된 반도체 칩 패키지들의 두께가 높아지는 문제점이 해결될 수 있다. 이에 따라, 실장 밀도가 향상된 적층형 반도체 소자 패키지가 제공될 수 있다.
또한, 본 발명의 실시예에 따른 적층형 반도체 소자 패키지는 적층된 반도체 칩 패키지들 각각의 측면에 노출된 접합 전극들과 연성 인쇄 회로 기판의 접속 전극들을 연성 인쇄 회로 기판의 연성을 이용하여 연결하는 구조이기 때문에, 각각의 서로 다른 구조 또는 크기를 갖는 반도체 칩 패키지들이 일정한 형태의 구조로 적층되는 종래와는 달리 다양한 구조를 갖게 적층될 수 있다. 이에 따라, 다양한 반도체 칩 패키지들을 용이하게 패키징할 수 있는 적층형 반도체 소자 패키지가 제공될 수 있다.
상술한 바와 같이, 본 발명에 따르면 적층형 반도체 소자 패키지의 제조 수율이 향상될 수 있다. 이에 따라, 제조 공정의 비용을 줄일 수 있는 적층형 반도체 소자 패키지가 제공될 수 있다.
또한, 본 발명에 따르면 적층형 반도체 소자 패키지의 두께가 감소될 수 있다. 이에 따라, 실장 밀도가 향상된 적층형 반도체 소자 패키지가 제공될 수 있다.
이에 더하여, 본 발명에 따르면 다양한 반도체 칩 패키지들이 임의의 구조로 적층될 수 있다. 이에 따라, 다양한 반도체 칩 패키지들을 용이하게 패키징할 수 있는 적층형 반도체 소자 패키지가 제공될 수 있다.

Claims (19)

  1. 각각의 측면으로 노출된 접합 전극들을 갖는 적층된 복수개의 반도체 칩 패키지들; 및
    상기 적층된 복수개의 반도체 칩 패키지들이 실장되고, 상기 적층된 복수개의 반도체 칩 패키지들의 상기 접합 전극들에 대응되는 접속 전극들을 갖는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 연성 인쇄 회로 기판을 포함하되, 상기 연성 인쇄 회로 기판은 적어도 상기 적층된 복수개의 반도체 칩 패키지들 각각의 측면들을 덮고, 상기 연성 인쇄 회로 기판의 상기 제 1 면의 상기 접속 전극들은 상기 적층된 복수개의 반도체 칩 패키지들 각각의 측면들로 노출된 상기 접합 전극들에 연결되는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  2. 제 1항에 있어서,
    상기 복수개의 반도체 칩 패키지들은 동일한 구조 및 크기를 갖는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  3. 제 1항에 있어서,
    상기 복수개의 반도체 칩 패키지들은 각각 다른 구조 또는 크기를 갖는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  4. 제 3항에 있어서,
    상기 복수개의 반도체 칩 패키지들 중의 적어도 하나는:
    본딩 패드들을 갖는 반도체 칩;
    상기 본딩 패드들을 덮는 부채꼴 형태의 접합 전극들;
    상기 반도체 칩이 실장되는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 인쇄 회로 기판; 및
    상기 반도체 칩 및 상기 접합 전극들을 봉지하는 몰딩 물질을 포함하되, 상기 반도체 칩과 상기 인쇄 회로 기판은 같은 크기를 가지며, 상기 접합 전극들의 일 측면이 노출되는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  5. 제 4항에 있어서,
    상기 반도체 칩 패키지는 상기 인쇄 회로 기판의 제 2 면에 제공되는 랜드들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  6. 제 4항에 있어서,
    상기 인쇄 회로 기판은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  7. 제 4항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 적 층형 반도체 소자 패키지.
  8. 제 3항에 있어서,
    상기 복수개의 반도체 칩 패키지들 중의 적어도 하나는:
    본딩 패드들을 갖는 반도체 칩;
    요면 형태의 내장형 실장 공간을 가지되, 상기 반도체 칩의 상기 본딩 패드들과 접속되는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 인쇄 회로 기판; 및
    상기 반도체 칩 및 상기 인쇄 회로 기판의 상기 제 1 면을 봉지하는 몰딩 물질을 포함하되, 상기 인쇄 회로 기판은 상기 제 2 면의 양 측면으로 노출되고, 상기 본딩 패드들과 전기적으로 연결되는 접합 전극들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  9. 제 8항에 있어서,
    상기 반도체 칩 패키지는 상기 인쇄 회로 기판의 상기 제 2 면의 하부면에 제공되는 랜드들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  10. 제 8항에 있어서,
    상기 인쇄 회로 기판은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  11. 제 8항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  12. 제 3항에 있어서,
    상기 복수개의 반도체 칩 패키지들 중의 적어도 하나는:
    본딩 패드들을 갖는 반도체 칩;
    요면 형태의 내장형 실장 공간을 가지되, 상기 반도체 칩이 실장되고, 상기 본딩 패드들에 대응되는 본딩 전극들을 갖는 제 1 면, 및 상기 제 1 면에 대향하는 제 2 면을 갖는 인쇄 회로 기판;
    상기 본딩 패드들과 상기 본딩 전극들을 연결하는 본딩 와이어들; 및
    상기 반도체 칩, 상기 본딩 와이어들 및 상기 인쇄 회로 기판의 상기 제 1 면을 봉지하는 몰딩 물질을 포함하되, 상기 인쇄 회로 기판은 상기 제 2 면의 양 측면으로 노출되고, 상기 본딩 전극들과 전기적으로 연결되는 접합 전극들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  13. 제 12항에 있어서,
    상기 반도체 칩 패키지는 상기 인쇄 회로 기판의 상기 제 2 면의 하부면에 제공되는 랜드들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  14. 제 12항에 있어서,
    상기 인쇄 회로 기판은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  15. 제 12항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  16. 제 1항에 있어서,
    상기 연성 인쇄 회로 기판은 테이프 형태 또는 필름 형태인 것을 특징으로 하는 적층형 반도체 소자 패키지.
  17. 제 1항에 있어서,
    상기 적층된 복수개의 반도체 칩 패키지들, 상기 접합 전극들 및 상기 연성 인쇄 회로 기판의 상기 제 1 면을 봉지하는 몰딩 물질을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  18. 제 17항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 적 층형 반도체 소자 패키지.
  19. 제 1항에 있어서,
    상기 연성 인쇄 회로 기판의 상기 제 2 면에 제공되는 솔더 볼들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
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