KR20210090522A - 인터포즈 브리지를 가진 모듈들이 스택된 반도체 패키지 - Google Patents

인터포즈 브리지를 가진 모듈들이 스택된 반도체 패키지 Download PDF

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KR20210090522A
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Abstract

반도체 패키지는, 인터커넥트층 상에 스택된 하단 모듈과 상단 모듈을 포함한다. 하단, 및 상단 모듈들은 반도체 칩, 인터포즈 브리지, 밀봉층, 및 재배선층을 포함한다. 상단 모듈의 제1관통비아가 하단 모듈의 상기 제2관통비아에 중첩되고 접속되도록, 제1, 및 제2관통비아들의 배치 간격만큼 하단 모듈에 상단 모듈이 오프셋되면서 스택된다.

Description

인터포즈 브리지를 가진 모듈들이 스택된 반도체 패키지{Semiconductor package including stack modules with interposing bridges}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 반도체 칩, 및 인터포즈 브리지를 포함한 모듈들이 스택된 반도체 패키지에 관한 것이다.
복수의 반도체 칩(semiconductor chip)들을 하나의 패키지 구조 내에 통합하는 시도들이 제기되고 있다. 반도체 패키지 제품이 고속 동작, 및 대용량 데이터(data) 처리 동작을 수행할 수 있도록, 복수의 반도체 칩들을 하나의 반도체 패키지 구조 내에 통합하려고 시도되고 있다. 복수의 반도체 칩들이 수직하게 스택된 패키지 구조가 시도되고 있다. 복수의 반도체 칩들이 수직하게 스택되면서, 반도체 패키지의 두께가 증가될 수 있다. 반도체 패키지의 두께 증가를 보상하기 위해서, 반도체 패키지에 팬 아웃 패키지(fan out package) 기술이 적용되고 있다.
본 출원은 반도체 칩, 및 인터포즈 브리지를 포함하여 모듈들을 구성하고, 모듈들을 수직하게 스택하여 반도체 패키지를 구성한 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 인터커넥트층; 상기 인터커넥트층 상에 배치된 하단 모듈; 및 상기 하단 모듈 상에 스택된 상단 모듈;을 포함한 반도체 패키지를 제시한다.
상기 하단 모듈은, 하단 반도체 칩; 상기 하단 반도체 칩에 이격되어 배치되고, 제1, 및 제2하단 관통비아들을 포함한 하단 인터포즈 브리지; 상기 하단 반도체 칩, 및 상기 하단 인터포즈 브리지를 밀봉하는 하단 밀봉층; 및 상기 하단 반도체 칩을 상기 제1하단 관통비아에 연결시키도록 연장된 하단 재배선층;을 포함한다.
상기 상단 모듈은, 상단 반도체 칩; 상기 상단 반도체 칩에 이격되어 배치되고, 제1, 및 제2상단 관통비아들을 포함한 상단 인터포즈 브리지; 상기 상단 반도체 칩, 및 상기 상단 인터포즈 브리지를 밀봉하는 상단 밀봉층; 및 상기 상단 반도체 칩을 상기 제1하단 관통비아에 연결시키도록 연장된 상단 재배선층;을 포함한다.
상기 상단 모듈은 상기 제1상단 관통비아가 상기 제2하단 관통비아에 중첩되면서 접속되도록 상기 하단 모듈에 스택된다.
본 출원의 일 관점은, 인터커넥트층; 상기 인터커넥트층 상에 배치된 하단 모듈; 및 상기 하단 모듈 상에 스택된 상단 모듈;을 포함하는 반도체 패키지에서, 상기 하단 모듈은, 하단 반도체 칩; 상기 하단 반도체 칩에 이격되어 배치되고, 제1하단 관통비아, 및 상기 제1하단 관통비아보다 상기 하단 반도체 칩에 더 먼 위치에 위치하는 제2하단 관통비아를 포함한 제1하단 인터포즈 브리지; 상기 제1하단 인터포즈 브리지의 반대측에 배치되고, 제3하단 관통비아, 및 상기 제3하단 관통비아보다 상기 하단 반도체 칩에 더 가까운 위치에 위치하는 제4하단 관통비아를 포함한 제2하단 인터포즈 브리지; 상기 하단 반도체 칩, 상기 제1, 및 제2하단 인터포즈 브리지들을 밀봉하는 하단 밀봉층; 상기 하단 반도체 칩을 상기 제1하단 관통비아에 연결시키도록 연장된 제1하단 재배선층; 및 상기 하단 반도체 칩을 상기 제3하단 관통비아에 연결시키도록 연장된 제2하단 재배선층;을 포함한다.
상기 상단 모듈은, 상단 반도체 칩; 상기 상단 반도체 칩에 이격되어 배치되고, 제1상단 관통비아, 및 상기 제1상단 관통비아보다 상기 상단 반도체 칩에 더 먼 위치에 위치하는 제2상단 관통비아를 포함한 제1상단 인터포즈 브리지; 상기 제1상단 인터포즈 브리지의 반대측에 배치되고, 제3상단 관통비아, 및 상기 제3하단 관통비아보다 상기 상단 반도체 칩에 더 가까운 위치에 위치하는 제4상단 관통비아를 포함한 제2상단 인터포즈 브리지; 상기 상단 반도체 칩, 상기 제3, 및 제4하단 인터포즈 브리지들을 밀봉하는 상단 밀봉층; 상기 상단 반도체 칩을 상기 제1상단 관통비아에 연결시키도록 연장된 제1상단 재배선층; 및 상기 상단 반도체 칩을 상기 제3상단 관통비아에 연결시키도록 연장된 제2상단 재배선층;을 포함한다.
상기 상단 모듈은 상기 제1상단 관통비아가 상기 제2하단 관통비아에 중첩되면서 접속되도록 상기 하단 모듈에 스택된다.
본 출원의 일 관점은, 인터커넥트층; 상기 인터커넥트층 상에 배치된 하단 모듈; 및 상기 하단 모듈 상에 스택된 상단 모듈;을 포함하고, 상기 하단, 및 상단 모듈들은 반도체 칩; 상기 반도체 칩에 이격되어 배치되고, 제1, 및 제2관통비아들을 포함한 인터포즈 브리지; 상기 반도체 칩, 및 상기 인터포즈 브리지를 밀봉하는 밀봉층; 및 상기 반도체 칩을 상기 제1관통비아에 연결시키도록 연장된 재배선층;을 포함한다.
상기 상단 모듈은, 상기 상단 모듈의 상기 제1관통비아가 상기 하단 모듈의 상기 제2관통비아에 중첩되고 접속되도록, 상기 제1, 및 제2관통비아들의 배치 간격만큼 상기 하단 모듈에 오프셋되면서 상기 하단 모듈 상에 스택된다.
본 출원의 실시예들에 따르면, 모듈들을 실질적으로 수직하게 스택한 반도체 패키지 구조를 제시할 수 있다. 모듈들은 반도체 칩, 및 인터포즈 브리지를 적어도 포함한 패키지 단위(package unit)들로 제시될 수 있다. 모듈화된 패키지 단위들이 수직하게 스택된 반도체 패키지 구조가 제시될 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 2는 도 1의 베이스 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
도 3은 도 1의 하단 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
도 4는 도 1의 상단 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
도 5는 도 1의 상단, 및 하단 인터포즈 브리지들의 스택 부분을 확대 도시한 개략적인 도면이다.
도 6은 도 1의 베이스, 하단, 및 상단 인터포즈 브리지들의 스택 부분을 확대 도시한 개략적인 도면이다.
도 7은 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 8은 도 7의 베이스 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
도 9는 도 7의 하단 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
도 10은 도 7의 상단 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
도 11은 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 12, 및 도 13은 도 11의 반도체 패키지의 일부 부분들을 확대 도시한 개략적인 단면도들이다.
도 14는 도 11의 베이스 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
도 15는 도 11의 하단 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
도 16은 도 11의 상단 모듈의 평면 형상을 보여주는 개략적인 평면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치GPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 일 예에 따른 반도체 패키지(10)는, 인터커넥트층(interconnect layer: 100), 베이스 모듈(base module: 200), 하단 모듈(lower module: 300), 및 상단 모듈(upper module: 400)을 포함하여 구성될 수 있다. 상단 모듈(400) 상에 또 다른 모듈이 최상단 모듈(500)로서 더 스택될 수 있다.
베이스 모듈(200)은 인터커넥트층(100) 상에 배치된다. 하단 모듈(300), 및 상단 모듈(400)이 베이스 모듈(200) 상에 순차적으로 수직하게 스택(stack)될 수 있다. 상단 모듈(400)은 하단 모듈(300)에 오프셋 스택(offset stack)될 수 있다. 오프셋 스택에 의해서, 하단 모듈(300), 및 상단 모듈(400)은 계단 형상을 이루며 서로 스택될 수 있다.
반도체 패키지(10)는 패키지 밀봉층(packaging encapsulant: 190)을 더 포함할 수 있다. 패키지 밀봉층(190)은 베이스 모듈(200) 상에 하단 모듈(300), 상단 모듈(400), 및 최상단 모듈(500)을 덮어 밀봉하도록 형성될 수 있다. 패키지 밀봉층(190)은 다양한 밀봉재를 포함하여 형성될 수 있다. 패키지 밀봉층(190)은 에폭시 몰딩재(EMC: Epoxy Molding Compound)를 몰딩(molding)하여 형성될 수 있다.
베이스 모듈(200), 하단 모듈(300), 상단 모듈(400), 및 최상단 모듈(500)은, 반도체 패키지(10) 내에 내장되는 서브 패키지(sub package), 또는 패키지 단위(package unit)로 이해될 수 있다. 베이스 모듈(200), 하단 모듈(300), 상단 모듈(400), 및 최상단 모듈(500)은 반도체 칩을 내장하도록 모듈화한 부재로 이해될 수 있다. 모듈화된 베이스 모듈(200), 하단 모듈(300), 상단 모듈(400), 및 최상단 모듈(500)들을 조립하거나, 또는 서로 스택하는 과정으로, 반도체 패키지(10)가 구현될 수 있다. 베이스 모듈(200), 하단 모듈(300), 상단 모듈(400), 및 최상단 모듈(500)들이 서로 스택된 구조는, 패키지 온 패키지(POP: package on package) 구조와 유사한 패키지 형태를 가질 수 있다. 하단 모듈(300)은 상단 모듈(400)의 하측에 배치된 모듈을 지시하는 것으로 이해되고, 최상단 모듈(500)은 상단 모듈(400) 상측에 배치된 모듈을 지시하는 것으로 이해될 수 있다. 최상단 모듈(500) 상에 또 다른 모듈이 더 스택될 수도 있는 것으로 이해될 수 있다.
도 2는 도 1의 베이스 모듈(200)의 평면 형상을 보여주는 개략적인 평면도이다.
도 2, 및 도 1을 참조하면, 베이스 모듈(200)은 베이스 반도체 칩(210), 베이스 인터포즈 브리지(base interpose bridge: 230), 및 베이스 밀봉층(290)을 포함하여 구성될 수 있다. 베이스 모듈(200)은, 베이스 반도체 칩(210), 및 베이스 인터포즈 브리지(230)가 베이스 밀봉층(290)에 의해서 하나의 부재로 모듈화된 부재일 수 있다. 베이스 모듈(200)은 하단 모듈(300)이 그 상에 배치되는 베이스 구조를 제공하는 부재일 수 있다. 또한, 베이스 모듈(200)은 하단 모듈(300)이 배치된 반대측에 인터커넥트층(100)이 형성되는 베이스 구조를 제공할 수 있다.
베이스 반도체 칩(210)은 메모리(memory) 소자가 집적회로 소자로서 집적된 메모리 반도체 칩일 수 있다. 메모리 소자는 디램(DRAM) 소자일 수 있다. 베이스 인터포즈 브리지(230)가 베이스 반도체 칩(210)으로부터 측방향으로 일정 간격 이격되도록 배치될 수 있다.
베이스 인터포즈 브리지(230)는 인터커넥트층(100)과 하단 모듈(300)을 전기적으로 수직하게 연결시키는 수직 접속 부재로 이해될 수 있다. 베이스 인터포즈 브리지(230)는 수직 커넥터(vertical connector)들로 배열된 베이스 관통비아들(231, 232, 233)을 구비할 수 있다. 베이스 관통비아들(231, 232, 233)은 베이스 인터포즈 브리지(230)의 몸체(body)를 실질적으로 상하로 관통하는 도전 부재로 구비될 수 있다.
베이스 관통비아들(231, 232, 233)은 관통실리콘비아(TSV: Through Silicon Via) 형태로 구비될 수 있다. 베이스 관통비아들(231, 232, 233)은 구리(Cu)와 같은 금속 물질, 또는 도전성 물질을 포함하여 형성될 수 있다. 베이스 관통비아들(231, 232, 233)이 TSV 형태로 형성될 수 있으므로, 베이스 관통비아들(231, 232, 233)은 베이스 인터포즈 브리지(230)의 제한된 평면적 내에 수십 개의 많은 개수로 배치될 수 있다. 베이스 인터포즈 브리지(230)의 몸체는 실리콘(Si) 물질의 다이(die) 형태, 또는 칩(chip) 형태로 구비될 수 있다.
베이스 인터포즈 브리지(230)에서, 제1베이스 관통비아(231)는 제2베이스 관통비아(232) 보다 베이스 반도체 칩(210)에 더 가까운 위치에 위치하도록 배치될 수 있다. 제3베이스 관통비아(233)는 제2베이스 관통비아(232) 보다 베이스 반도체 칩(210)으로부터 더 먼 위치에 위치하도록 배치될 수 있다. 베이스 인터포즈 브리지(230)에서, 제1, 제2, 및 제3베이스 관통비아들(231, 232, 233)은, 서로 전기적으로 공통(common)되도록 연결되지 않고, 전기적으로 격리된 상태, 또는 전기적으로 분리된 상태로 배치될 수 있다.
베이스 밀봉층(290)은, 베이스 반도체 칩(210), 및 베이스 인터포즈 브리지(230)를 덮도록 형성될 수 있다. 베이스 밀봉층(290)은, 베이스 반도체 칩(210), 및 베이스 인터포즈 브리지(230)들 사이 간극 부분들을 채우면서, 베이스 반도체 칩(210), 및 베이스 인터포즈 브리지(230)들을 잡아 고정하도록 형성될 수 있다. 베이스 밀봉층(290)은 베이스 모듈(200)의 몸체 형상을 제공하도록 성형될 수 있다. 베이스 밀봉층(290)은 다양한 밀봉재를 포함하여 형성될 수 있다. 베이스 밀봉층(290)은 에폭시 몰딩재(EMC)를 몰딩하여 형성될 수 있다.
도 1을 참조하면, 인터커넥트층(100)은 도전성의 인터커넥트 패턴(120)들을 포함하는 배선 구조층으로 도입될 수 있다. 인터커넥트 패턴(120)들 유전층(110) 내에 배치된 도전 패턴들일 수 있다. 유전층(110)은 다양한 유전 물질의 층으로 형성될 수 있다. 유전층(110)은 여러 층의 유전 물질의 층들이 적층된 구조로 형성될 수 있다. 인터커넥트층(100)에 외측 커넥터(outer connector: 130)들이 접속될 수 있다. 외측 커넥터(130)는 반도체 패키지(10)를 외부 기기와 접속하기 위한 전기적 접속 부재일 수 있다. 외측 커넥터(130)는 솔더 볼(solder ball)과 같은 전기적 접속 부재로 도입될 수 있다.
제1, 제2, 제3, 및 제4인터커넥트 패턴들(121, 122, 123, 124)들이 인터커넥트 패턴(120)들로서 유전층(110) 내에 배치될 수 있다. 제1인터커넥트 패턴(121)은 베이스 반도체 칩(210)의 칩 패드(211)를 제1외측 커넥터(131)에 전기적으로 접속시키는 도전 패턴으로 구비될 수 있다. 제2인터커넥트 패턴(122)은 제1베이스 관통비아(231)를 제2외측 커넥터(132)에 전기적으로 접속시키는 도전 패턴으로 구비될 수 있다. 제3, 및 제4인터커넥트 패턴들(123, 124)은 제2, 및 제3베이스 관통비아들(232, 233)을 제3, 및 제4외측 커넥터들(133, 134)에 각각 전기적으로 접속시키는 도전 패턴들로 구비될 수 있다. 제1, 제2, 제3, 및 제4인터커넥트 패턴들(121, 122, 123, 124)들은 베이스 반도체 칩(210)과, 제1, 제2, 및 제3베이스 관통비아들(231, 232, 233)을 외측 커넥터(130)들에 연결하는 서로 독립적인 전기적인 경로들을 제공하도록 형성될 수 있다.
인터커넥트층(100)은 베이스 모듈(200)에 유전층(110)들, 및 인터커넥트 패턴(120)들의 층들이 적층되어 형성될 수 있다. 인터커넥트층(100)이 베이스 모듈(200)에 여러 층들이 직접적으로 적층되어 형성되므로, 별도의 부재로 구비된 인쇄회로기판(PCB: Printed Circuit Board) 보다 더 얇은 두께로 형성되는 것이 가능하다. 인터커넥트층(100)이 인쇄회로기판 보다 더 얇은 두께로 형성될 수 있으므로, 반도체 패키지(10)는 반도체 패키지가 인쇄회로기판을 구비할 때 보다 더 감소된 얇은 두께를 가질 수 있다. 인터커넥트층(100)은 베이스 반도체 칩(210)에 중첩된 베이스 모듈(200) 영역을 덮으면서, 베이스 밀봉층(290)에 중첩된 베이스 모듈(200) 영역을 덮도록 확장된 형태를 가질 수 있다. 이와 같은 인터커넥트층(100)을 구비한 반도체 패키지(10)는 팬 아웃 패키지(fan out package)의 구조를 가지는 것으로 이해될 수 있다.
도 3은 도 1의 하단 모듈(300)의 평면 형상을 보여주는 개략적인 평면도이다.
도 3, 및 도 1을 참조하면, 하단 모듈(300)은 베이스 모듈(200) 상에 실질적으로 수직하게 스택될 수 있다. 하단 모듈(300)은, 하단 반도체 칩(310)과, 하단 인터포즈 브리지(330), 및 하단 밀봉층(390)을 포함하여 구성될 수 있다. 하단 반도체 칩(310)은 메모리 소자를 포함하여 구성될 수 있다.
하단 인터포즈 브리지(330)는 하단 반도체 칩(310)으로부터 측방향으로 일정 간격 이격되도록 배치된다. 하단 인터포즈 브리지(330)는 베이스 인터포즈 브리지(230)와 실질적으로 동일한 형상을 가지는 부재로 도입될 수 있다. 하단 인터포즈 브리지(330)는, 상측의 상단 모듈(400)을 하측의 베이스 모듈(200)의 베이스 인터포즈 브리지(230)에 전기적으로 수직하게 연결시키는 수직 접속 부재로 도입될 수 있다. 하단 인터포즈 브리지(330)는 하단 관통비아들(331, 332, 333)의 배열을 구비할 수 있다. 하단 관통비아들(331, 332, 333)은 하단 인터포즈 브리지(330)의 몸체를 실질적으로 상하로 관통하는 관통실리콘비아(TSV) 형태로 구비될 수 있다.
하단 모듈(300)에서, 제1하단 관통비아(331)는 제2하단 관통비아(332) 보다 하단 반도체 칩(310)에 더 가까운 위치에 위치하도록 배치될 수 있다. 제3하단 관통비아(333)는 제2하단 관통비아(332)에 비해 하단 반도체 칩(310)으로부터 더 먼 위치에 위치하도록 배치될 수 있다.
하단 밀봉층(390)은, 하단 반도체 칩(310), 및 하단 인터포즈 브리지(330)를 덮도록 형성될 수 있다. 하단 밀봉층(390)은, 하단 반도체 칩(310), 및 하단 인터포즈 브리지(330)들 사이 간극 부분들을 채우면서, 하단 반도체 칩(310), 및 하단 인터포즈 브리지(330)들을 잡아 고정하도록 형성될 수 있다. 하단 밀봉층(390)은 하단 모듈(300)의 몸체 형상을 제공하도록 형성될 수 있다.
하단 모듈(300)은 하단 재배선층(RDL: redistribution layer: 370)들을 더 구비한다. 하단 재배선층(370)은 하단 반도체 칩(310)을 제1하단 관통비아(331)에 연결시키도록 연장된 도전 패턴으로 구비될 수 있다. 하단 재배선층(370)은 하단 반도체 칩(310)의 칩 패드(311)에 일 부분이 중첩되고, 제1하단 관통비아(331)에 다른 일부 부분이 중첩되도록 연장된다. 하단 재배선층(370)은 제2, 및 제3하단 관통비아들(332, 333)에 연결되지 않는다. 이에 따라, 제2, 및 제3하단 관통비아들(332, 333)은 하단 반도체 칩(310)과 전기적으로 격리되거나, 분리된 상태로 배치될 수 있다. 비아패드(via pad: 379)들이, 제2, 및 제3하단 관통비아들(332, 333)에 각각 중첩되도록 형성될 수 있다. 비아패드(379)들은 하단 재배선층(370)이 형성될 때 함께 형성될 수 있다. 유전층(340)이 하단 재배선층(370)들을 덮도록 형성되어, 하단 재배선층(370)들을 전기적으로 서로 격리할 수 있다.
도 1을 참조하면, 하단 모듈(300)은 베이스 모듈(200)에 수직하게 배치된다. 제1, 제2, 및 제3하단 관통비아들(331, 332, 333)은 제1, 제2, 및 제3베이스 관통비아들(231, 232, 233)에 각각 중첩된다. 제1, 제2, 및 제3하단 관통비아들(331, 332, 333)은 제1, 제2, 및 제3베이스 관통비아들(231, 232, 233)에 각각 전기적으로 접속된다.
내측 커넥터(inner connector: 380)들이 하단 모듈(300)과 베이스 모듈(200)을 전기적으로 접속시키기 위해서, 하단 모듈(300)과 베이스 모듈(200) 사이에 도입될 수 있다. 내측 커넥터(380)들에 의해서, 제1, 제2, 및 제3하단 관통비아들(331, 332, 333)은 제1, 제2, 및 제3베이스 관통비아들(231, 232, 233)에 전기적으로 각각 접속될 수 있다. 하나의 내측 커넥터(380)가 제1베이스 관통비아(231)와 하단 재배선층(370)을 연결시키도록, 제1베이스 관통비아(231)와 하단 재배선층(370) 사이에 도입될 수 있다. 다른 내측 커넥터(380)들이 제2, 및 제3베이스 관통비아들(232, 233)과 비아 패드(379)들을 각각 연결시킬 수 있다. 내측 커넥터(380)는 도전성 범프(bump)와 같은 접속 부재일 수 있다. 도전성 범프는 구리나 솔더와 같은 금속 물질을 포함한 범프일 수 있다.
하단 모듈(300)과 베이스 모듈(200) 사이에 하단 모듈(300)을 지지하는 서포터(supporter: 360)들이 도입될 수 있다. 서포터(360)들은 내측 커넥터(380)들과 이격된 위치에 배치될 수 있다. 내측 커넥터(380)들이 하단 인터포즈 브리지(330)에 중첩된 위치에 몰려서 배치되고 있어, 하단 모듈(300)은 균형을 잡지 못하고 내측 커넥터(380)들이 배치되지 않은 쪽으로 기울어질 수 있다. 서포터(360)들은 하단 반도체 칩(310)에 중첩된 위치에 배치되어, 하단 모듈(300)이 균형을 유지하도록 지지할 수 있다. 서포터(360)들은 하단 모듈(300)의 유전층(340)의 표면에 부착될 수 있다. 서포터(360)들은 베이스 모듈(200)의 베이스 밀봉층(290)의 표면에 부착될 수 있다. 서포터(360)들은 베이스 모듈(200), 및 하단 모듈(300)과 전기적으로 격리된 더미 범프(dummy bump) 형태로 도입될 수 있다. 서포터(360)는 금속 물질로 형성될 수 있다. 일 예에서, 서포터(360)는 폴리머(polymer)나 레지(resin)과 같은 절연 물질로 형성될 수도 있다.
도 4는 도 1의 상단 모듈(400)의 평면 형상을 보여주는 개략적인 평면도이다.
도 4, 및 도 1을 참조하면, 상단 모듈(400)은 하단 모듈(300) 상에 스택된다. 상단 모듈(400)은, 상단 반도체 칩(410)과, 상단 인터포즈 브리지(430), 상단 밀봉층(490), 및 상단 재배선층(470)을 포함하여 구성될 수 있다. 상단 반도체 칩(410)은 메모리 소자를 포함하여 구성될 수 있다.
상단 인터포즈 브리지(430)는 상단 반도체 칩(410)으로부터 측방향으로 일정 간격 이격되도록 배치된다. 상단 인터포즈 브리지(430)는, 상측의 최상단 모듈(500)을 하측의 하단 모듈(300)의 하단 인터포즈 브리지(330)에 전기적으로 수직하게 연결시키는 수직 접속 부재로 도입될 수 있다. 상단 인터포즈 브리지(430)는 상단 관통비아들(431, 432, 433)의 배열을 구비할 수 있다. 상단 관통비아들(431, 432, 433)은 상단 인터포즈 브리지(430)의 몸체를 실질적으로 상하로 관통하는 관통실리콘비아(TSV) 형태로 구비될 수 있다.
상단 모듈(400)에서, 제1상단 관통비아(431)는 제2상단 관통비아(432) 보다 상단 반도체 칩(410)에 더 가까운 위치에 위치하도록 배치될 수 있다. 제3상단 관통비아(433)는 제2상단 관통비아(432)에 비해 상단 반도체 칩(410)으로부터 더 먼 위치에 위치하도록 배치될 수 있다.
상단 밀봉층(490)은, 상단 반도체 칩(410), 및 상단 인터포즈 브리지(430)를 덮도록 형성될 수 있다. 상단 밀봉층(490)은 상단 모듈(400)의 몸체 형상을 제공하도록 형성될 수 있다
상단 모듈(400)은 상단 재배선층(470)들을 더 구비한다. 상단 재배선층(470)은 상단 반도체 칩(410)을 제1상단 관통비아(431)에 연결시키도록 연장된 도전 패턴으로 구비될 수 있다. 상단 재배선층(470)은 상단 반도체 칩(410)의 칩 패드(411)에 일 부분이 중첩되고, 제1상단 관통비아(431)에 다른 일부 부분이 중첩되도록 연장된다. 상단 재배선층(470)은 제2, 및 제3상단 관통비아들(432, 433)에 연결되지 않아, 제2, 및 제3상단 관통비아들(432, 433)은 상단 반도체 칩(410)과 전기적으로 격리될 수 있다. 비아패드(479)들이, 제2, 및 제3상단 관통비아들(432, 433)에 각각 중첩되도록 구비될 수 있다. 유전층(440)이 상단 재배선층(470)들을 덮어, 상단 재배선층(470)들을 전기적으로 서로 격리할 수 있다.
도 5는 도 1의 상단, 및 하단 인터포즈 브리지들(430, 330)의 스택 부분을 확대 도시한 개략적인 도면이다.
도 5, 및 도 1을 참조하면, 제1상단 관통비아(431)가 제2하단 관통비아(332)에 수직하게 중첩되면서, 제1상단 관통비아(431)가 제2하단 관통비아(332)에 전기적으로 접속된다. 제2상단 관통비아(432)는 제3하단 관통비아(333)에 전기적으로 접속될 수 있다. 내측 커넥터(480)가 제2하단 관통비아(332)와 상단 재배선층(470)을 연결시키도록, 제1상단 관통비아(431)에 중첩된 위치에 도입될 수 있다. 다른 내측 커넥터(480)가, 제3하단 관통비아(333)와 비아 패드(479)를 연결시키도록, 제2상단 관통비아(432)에 중첩된 위치에 도입될 수 있다. 하단 모듈(300)과 상단 모듈(400) 사이에 상단 모듈(400)을 지지하는 서포터(460)들이 더 도입될 수 있다.
제1상단 관통비아(431)가 제2하단 관통비아(332)에 수직하게 중첩하도록, 상단 모듈(400)은 하단 모듈(300)에 오프셋(offset)되면서 스택될 수 있다. 오프셋 스택에 의해서, 상단 모듈(400)은 하단 모듈(300)의 위치에 대해서 일정 거리 측방향으로 오프셋된 위치에 위치할 수 있다. 상단 모듈(400)은, 제1, 및 제2하단 관통비아들(331, 332)의 배치 간격(D1)만큼 하단 모듈(300)에 오프셋되면서, 하단 모듈(300) 상에 스택된다. 상단 모듈(400)이 하단 모듈(300)에 대해 측방향으로 오프셋되는 거리(D2)는, 제1, 및 제2하단 관통비아들(331, 332)의 배치 간격(D1)만큼의 거리이다. 상단 모듈(400)이 하단 모듈(300)에 오프셋 스택되면서, 상단 모듈(400)의 일측 에지 부분(400E)은 하단 모듈(300)의 일측 에지(300E)의 측면 바깥으로 더 돌출될 수 있다.
도 6은 도 1의 베이스, 하단, 및 상단 인터포즈 브리지들(230, 330, 430)의 스택 부분을 확대 도시한 개략적인 도면이다.
도 6, 및 도 1을 참조하면, 상단 모듈(400)이 하단 모듈(300)에 오프셋 스택되면서, 상단 반도체 칩(410)의 칩 패드(411)가 상단 재배선층(470), 상단 모듈(400)의 내측 커넥터(480), 제2하단 관통비아(332), 하단 모듈(300)의 비아 패드(379), 하단 모듈(300)의 내측 커넥터(380), 제2베이스 관통비아(232), 제3인터커넥트 패턴(123), 및 제3외측 커넥터(133)로 연결되는 제1전기적 경로(P1)가 구성된다. 제1전기적 경로(P1)는 상단 모듈(400)을 제3외측 커넥터(133)에 접속시키는 독립적인 경로로 제공될 수 있다. 제1전기적 경로(P1)는 하단 반도체 칩(310)이나 베이스 반도체 칩(210)에 전기적으로 접속되지 않고, 상단 반도체 칩(410)에만 전기적으로 접속하는 독립적인 경로로 제공될 수 있다. 상단 재배선층(470), 제1상단 관통비아(431), 및 제2하단 관통비아(332)는, 제1하단 관통비아(331), 및 하단 재배선층(370)에 전기적으로 접속하지 않는 독립적인 전기적 경로를 제공할 수 있다.
상단 모듈(400)이 하단 모듈(300)에 오프셋 스택되면서, 하단 반도체 칩(310)의 칩 패드(311)가 하단 재배선층(370), 하단 모듈(300)의 내측 커넥터(380), 제1베이스 관통비아(232), 제2인터커넥트 패턴(122), 및 제2외측 커넥터(132)로 연결되는 제2전기적 경로(P2)가 구성된다. 제2전기적 경로(P2)는 하단 모듈(300)을 제2외측 커넥터(132)에 접속시키는 독립적인 경로로 제공될 수 있다. 제2전기적 경로(P2)는 상단 반도체 칩(410)이나 베이스 반도체 칩(210)에 전기적으로 접속되지 않고, 하단 반도체 칩(310)에만 전기적으로 접속하는 독립적인 경로로 제공될 수 있다.
제1, 및 제2전기적 경로들(P1, P2)이 서로 독립적인 경로들로 구성되므로, 제1, 및 제2전기적 경로들(P1, P2)을 통해서, 상단, 및 하단 반도체 칩들(410, 310)에 서로 다른 데이터 신호들을 서로 독립적으로 인가하는 것이 가능하다. 제1, 및 제2전기적 경로들(P1, P2)이 서로 전기적으로 연결되어 있다면, 상단, 및 하단 반도체 칩들로부터 인출되는 데이터 신호들을 구분하기 위해서, 상단, 및 하단 반도체 칩들을 서로 구분하는 인식 과정이 요구된다. 상단, 및 하단 반도체 칩들을 서로 구분되도록 인식시키기 위해서, 인식을 위한 별도의 칩 선택 신호들을 상단 반도체 칩이나 하단 반도체 칩에 인가하는 칩 선택 로직(chip selection logic)이 상단, 및 하단 반도체 칩들에 요구될 수 있다.
일 예에 의한 반도체 패키지(10)에서는 이러한 칩 선택 로직이 요구되지 않고 생략될 수 있다. 상단, 및 하단 반도체 칩들(410, 310)은, 제1, 및 제2전기적 경로들(P1, P2)을 통해서, 서로 독립적인 데이터 신호들을 외부 기기나, 또는 외부 다른 모듈과 교환할 수 있으므로, 반도체 패키지(10)의 동작 시 상단, 및 하단 반도체 칩들(410, 310)을 선택하는 별도의 과정이 요구되지 않는다.
도 1, 도 3, 및 도 4를 다시 참조하면, 상단 모듈(400)은 하단 모듈(300)과 동일한 형상을 가지는 모듈로 구성될 수 있다. 상단 모듈(400)을 구성하는 상단 반도체 칩(410), 상단 인터포즈 브리지(430), 및 상단 재배선층(470)을 포함하는 요소들은, 하단 모듈(300)을 구성하는 하단 반도체 칩(310), 하단 인터포즈 브리지(330), 및 하단 재배선층(370)을 포함하는 요소들과 동일한 형상을 가질 수 있다. 하단, 및 상단 모듈들(300, 400) 모두는, 실질적으로 동일한 반도체 칩, 인터포즈 브리지, 밀봉층, 및 재배선층을 포함하여 구성되는 모듈일 수 있다. 인터포즈 브리지는 제1, 및 제2관통비아들을 포함하여 구성될 수 있다.
도 1을 다시 참조하면, 상단 모듈(400) 상에 최상단 모듈(500)이 오프셋 스택될 수 있다. 최상단 모듈(500) 또한 하단 모듈(300)과 동일한 형상을 가지는 모듈로 구성될 수 있다. 최상단 모듈(500) 또한 상단 모듈(400)과 동일한 형상을 가지는 모듈로 구성될 수 있다.
도 7은 일 예에 따른 반도체 패키지(20)를 보여주는 개략적인 단면도이다.
도 7을 참조하면, 일 예에 따른 반도체 패키지(20)는, 인터커넥트층(2100), 베이스 모듈(2200), 하단 모듈(2300), 상단 모듈(2400), 최상단 모듈(2500), 및 패키지 밀봉층(2190)을 포함하여 구성될 수 있다. 상단 모듈(2400)은 하단 모듈(2300)에 오프셋 스택될 수 있다.
도 8은 도 7의 베이스 모듈(2200)의 평면 형상을 보여주는 개략적인 평면도이다.
도 8, 및 도 7을 참조하면, 베이스 모듈(2200)은 베이스 반도체 칩(2210), 베이스 인터포즈 브리지(2230), 및 베이스 밀봉층(2290)을 포함하여 구성될 수 있다. 베이스 인터포즈 브리지(2230)는 베이스 관통비아들(2231, 2232, 2233)의 배열을 구비할 수 있다. 제1베이스 관통비아(2231)는 제2베이스 관통비아(2232) 보다 베이스 반도체 칩(2210)로부터 더 먼 위치에 위치하도록 배치될 수 있다. 제3베이스 관통비아(2233)는 제2베이스 관통비아(2232) 보다 베이스 반도체 칩(2210)에 더 가까운 위치에 위치하도록 배치될 수 있다.
도 7을 다시 참조하면, 인터커넥트층(2100)은 유전층(2110), 및 유전층(2110) 내에 배치된 도전성의 인터커넥트 패턴(2120)들을 포함하는 배선 구조층으로 도입될 수 있다. 인터커넥트층(2100)에 외측 커넥터(2130)들이 연결될 수 있다. 제1인터커넥트 패턴(2121)이 베이스 반도체 칩(2210)의 칩 패드(2211)를 제1외측 커넥터(2131)에 전기적으로 접속시키는 도전 패턴으로 구비될 수 있다. 제2인터커넥트 패턴(2122)이 제1베이스 관통비아(2231)를 제2외측 커넥터(2132)에 전기적으로 접속시키고, 제3, 및 제4인터커넥트 패턴들(2123, 2124)이 제2, 및 제3베이스 관통비아들(2232, 2233)을 제3, 및 제4외측 커넥터들(2133, 2134)에 각각 전기적으로 접속시킬 수 있다.
도 9는 도 7의 하단 모듈(2300)의 평면 형상을 보여주는 개략적인 평면도이다.
도 9, 및 도 7을 참조하면, 하단 모듈(2300)은, 하단 반도체 칩(2310)과, 하단 인터포즈 브리지(2330), 하단 밀봉층(2390), 및 하단 재배선층(2370)을 포함하여 구성될 수 있다. 하단 인터포즈 브리지(2330)는 하단 관통비아들(2331, 2332, 2333)의 배열을 구비할 수 있다. 제2하단 관통비아(2332)는 제1하단 관통비아(2331)보다 하단 반도체 칩(2310)에 더 가까운 위치에 위치하고, 제3하단 관통비아(2333)는 제2하단 관통비아(2332)보다 하단 반도체 칩(2310)에 더 가까운 위치에 위치하도록 배치될 수 있다.
하단 재배선층(2370)은 하단 반도체 칩(2310)의 칩 패드(2311)를 제1하단 관통비아(2331)에 연결시키도록 연장된 도전 패턴으로 구비될 수 있다. 하단 재배선층(2370)은 제1하단 관통비아(2331)에 중첩되는 중첩 부분(2370B)과, 중첩 부분(2370B)을 칩 패드(2311)에 연결시키는 연장 부분(2370A)를 포함하는 도전 패턴으로 형성될 수 있다. 하단 재배선층(2370)의 연장 부분(2370A)은, 도 9에 묘사된 것과 같이, 제3, 및 제2하단 관통비아들(2333, 2332)을 우회하도록 연장된다. 하단 재배선층(2370)은 제1하단 관통비아(2331)를 하단 반도체 칩(2310)에 전기적으로 접속시키면서, 제3, 및 제2하단 관통비아들(2333, 2332)에 연결되지는 않는 도전 패턴으로 형성된다. 이에 따라, 제3, 및 제2하단 관통비아들(2333, 2332)은 하단 반도체 칩(2310)에 전기적으로 격리 또는 분리된 상태로 배치된다.
비아패드(2379)들이, 제2, 및 제3하단 관통비아들(2332, 2333)에 각각 중첩되도록 구비될 수 있다. 유전층(2340)이 하단 재배선층(2370)들을 덮어, 하단 재배선층(2370)들을 전기적으로 서로 격리할 수 있다.
도 7을 참조하면, 제1, 제2, 및 제3하단 관통비아들(2331, 2332, 2333)이 제1, 제2, 및 제3베이스 관통비아들(2231, 2232, 2233)에 각각 중첩되도록 배치될 수 있다. 제1, 제2, 및 제3하단 관통비아들(2331, 2332, 2333)이 제1, 제2, 및 제3베이스 관통비아들(2231, 2232, 2233)에 각각 전기적으로 접속하도록, 하단 모듈(2300)은 베이스 모듈(2200)에 수직하게 배치된다. 내측 커넥터(2380)들이 제1베이스 관통비아(2231)와 하단 재배선층(2370)을 연결시키고, 제2, 및 제3베이스 관통비아들(2232, 2233)과 비아 패드(2379)들을 연결시키도록 도입될 수 있다. 내측 커넥터(2380)들에 의해서, 제1, 제2, 및 제3하단 관통비아들(2331, 2332, 2333)은 제1, 제2, 및 제3베이스 관통비아들(2231, 2232, 2233) 각각에 전기적으로 접속된다. 하단 모듈(2300)과 베이스 모듈(2200) 사이에 하단 모듈(2300)을 지지하는 서포터(2360)들이 더 도입될 수 있다.
도 10은 도 7의 상단 모듈(2400)의 평면 형상을 보여주는 개략적인 평면도이다.
도 10, 및 도 7을 참조하면, 상단 모듈(2400)은 하단 모듈(2300) 상에 오프셋 스택된다. 상단 모듈(2400)은 하단 모듈(2300)과 실질적으로 동일한 형상의 모듈로 구성될 수 있다. 상단 모듈(2400)은, 상단 반도체 칩(2410)과, 상단 인터포즈 브리지(2430), 상단 밀봉층(2490), 및 상단 재배선층(2470)을 포함하여 구성될 수 있다. 상단 인터포즈 브리지(2430)는 상단 관통비아들(2431, 2432, 2433)의 배열을 구비할 수 있다. 제2상단 관통비아(2432)는 제1상단 관통비아(2431)보다 상단 반도체 칩(2410)에 더 가까운 위치에 위치하고, 제3상단 관통비아(2433)는 제2상단 관통비아(2432)보다 상단 반도체 칩(2410)에 더 가까운 위치에 위치하도록 배치될 수 있다.
상단 재배선층(2470)은 상단 반도체 칩(2410)의 칩 패드(2411)를 제1상단 관통비아(2431)에 연결시키도록 연장된 도전 패턴으로 형성될 수 있다. 상단 재배선층(2470)은 제1상단 관통비아(2431)에 중첩되는 중첩 부분(2470B)과, 중첩 부분(2470B)을 칩 패드(2411)에 연결시키는 연장 부분(2470A)를 포함하는 도전 패턴일 수 있다. 상단 재배선층(2470)의 연장 부분(2470A)은, 도 10에 묘사된 것과 같이, 제3, 및 제2하단 관통비아들(2433, 2432)을 우회하도록 연장된다. 상단 재배선층(2470)은 제1상단 관통비아(2431)를 상단 반도체 칩(2410)에 전기적으로 접속시키면서, 제3, 및 제2상단 관통비아들(2433, 2432)에 연결되지는 않는다. 이에 따라, 제3, 및 제2하단 관통비아들(2433, 2432)은 상단 반도체 칩(2410)에 전기적으로 접속되지 않고, 전기적으로 격리 또는 분리된다.
비아패드(2479)들이, 제2, 및 제3상단 관통비아들(2432, 2433)에 각각 중첩되도록 구비될 수 있다. 유전층(2440)이 상단 재배선층(2470)들을 덮어, 상단 재배선층(2470)들을 전기적으로 서로 격리할 수 있다.
도 7을 참조하면, 상단 모듈(2400)은 하단 모듈(2300)에 오프셋 스택된다. 상단 모듈(2400)은, 제1, 및 제2하단 관통비아들(2331, 2332)의 배치 간격만큼 오프셋되면서, 하단 모듈(2300) 상에 스택된다. 이에 따라, 제1상단 관통비아(2431)가 제2하단 관통비아(2332)에 수직하게 중첩될 수 있다. 제1상단 관통비아(2431)가 제2하단 관통비아(2332)에 전기적으로 접속되고, 제2상단 관통비아(2432)는 제3하단 관통비아(2333)에 전기적으로 접속될 수 있다. 내측 커넥터(2480)가 제2하단 관통비아(2332)와 상단 재배선층(2470)을 연결시키도록, 제1상단 관통비아(2431)에 중첩된 위치에 배치될 수 있다. 다른 내측 커넥터(2480)가, 제3하단 관통비아(2333)와 비아 패드(2479)를 연결시키도록, 제2상단 관통비아(2432)에 중첩된 위치에 배치될 수 있다. 하단 모듈(2300)과 상단 모듈(2400) 사이에 상단 모듈(2400)을 지지하는 서포터(2460)들이 더 도입될 수 있다.
도 7, 도 9 및 도 10을 참조하면, 상단 모듈(2400)이 하단 모듈(2300)에 오프셋 스택되면서, 상단 반도체 칩(2410)의 칩 패드(2411)가 상단 재배선층(2470), 상단 모듈(2400)의 내측 커넥터(2480), 제2하단 관통비아(2332), 하단 모듈(2300)의 비아 패드(2379), 하단 모듈(2300)의 내측 커넥터(2380), 제2베이스 관통비아(2232), 제3인터커넥트 패턴(2123), 및 제3외측 커넥터(2133)로 연결되는 제1전기적 경로가 구성된다. 하단 반도체 칩(2310)의 칩 패드(2311)가 하단 재배선층(2370), 하단 모듈(2300)의 내측 커넥터(2380), 제1베이스 관통비아(2232), 제2인터커넥트 패턴(2122), 및 제2외측 커넥터(2132)로 연결되는 제2전기적 경로가 구성된다. 제1, 및 제2전기적 경로들이 서로 독립적인 경로들로 구성되므로, 제1, 및 제2전기적 경로들을 통해서 상단, 및 하단 반도체 칩들(2410, 2310)에 서로 독립적인 데이터 신호들을 각각 접속시키는 것이 가능하다.
상단 모듈(2400) 상에 최상단 모듈(2500)이 오프셋 스택될 수 있다. 최상단 모듈(2500)은 하단 모듈(2300) 또는 상단 모듈(2400)과 동일한 형상을 가지는 모듈로 구성될 수 있다.
도 11은 일 예에 따른 반도체 패키지(30)를 보여주는 개략적인 단면도이다.
도 11을 참조하면, 일 예에 따른 반도체 패키지(30)는, 인터커넥트층(3100), 베이스 모듈(3200), 하단 모듈(3300), 상단 모듈(3400), 최상단 모듈(3500), 및 패키지 밀봉층(3190)을 포함하여 구성될 수 있다. 상단 모듈(3400)은 하단 모듈(3300)에 오프셋 스택될 수 있다.
도 12는 도 11의 반도체 패키지(30)의 좌측 절반 부분을 확대 도시한 개략적인 단면도이다. 도 13은 도 11의 반도체 패키지(30)의 우측 절반 부분을 확대 도시한 개략적인 단면도이다. 도 14는 도 11의 베이스 모듈(3200)의 평면 형상을 보여주는 개략적인 평면도이다.
도 14, 및 도 11 내지 도 13을 참조하면, 베이스 모듈(3200)은 베이스 반도체 칩(3210), 제1베이스 인터포즈 브리지(3230-1), 제2베이스 인터포즈 브리지(3230-2), 및 베이스 밀봉층(3290)을 포함하여 구성될 수 있다.
제1베이스 인터포즈 브리지(3230-1)는 제1, 제2, 및 제5베이스 관통비아들(3231-1, 3232-1, 3233-1)의 배열을 구비할 수 있다. 제1베이스 인터포즈 브리지(3230-1)는, 도 1의 베이스 인터포즈 브리지(230)와 실질적으로 동일한 형상으로 구비될 수 있다. 제1베이스 관통비아(3231-1)는 제2베이스 관통비아(3232-1) 보다 베이스 반도체 칩(3210)에 더 가까운 위치에 위치하고, 제5베이스 관통비아(3233-1)는 제2베이스 관통비아(3232-1) 보다 베이스 반도체 칩(3210)로부터 더 먼 위치에 위치하도록 배치될 수 있다.
제2베이스 인터포즈 브리지(3230-2)는 베이스 반도체 칩(3210)을 사이에 두고, 제1베이스 인터포즈 브리지(3230-1)의 반대측에 배치된다. 제2베이스 인터포즈 브리지(3230-2)는 제3, 제4, 및 제6베이스 관통비아들(3231-2, 3232-2, 3233-2)의 배열을 구비할 수 있다. 제2베이스 인터포즈 브리지(3230-2)는, 도 7의 베이스 인터포즈 브리지(2230)와 실질적으로 동일한 형상으로 구비될 수 있다. 제3베이스 관통비아(3231-2)는 제4베이스 관통비아(3232-2) 보다 베이스 반도체 칩(3210)로부터 더 먼 위치에 위치하고, 제6베이스 관통비아(3233-2)는 제4베이스 관통비아(3232-2) 보다 베이스 반도체 칩(3210)에 더 가까운 위치에 위치할 수 있다.
도 11 내지 도 13을 다시 참조하면, 인터커넥트층(3100)은 유전층(3110), 및 유전층(3110) 내에 배치된 도전성의 인터커넥트 패턴(3120)들을 포함하는 배선 구조층으로 도입될 수 있다. 인터커넥트층(3100)에 외측 커넥터(3130)들이 접속될 수 있다. 제1, 및 제5인터커넥트 패턴들(3121-1, 3121-2)이 베이스 반도체 칩(3210)의 제1, 및 제2베이스 칩 패드들(3211-1, 3211-2)을 제1, 및 제5외측 커넥터(3131-1, 3131-2)에 전기적으로 각각 접속시키는 도전 패턴들로 구비될 수 있다. 제2, 및 제6인터커넥트 패턴들(3122-1, 3122-2)이 제1, 및 제3베이스 관통비아들(3231-1, 3231-2)를 제2, 및 제6외측 커넥터들(3132-1, 3132-2)에 전기적으로 각각 접속시킨다. 제3, 및 제7인터커넥트 패턴들(3123-1, 3123-2)이 제2, 및 제4베이스 관통비아들(3232-1, 3232-2)을 제3, 및 제7외측 커넥터들(3133-1, 3133-2)에 각각 전기적으로 접속시킨다. 제4, 및 제8인터커넥트 패턴들(3124-1, 3124-2)이 제5, 및 제6베이스 관통비아들(3233-1, 3233-2)을 제4, 및 제8외측 커넥터들(3134-1, 3134-2)에 각각 전기적으로 접속시킨다.
도 15는 도 11의 하단 모듈(3300)의 평면 형상을 보여주는 개략적인 평면도이다.
도 15, 및 도 11 내지 도 13을 참조하면, 하단 모듈(3300)은, 하단 반도체 칩(3310)과, 제1하단 인터포즈 브리지(3330-1), 제2하단 인터포즈 브리지(3330-2), 하단 밀봉층(3390), 제1하단 재배선층(3370-1), 및 제2하단 재배선층(3370-2)을 포함하여 구성될 수 있다.
제1하단 인터포즈 브리지(3330-1)는 제1, 제2, 및 제5하단 관통비아들(3331-1, 3332-1, 3333-1)의 배열을 구비할 수 있다. 제1하단 인터포즈 브리지(3330-1)는, 도 1의 하단 인터포즈 브리지(330)와 실질적으로 동일한 형상으로 구비될 수 있다. 제2하단 관통비아(3332-1)는 제1하단 관통비아(3331-1)보다 하단 반도체 칩(3310)로부터 더 먼 위치에 위치하고, 제5하단 관통비아(3333-1)는 제2하단 관통비아(3332-1)보다 하단 반도체 칩(3310)으로부터 더 먼 위치에 위치할 수 있다.
제2하단 인터포즈 브리지(3330-2)는 하단 반도체 칩(3310)을 사이에 두고, 제1하단 인터포즈 브리지(3330-1)의 반대측에 배치된다. 제2하단 인터포즈 브리지(3330-2)는 제3, 제4, 및 제6하단 관통비아들(3331-2, 3332-2, 3333-2)의 배열을 구비할 수 있다. 제2하단 인터포즈 브리지(3330-2)는, 도 7의 하단 인터포즈 브리지(2330)와 실질적으로 동일한 형상으로 구비될 수 있다. 제4하단 관통비아(3332-2)는 제3하단 관통비아(3331-2)보다 하단 반도체 칩(3310)에 더 가까운 위치에 위치하고, 제6하단 관통비아(3333-2)는 제4하단 관통비아(3332-2)보다 하단 반도체 칩(3310)에 더 가까운 위치에 위치할 수 있다.
제1하단 재배선층(3370-1)은 하단 반도체 칩(3310)의 제1칩 패드(3311-1)를 제1하단 관통비아(3331-1)에 연결시키도록 연장된 도전 패턴으로 구비될 수 있다. 제2, 및 제5하단 관통비아들(3332-1, 3333-1)은 제1하단 재배선층(3370-1)에 연결되지 않아, 하단 반도체 칩(3310)과 전기적으로 격리될 수 있다.
제2하단 재배선층(3370-2)은 하단 반도체 칩(3310)의 제2칩 패드(3311-2)를 제3하단 관통비아(3331-2)에 연결시키도록 연장된 도전 패턴으로 구비될 수 있다. 제2하단 재배선층(3370-2)은 제3하단 관통비아(3331-2)에 중첩되는 중첩 부분(3370B)과, 중첩 부분(3370B)을 제2칩 패드(3311-2)에 연결시키는 연장 부분(3370A)를 포함하는 도전 패턴일 수 있다. 제2하단 재배선층(3370-2)의 연장 부분(3370A)은, 도 15에 묘사된 것과 같이, 제6, 및 제4하단 관통비아들(3333-2, 3332-2)을 우회하도록 연장된다. 제2하단 재배선층(3370-2)은 제3하단 관통비아(3331-1)를 하단 반도체 칩(3310)에 전기적으로 접속시키면서, 제6, 및 제4하단 관통비아들(3333-2, 3332-2)에 연결되지는 않는다.
비아패드(3379)들이, 제2, 제5, 제3, 및 제6하단 관통비아들(3332-1, 3333-1, 3332-2, 3333-2)에 각각 중첩되도록 구비될 수 있다. 비아패드(3379)들은 하단 재배선층들(3370-1, 3370-2)이 형성될 때 함께 형성될 수 있다. 유전층(3340)이 하단 재배선층들(3370-1, 3370-2)을 덮어, 하단 재배선층(3370-1, 3370-2)들을 전기적으로 서로 격리할 수 있다.
제1, 제2, 제5, 제3, 제4, 및 제6하단 관통비아들(3331-1, 3332-1, 3333-1, 3331-2, 3332-2, 3333-2)이, 제1, 제2, 제5, 제4, 및 제6베이스 관통비아들(3231-1, 3232-1, 3233-1, 3231-2, 3232-2, 3233-2)에 각각 중첩되면서 전기적으로 접속하도록, 하단 모듈(3300)은 베이스 모듈(3200)에 수직하게 배치된다. 내측 커넥터(3380)들이 제1베이스 관통비아(3231-1)와 제1하단 재배선층(3370-1)을 연결시키고, 제2, 및 제5베이스 관통비아들(3232-1, 3233-1)과 비아 패드(3379)들을 연결시키도록 도입될 수 있다. 내측 커넥터(3380)들이 제3베이스 관통비아(3231-2)와 제2하단 재배선층(3370-2)을 연결시키고, 제4, 및 제6베이스 관통비아들(3232-2, 3233-2)과 비아 패드(3379)들을 연결시키도록 도입될 수 있다.
도 16은 도 11의 상단 모듈(3400)의 평면 형상을 보여주는 개략적인 평면도이다.
도 16, 및 도 11 내지 도 13을 참조하면, 상단 모듈(3400)은 하단 모듈(3300) 상에 스택된다. 상단 모듈(3400)은, 상단 반도체 칩(3410)과, 제1상단 인터포즈 브리지(3430-1), 제2상단 인터포즈 브리지(3430-2), 상단 밀봉층(3490), 제1상단 재배선층(3470-1), 및 제2상단 재배선층(3470-2)을 포함하여 구성될 수 있다.
상단 모듈(3400)은 하단 모듈(3300)과 실질적으로 동일한 형상의 모듈로 구성될 수 있다. 상단 모듈(3400)의 상단 반도체 칩(3410), 제1, 및 제2상단 인터포즈 브리지들(3430-1, 3430-2), 및, 제1, 및 제2상단 재배선층들(3470-1, 3470-2)은, 하단 모듈(3300)의 하단 반도체 칩(3310), 제1, 및 제2하단 인터포즈 브리지들(3330-1, 3330-2), 및, 제1, 및 제2하단 재배선층들(3370-1, 3370-2)들과 실질적으로 동일한 형상을 가질 수 있다.
제1상단 인터포즈 브리지(3430-1)는 제1, 제2, 및 제5상단 관통비아들(3431-1, 3432-1, 3433-1)의 배열을 구비할 수 있다. 제1상단 인터포즈 브리지(3430-1)는, 도 1의 상단 인터포즈 브리지(340)와 실질적으로 동일한 형상으로 구비될 수 있다. 제2상단 관통비아(3432-1)는 제1상단 관통비아(3431-1)보다 상단 반도체 칩(3410)로부터 더 먼 위치에 위치하고, 제5하단 관통비아(3433-1)는 제2상단 관통비아(3432-1)보다 상단 반도체 칩(3410)으로부터 더 먼 위치에 위치할 수 있다.
제2상단 인터포즈 브리지(3430-2)는 상단 반도체 칩(3410)을 사이에 두고, 제1상단 인터포즈 브리지(3430-1)의 반대측에 배치된다. 제2상단 인터포즈 브리지(3430-2)는 제3, 제4, 및 제6상단 관통비아들(3431-2, 3432-2, 3433-2)의 배열을 구비할 수 있다. 제2상단 인터포즈 브리지(3430-2)는, 도 7의 상단 인터포즈 브리지(2430)와 실질적으로 동일한 형상으로 구비될 수 있다. 제4상단 관통비아(3432-2)는 제3상단 관통비아(3431-2)보다 상단 반도체 칩(3410)에 더 가까운 위치에 위치하고, 제6상단 관통비아(3433-2)는 제4상단 관통비아(3432-2)보다 상단 반도체 칩(3410)에 더 가까운 위치에 위치할 수 있다.
제1상단 재배선층(3470-1)은 상단 반도체 칩(3410)의 제1칩 패드(3411-1)를 제1상단 관통비아(3431-1)에 연결시키도록 연장된 도전 패턴으로 구비될 수 있다. 제2상단 재배선층(3470-2)은 상단 반도체 칩(3410)의 제2칩 패드(3411-2)를 제3상단 관통비아(3431-2)에 연결시키도록 연장된 도전 패턴으로 구비될 수 있다. 제2상단 재배선층(3470-2)은 제3상단 관통비아(3431-2)에 중첩되는 중첩 부분(3470B)과, 중첩 부분(3470B)을 제2칩 패드(3411-2)에 연결시키는 연장 부분(3470A)를 포함하는 도전 패턴일 수 있다. 제2상단 재배선층(3470-2)의 연장 부분(3470A)은, 도 16에 묘사된 것과 같이, 제6, 및 제4상단 관통비아들(3433-2, 3432-2)을 우회하도록 연장된다.
비아패드(3479)들이, 제2, 제5, 제3, 및 제6상단 관통비아들(3432-1, 3433-1, 3432-2, 3433-2)에 각각 중첩되도록 구비될 수 있다. 유전층(3440)이 상단 재배선층들(3470-1, 3470-2)을 덮어, 상단 재배선층(3470-1, 3470-2)들을 전기적으로 서로 격리할 수 있다.
도 11 내지 도 13을 참조하면, 제1상단 관통비아(3431-1)가 제2하단 관통비아(3332-1)에 수직하게 중첩되면서 접속되고, 제3상단 관통비아(3431-2)가 제4하단 관통비아(3332-2)에 수직하게 중첩되면서 접속되도록, 상단 모듈(3400)은 하단 모듈(3300)에 오프셋 스택된다. 상단 모듈(3400)은, 제1, 및 제2하단 관통비아들(3331-1, 3332-1)의 배치 간격만큼 오프셋되면서, 하단 모듈(2300) 상에 스택된다.
상단 모듈(3400) 상에 최상단 모듈(3500)이 오프셋 스택될 수 있다. 최상단 모듈(3500) 또한 상단 모듈(3400) 또는 하단 모듈(3300)과 동일한 형상을 가지는 모듈로 구성될 수 있다.
상단 모듈(3400)과 하단 모듈(3300)은 서로 독립적인 전기적 경로들을 통해서, 외측 커넥터(3130)들에 각각 연결될 수 있다. 예컨대, 도 13에 묘사된 것과 같이, 상단 반도체 칩(3410)의 제1칩 패드(3411-1)가 제1상단 재배선층(3470-1), 상단 모듈(3400)의 내측 커넥터(3480), 제2하단 관통비아(3332-1), 하단 모듈(3300)의 비아 패드(3379), 하단 모듈(3300)의 내측 커넥터(3380), 제2베이스 관통비아(3232-1), 제3인터커넥트 패턴(3123-1), 및 제3외측 커넥터(3133-1)로 연결되는 제1전기적 경로가 구성될 수 있다. 하단 반도체 칩(3310)의 제1칩 패드(3311-1)가 제1하단 재배선층(3370-1), 하단 모듈(3300)의 내측 커넥터(3380), 제1베이스 관통비아(3232-1), 제2인터커넥트 패턴(3122-1), 및 제2외측 커넥터(3132-1)로 연결되는 제2전기적 경로가 구성될 수 있다. 제1, 및 제2전기적 경로들이 서로 독립적인 경로들로 구성되므로, 제1, 및 제2전기적 경로들을 통해서 상단, 및 하단 반도체 칩들(3410, 3310)에 서로 독립적인 데이터 신호들을 각각 접속시키는 것이 가능하다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100: 인터커넥트층,
200, 300, 400, 500: 모듈,
230, 330, 430, 530: 인터포즈 브리지,
370, 470; 재배선층.

Claims (20)

  1. 인터커넥트층;
    상기 인터커넥트층 상에 배치된 하단 모듈; 및
    상기 하단 모듈 상에 스택된 상단 모듈;을 포함하고,
    상기 하단 모듈은,
    하단 반도체 칩;
    상기 하단 반도체 칩에 이격되어 배치되고, 제1, 및 제2하단 관통비아들을 포함한 하단 인터포즈 브리지;
    상기 하단 반도체 칩, 및 상기 하단 인터포즈 브리지를 밀봉하는 하단 밀봉층; 및
    상기 하단 반도체 칩을 상기 제1하단 관통비아에 연결시키도록 연장된 하단 재배선층;을 포함하고,
    상기 상단 모듈은,
    상단 반도체 칩;
    상기 상단 반도체 칩에 이격되어 배치되고, 제1, 및 제2상단 관통비아들을 포함한 상단 인터포즈 브리지;
    상기 상단 반도체 칩, 및 상기 상단 인터포즈 브리지를 밀봉하는 상단 밀봉층; 및
    상기 상단 반도체 칩을 상기 제1하단 관통비아에 연결시키도록 연장된 상단 재배선층;을 포함하고,
    상기 상단 모듈은 상기 제1상단 관통비아가 상기 제2하단 관통비아에 중첩되면서 접속되도록 상기 하단 모듈에 스택된 반도체 패키지.
  2. 제1항에 있어서,
    상기 상단 모듈은
    상기 하단 모듈과 동일한 형상을 가지는 반도체 패키지.
  3. 제2항에 있어서,
    상기 상단 반도체 칩, 상기 상단 인터포즈 브리지, 및 상기 상단 재배선층은,
    상기 하단 반도체 칩, 상기 하단 인터포즈 브리지, 및 상기 하단 재배선층과 동일한 형상을 가지는 반도체 패키지.
  4. 제3항에 있어서,
    상기 상단 모듈은
    상기 제1, 및 제2하단 관통비아들의 배치 간격만큼 상기 하단 모듈에 오프셋되면서 상기 하단 모듈 상에 스택된 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1상단 관통비아는 상기 제2상단 관통비아보다 상기 상단 반도체 칩에 더 가까운 위치에 위치하고,
    상기 제1하단 관통비아는 상기 제2하단 관통비아보다 상기 하단 반도체 칩에 더 가까운 위치에 위치하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2상단 관통비아는 상기 제1상단 관통비아보다 상기 상단 반도체 칩에 더 가까운 위치에 위치하고,
    상기 제2하단 관통비아는 상기 제1하단 관통비아보다 상기 하단 반도체 칩에 더 가까운 위치에 위치하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 상단 재배선층은
    상기 상단 반도체 칩으로부터 상기 제2상단 관통비아를 우회하여 상기 제1상단 관통비아에 연결되도록 연장되고,
    상기 하단 재배선층은
    상기 하단 반도체 칩으로부터 상기 제2하단 관통비아를 우회하여 상기 제1하단 관통비아에 연결되도록 연장된 반도체 패키지.
  8. 제1항에 있어서,
    상기 상단 재배선층, 및 상기 제2하단 관통비아는
    상기 하단 재배선층에 독립적인 전기적 경로를 제공하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 인터커넥트층과 상기 하단 모듈 사이에 배치된 베이스 모듈을 더 포함하고,
    상기 베이스 모듈은
    베이스 반도체 칩;
    상기 베이스 반도체 칩에 이격되어 배치되고, 제1, 및 제2베이스 관통비아들을 포함한 베이스 인터포즈 브리지; 및
    상기 베이스 반도체 칩, 및 상기 베이스 인터포즈 브리지를 밀봉하는 베이스 밀봉층;을 포함한 반도체 패키지.
  10. 제9항에 있어서,
    상기 베이스 모듈은
    상기 제1, 및 제2베이스 관통비아들이 상기 제1, 및 제2하단 관통비아들에 각각 중첩되면서 접속되도록 배치되는 반도체 패키지.
  11. 인터커넥트층;
    상기 인터커넥트층 상에 배치된 하단 모듈; 및
    상기 하단 모듈 상에 스택된 상단 모듈;을 포함하고,
    상기 하단 모듈은,
    하단 반도체 칩;
    상기 하단 반도체 칩에 이격되어 배치되고, 제1하단 관통비아, 및 상기 제1하단 관통비아보다 상기 하단 반도체 칩에 더 먼 위치에 위치하는 제2하단 관통비아를 포함한 제1하단 인터포즈 브리지;
    상기 제1하단 인터포즈 브리지의 반대측에 배치되고, 제3하단 관통비아, 및 상기 제3하단 관통비아보다 상기 하단 반도체 칩에 더 가까운 위치에 위치하는 제4하단 관통비아를 포함한 제2하단 인터포즈 브리지;
    상기 하단 반도체 칩, 상기 제1, 및 제2하단 인터포즈 브리지들을 밀봉하는 하단 밀봉층;
    상기 하단 반도체 칩을 상기 제1하단 관통비아에 연결시키도록 연장된 제1하단 재배선층; 및
    상기 하단 반도체 칩을 상기 제3하단 관통비아에 연결시키도록 연장된 제2하단 재배선층;을 포함하고,
    상기 상단 모듈은,
    상단 반도체 칩;
    상기 상단 반도체 칩에 이격되어 배치되고, 제1상단 관통비아, 및 상기 제1상단 관통비아보다 상기 상단 반도체 칩에 더 먼 위치에 위치하는 제2상단 관통비아를 포함한 제1상단 인터포즈 브리지;
    상기 제1상단 인터포즈 브리지의 반대측에 배치되고, 제3상단 관통비아, 및 상기 제3하단 관통비아보다 상기 상단 반도체 칩에 더 가까운 위치에 위치하는 제4상단 관통비아를 포함한 제2상단 인터포즈 브리지;
    상기 상단 반도체 칩, 상기 제3, 및 제4하단 인터포즈 브리지들을 밀봉하는 상단 밀봉층;
    상기 상단 반도체 칩을 상기 제1상단 관통비아에 연결시키도록 연장된 제1상단 재배선층; 및
    상기 상단 반도체 칩을 상기 제3상단 관통비아에 연결시키도록 연장된 제2상단 재배선층;을 포함하고,
    상기 상단 모듈은 상기 제1상단 관통비아가 상기 제2하단 관통비아에 중첩되면서 접속되도록 상기 하단 모듈에 스택된 반도체 패키지.
  12. 제11항에 있어서,
    상기 상단 모듈은
    상기 하단 모듈과 동일한 형상을 가지는 반도체 패키지.
  13. 제12항에 있어서,
    상기 상단 반도체 칩, 상기 제1, 및 제2상단 인터포즈 브리지들, 상기 제1, 및 제2상단 재배선층들은,
    상기 하단 반도체 칩, 상기 제1, 및 제2하단 인터포즈 브리지들, 상기 제1, 및 제2하단 재배선층들과 동일한 형상을 가지는 반도체 패키지.
  14. 제13항에 있어서,
    상기 상단 모듈은 상기 제1, 및 제2하단 관통비아들의 배치 간격만큼 상기 하단 모듈에 오프셋되면서 상기 하단 모듈 상에 스택된 반도체 패키지.
  15. 제16항에 있어서,
    상기 제2상단 재배선층은
    상기 상단 반도체 칩으로부터 상기 제4상단 관통비아를 우회하여 상기 제3상단 관통비아에 연결되도록 연장된 반도체 패키지.
  16. 제11항에 있어서,
    상기 제1상단 재배선층, 및 상기 제2하단 관통비아는
    상기 제1하단 재배선층에 독립적인 전기적 경로를 제공하는 반도체 패키지.
  17. 제11항에 있어서,
    상기 인터커넥트층과 상기 하단 모듈 사이에 배치된 베이스 모듈을 더 포함하고,
    상기 베이스 모듈은,
    베이스 반도체 칩;
    상기 베이스 반도체 칩에 이격되어 배치되고, 제1, 및 제2베이스 관통비아들을 포함한 제1베이스 인터포즈 브리지;
    상기 제1베이스 인터포즈 브리지의 반대측에 배치되고, 제3, 및 제4베이스 관통비아들을 포함한 제2베이스 인터포즈 브리지; 및
    상기 베이스 반도체 칩, 상기 제1, 및 제2베이스 인터포즈 브리지들을 밀봉하는 베이스 밀봉층;을 포함한 반도체 패키지.
  18. 제17항에 있어서,
    상기 베이스 모듈은
    상기 제1, 및 제2베이스 관통비아들이 상기 제1, 및 제2하단 관통비아들에 각각 중첩되게 위치하면서, 상기 제1, 및 제2하단 관통비아들에 각각 접속되고,
    상기 제3, 및 제4베이스 관통비아들이 상기 제3, 및 제4하단 관통비아들에 각각 중첩되게 위치하면서, 상기 제3, 및 제4하단 관통비아들에 각각 접속되도록 배치되는 반도체 패키지.
  19. 인터커넥트층;
    상기 인터커넥트층 상에 배치된 하단 모듈; 및
    상기 하단 모듈 상에 스택된 상단 모듈;을 포함하고,
    상기 하단, 및 상단 모듈들은,
    반도체 칩;
    상기 반도체 칩에 이격되어 배치되고, 제1, 및 제2관통비아들을 포함한 인터포즈 브리지;
    상기 반도체 칩, 및 상기 인터포즈 브리지를 밀봉하는 밀봉층; 및
    상기 반도체 칩을 상기 제1관통비아에 연결시키도록 연장된 재배선층;을 포함하고,
    상기 상단 모듈은,
    상기 상단 모듈의 상기 제1관통비아가 상기 하단 모듈의 상기 제2관통비아에 중첩되고 접속되도록, 상기 제1, 및 제2관통비아들의 배치 간격만큼 상기 하단 모듈에 오프셋되면서 상기 하단 모듈 상에 스택된 반도체 패키지.
  20. 제19항에 있어서,
    상기 인터커넥트층과 상기 하단 모듈 사이에 배치된 베이스 모듈을 더 포함하고,
    상기 베이스 모듈은,
    베이스 반도체 칩;
    상기 베이스 반도체 칩에 이격되어 배치되고, 상기 제1, 및 제2관통비아들에 각각 중첩되면서 접속되는 제1, 및 제2베이스 관통비아들을 포함한 베이스 인터포즈 브리지; 및
    상기 베이스 반도체 칩, 및 상기 베이스 인터포즈 브리지를 밀봉하는 베이스 밀봉층;을 포함한 반도체 패키지.
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