KR100871381B1 - 관통 실리콘 비아 칩 스택 패키지 - Google Patents

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Abstract

관통 실리콘 비아 칩 스택 패키지(Through silicon via chip stack package)는, 기판; 상기 기판 상에 스택되며, 각각 칩 선택용 패드들과 관통 실리콘 비아들 및 상기 칩 선택용 패드와 관통 실리콘 비아를 연결하는 재배선들이 구비되고, 상기 관통 실리콘 비아들이 서로 연결된 다수의 칩; 및 상기 기판 하면에 부착된 외부접속단자;를 포함하며, 상기 스택된 각 칩들에서의 재배선들은 상기 칩들 상호간에 상기 칩 선택용 패드들과 관통 실리콘 비아들간 서로 다른 연결 구조를 갖도록 형성된 것을 특징으로 한다.

Description

관통 실리콘 비아 칩 스택 패키지{Through silicon via chip stack package}
도 1은 기존의 칩 스택 패키지를 도시한 단면도.
도 2는 관통 실리콘 비아 칩 스택 패키지를 도시한 단면도.
도 3은 기존 칩 스택 패키지에서의 칩 선택 방법을 설명하기 위한 도면.
도 4는 본 발명의 일 실시예에 따른 관통 실리콘 비아 칩 스택 패키지를 도시한 단면도.
도 5는 본 발명의 일 실시예에 따른 관통 실리콘 비아 칩 스택 패키지의 칩 선택 방법을 설명하기 위한 도 4의 A부분에 대한 확대도.
도 6은 본 발명의 다른 실시예에 따른 관통 실리콘 비아 칩 스택 패키지를 도시한 단면도.
도 7은 본 발명의 다른 실시예에 따른 관통 실리콘 비아 칩 스택 패키지의 칩 선택 방법을 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
400,600 : 관통 실리콘 비아 칩 스택 패키지 410a,610a : 1층 칩
410b,610b : 2층 칩 410c,610c : 3층 칩
410d,610d : 4층 칩 610e : 5층 칩
610f : 6층 칩 610g : 7층 칩
610h : 8층 칩 412,612 : 제1패드
414,614 : 제2패드 616 : 제3패드
420,620 : 기판 422,622 : 전극단자
424,624 : 볼 랜드 426,626 : 회로배선
460,660 : 솔더 볼 480,680 : 재배선
470a,470b,470c,670a,670b,670c,670d : 관통 실리콘 비아
본 발명은 칩 스택 패키지에 관한 것으로, 보다 상세하게는, 칩 선택이 용이하도록 한 관통 실리콘 비아 칩 스택 패키지에 관한 것이다.
반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량 보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.
도 1은 기존의 칩 스택 패키지를 도시한 단면도이다. 도시된 바와 같이, 칩들(110)이 기판(120) 상에 접착제(130)를 매개로해서 스택되어 있으며, 각 칩(110)은 와이어(140)를 통해 기판(120)과 전기적으로 연결되어 있다. 스택된 칩들(110) 및 와이어(140)를 포함한 기판(120)의 상부면은 EMC(Epoxy Molding Compound)와 같은 봉지제(150)로 밀봉되어져 있으며, 상기 기판(120)의 하면에는 외부 회로에의 실장 수단으로서 솔더 볼(160)이 부착되어져 있다.
도 1에서, 도면부호 112는 패드를, 122는 전극단자를, 124는 볼랜드를, 그리고, 126은 회로배선을 각각 나타낸다.
그런데, 기존의 칩 스택 패키지는 각 칩에의 신호 연결이 와이어에 의해 이루어지므로 속도가 느려진다는 단점이 있으며, 또한, 와이어 본딩을 위해 기판에 추가 면적이 요구되므로 패키지의 크기가 증가하는 단점이 있고, 게다가, 각 칩의 본딩패드에 와이어 본딩을 하기 위한 갭(gap)이 요구되므로 패키지의 전체 높이가 높아지는 단점이 있다.
이에, 상기한 기존 칩 스택 패키지에서의 단점을 극복하기 위하여 관통 실리콘 비아(Through Silicon Via; 이하, TSV)를 이용한 칩 스택 패키지 구조가 제안되었다.
도 2는 TSV 칩 스택 패키지를 도시한 단면도이다. 도시된 바와 같이, TSV 칩 스택 패키지(200)는 각 칩(210)에 홀을 형성하고 상기 홀 내에 도전막을 매립하는 것에 의해 TSV(270)를 형성해서 칩들(210)간의 전기적 연결이 상기 TSV(270)에 의해 이루어지도록 한 것이다.
도 2에서, 도면부호 212는 패드를, 220은 기판을, 222는 전극단자를, 224는 볼랜드를, 226은 회로배선을, 그리고, 260은 솔더 볼을 각각 나타낸다.
이러한 TSV 칩 스택 패키지는 기판에 전기적 연결을 위한 추가 면적이 필요치 않고, 또한, 칩들간 와이어 본딩을 위한 갭도 필요치 않으며, 게다가, 칩들에의 신호 연결 길이가 짧기 때문에, 기존의 칩 스택 패키지 보다 전체 크기 및 높이를 줄일 수 있으며, 그리고, 칩의 동작 속도를 향상시킬 수 있는 장점을 갖는다.
한편, 도 1과 같은 구조로 낸드 플래쉬 메모리 칩들을 스택하여 구현한 칩 스택 패키지의 경우, 소자 동작 중의 칩 선택은, 도 3에 도시된 바와 같이, 각 칩들(310a, 310b)의 칩 선택용 패드들에 대한 와이어 본딩을 서로 다르게 해서 기판(도시안됨)의 전극단자들(322a, 322b), 즉, Vcc 단자 및 Vss 단자에 연결시켜 주면 가능해진다.
그러나, TSV 칩 스택 패키지 구조는 와이어 본딩이 행해지지 않으므로, 실질적으로 소자 동작 중 특정 칩의 선택이 불가능하다. 그러므로, TSV 칩 스택 패키지의 경우, 칩 선택을 위한 새로운 연결 구조가 필요하다.
또한, 기존의 칩 스택 패키지는, 자세하게 도시하고 설명하지 않았지만, 스택되는 칩의 수가 늘어날수록 칩 선택용 패드의 수를 증가시키는 방법으로 칩 선택이 이루어지도록 하고 있다.
그런데, 이 경우에는 단위 칩에 구비되는 패드 수의 증가로 인해 칩 크기를 증가시킬 수 밖에 없으며, 그래서, 패키지 자체는 물론 제품의 경박단소화를 저해한다.
본 발명은 소자 동작 중에도 칩 선택이 용이하도록 한 TSV 칩 스택 패키지를 제공한다.
또한, 본 발명은 칩 크기의 증가없이 다수의 칩 스택을 달성할 수 있는 TSV 칩 스택 패키지를 제공한다.
본 발명의 TSV 칩 스택 패키지는, 기판; 상기 기판 상에 스택되며, 각각 칩 선택용 패드들과 관통 실리콘 비아들 및 상기 칩 선택용 패드와 관통 실리콘 비아를 연결하는 재배선들이 구비되고, 상기 관통 실리콘 비아들이 서로 연결된 다수의 칩; 및 상기 기판 하면에 부착된 외부접속단자;를 포함하며, 상기 스택된 각 칩들에서의 재배선들은 상기 칩들 상호간에 상기 칩 선택용 패드들과 관통 실리콘 비아들간 서로 다른 연결 구조를 갖도록 형성된 것을 특징으로 한다.
상기 칩은 4개가 스택된다.
상기 스택된 각 칩은, 2개의 칩 선택용 제1 및 제2 패드와, 3개의 제1, 제2 및 제3 관통 실리콘 비아, 및 각 칩들간 상기 칩 선택용 제1 및 제2 패드와 상기 제1, 제2 및 제3 관통 실리콘 비아들을 서로 다른 구조로 연결하도록 형성된 2개의 재배선을 구비한다.
상기 제1 관통 실리콘 비아는 상기 칩 선택용 제1패드와 제2패드 사이에 배치되도록 형성되며, 상기 제2 및 제3 관통 실리콘 비아는 상기 칩 선택용 제1 및 제2 패드의 외측 각각에 배치되도록 형성된다.
상기 제1, 제2 및 제3 관통 실리콘 비아에는 Vss 또는 Vcc 신호가 인가된다.
상기 칩은 8개가 스택된다.
상기 스택된 각 칩은, 3개의 칩 선택용 제1, 제2 및 제3 패드와, 4개의 제1, 제2, 제3 및 제4 관통 실리콘 비아, 및 각 칩들간 상기 칩 선택용 제1, 제2 및 제3 패드와 상기 제1, 제2, 제3 및 제4 관통 실리콘 비아들을 서로 다른 구조로 연결하도록 형성된 3개의 재배선을 구비한다.
상기 제1 및 제2 관통 실리콘 비아는 상기 칩 선택용 제1패드와 제2패드 사이에 배치되도록 형성되며, 상기 제3 및 제4 관통 실리콘 비아는 상기 칩 선택용 제2 및 제3 패드 사이에 배치되도록 형성된다.
상기 제1, 제2, 제3 및 제4 관통 실리콘 비아에는 Vss 또는 Vcc 신호가 인가된다.
상기 외부접속단자는 솔더볼이다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 적어도 2개 이상의 칩 선택용 패드들을 갖는 칩들 각각에 TSV를 형성해주고, 또한, 상기 TSV와 칩 선택용 패드들을 연결하는 2개 이상의 재배선을 형성해주며, 그리고, 상기 TSV를 이용해서 칩들을 스택해준다. 이때, 상기 각 칩에서의 재배선들은 스택된 칩들간에 TSV들과 칩 선택용 패드들간 연결이 서로 다른 연결 구조를 갖도록 형성해준다.
이렇게 하면, 스택된 칩들은 TSV들과 칩 선택용 패드들간 서로 다른 연결 구조를 갖게 되므로, 재배선을 포함한 TSV에의 인가 신호를 서로 다르게 해줌으로써, 본 발명은 소자 동작 중에도 칩 선택이 용이하게 이루어지도록 할 수 있다.
따라서, 본 발명은 TSV 칩 스택 패키지 구조를 채용하는 것을 통해 패키지의 전체 크기 및 높이를 줄이고 동작속도를 향상시키는 장점을 가짐과 더불어 칩 선택이 용이한 장점을 가짐으로써 고성능의 제품을 구현할 수 있다. 또한, 본 발명은 TSV와 칩 선택 패드간 연결 구조를 서로 달리하여 칩들을 스택하기 때문에 칩 선택용 패드의 수를 증가시킬 필요가 없으며, 이에 따라, 칩 선택용 패드 수의 증가에 따른 칩 크기 증가를 방지할 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 TSV 칩 스택 패키지를 상세하게 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 TSV 칩 스택 패키지를 도시한 단면도이고, 도 5는 본 발명의 일 실시예에 따른 TSV 칩 스택 패키지에서의 칩 선택 방법을 설명하기 위한 도 4의 A부분에 대한 확대도이다.
도시된 바와 같이, 본 발명에 따른 TSV 칩 스택 패키지(400)는 기판(420) 상에 4개의 칩(410a 내지 410d)이 각 칩(410a 내지 410d)에 구비된 TSV(470a, 470b, 470c)가 서로 콘택되도록 스택되고, 상기 기판(420)의 하면에 외부접속단자로서 솔더 볼(460)이 부착된 구조이다.
여기서, 상기 기판(420)은 상면에 배치되는 전극단자(422)와 하면에 배치되는 볼랜드(424)를 포함하는 회로배선(426)을 구비한다.
상기 칩들(410a 내지 410d)은 4, 8, 16, 32와 같이 2n(n은 2 보다 큰 정수)개, 예컨데, 4개가 스택된다. 또한, 상기 스택된 칩들(410a 내지 410d) 각각은 칩 선택용 제1패드(CS1; 412)와 제2패드(CS2; 414)를 구비한다.
상기 TSV(470a, 470b, 470c)는 상기 칩 선택용 제1패드(412)와 제2패드(414) 사이에 배치되게 형성된 제1TSV(470a)와, 상기 제1패드(412)와 제2패드(414)의 외측 부분 각각에 배치되게 형성된 제2TSV(470b) 및 제3TSV(470c)를 포함한다.
상기 스택된 칩들(410a 내지 410d) 각각에는 상기 칩 선택용 제1패드(412) 및 제2패드(414)와 TSV(470a, 470b, 470c)간을 상호 연결시키는 재배선(480)이 형성된다. 상기 재배선(480)은 3개의 TSV(470a, 470b, 470c) 중에서 2개만이 제1패드(412) 및 제2패드(414)와 연결되게 형성되며, 특히, 스택된 각 칩들(410a 내지 410d)간에 제1패드(412) 및 제2패드(414)와의 연결 구조가 서로 다르게 되도록 형성된다.
예컨데, 최하부에 배치되는 제1칩(410a)은 그의 재배선(480)이 제1TSV(470a)와 제1패드(412) 및 제2패드(414)를 연결하도록 형성되고, 상기 제1칩(410a) 위에 배치되는 제2칩(410b)은 그의 재배선(480)이 제1TSV(470a)와 제1패드(412) 및 제3TSV(470c)와 제2패드(414)를 연결하도록 형성되며, 상기 제2칩(410b) 위에 배치되는 제3칩(410c)은 그의 재배선(480)이 제1TSV(470a)와 제2패드(414) 및 제2TSV(470b)와 제1패드(412)를 연결하도록 형성되고, 그리고, 최상부에 배치되는 제4칩(410d)은 그의 재배선(480)이 제2TSV(470b)와 제1패드(412) 및 제3TSV(470c)와 제2패드(414)를 연결하도록 형성된다.
이러한 본 발명의 일 실시예에 따른 TSV 칩 스택 패키지(400)는 각 칩(410a 내지 410d)에서의 제1패드(412) 및 제2패드(414)가 제1 내지 제3 TSV(470a, 470b, 470c) 및 각 칩(410a, 410b, 410c, 410d) 마다 상이하게 형성된 재배선(480)을 통하여 기판(420)의 Vcc 단자 및 Vss 단자와 연결되며, 그리고, 상기 Vcc 단자와 Vss 단자를 통해 Vss 신호 및 Vcc 신호를 인가받아 칩 선택이 이루어지게 된다.
예컨데, 도 5에 도시된 바와 같이, 제1TSV(470a)에만 Vcc 신호가 인가될 경우에는 제1칩(410a)이 선택되며, 제1TSV(470a) 및 제2TSV(470b) 각각에 Vcc 신호 및 Vss 신호가 인가될 경우에는 제3칩(410c)이 선택되고, 제1TSV(470a) 및 제3TSV(470c) 각각에 Vcc 신호 및 Vss 신호가 인가될 경우에는 제2칩(410b)이 선택되며, 그리고, 제2TSV(470b) 및 제3TSV(470c) 각각에 Vss 신호가 인가될 경우에는 제4칩(410d)이 선택된다.
이와 같이, 본 발명의 일 실시예에 따른 TSV 칩 스택 패키지는, 기존의 와이어 본딩을 이용해서 스택한 칩들의 선택 방식과 유사하게, 재배선을 포함한 TSV에 인가되는 신호를 스택된 칩들간에 상이하게 해줌으로써, 소자 동작 중, 칩 선택이 용이하게 이루어지도록 할 수 있다.
따라서, 본 발명은 TSV를 이용하여 칩들을 스택하면서도 칩 선택 수단을 구비한 구조가 됨으로써 동작 중에도 칩 선택이 용이한 TSV 칩 스택 패키지를 구현할 수 있다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 TSV 칩 스택 패키지 및 칩 선 택 방법을 설명하기 위한 도면들로서, 이를 설명하면 다음과 같다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 TSV 칩 스택 패키지(600)는 전극단자(622) 및 볼랜드(624)를 포함한 회로배선(626)이 구비된 기판(620) 상에 8개의 칩(610a 내지 610h)이 각 칩(610a 내지 610h)에 구비된 TSV(670a 내지 670d)가 서로 콘택되도록 스택되고, 그리고, 상기 기판(620) 하면의 볼랜드(624)에 외부접속단자로서 솔더 볼(660)이 부착되어 구성된다.
상기 스택된 칩들(610a 내지 610h) 각각은 칩 선택용 제1패드(CS1; 612), 제2패드(CS2; 614) 및 제3패드(CS3; 616)을 구비하며, 또한, 상기 제1패드(612)와 제2패드(614) 사이 및 상기 제2패드(614)와 제3패드(616) 사이 각각에 형성된 제1 내지 제4 TSV(670a 내지 670d)를 구비한다.
아울러, 스택된 칩들(610a 내지 610h) 각각에는 제1 내지 제3 패드(612, 614, 616)와 제1 내지 제4 TSV(670a 내지 670d)를 연결하는 재배선(680)이 구비된다. 상기 재배선(680)은 스택된 칩들(610a 내지 610h)간에 서로 다른 연결 구조로 제1 내지 제3 패드(612, 614, 616)와 제1 내지 제4 TSV(670a 내지 670d)를 연결하도록 형성된다.
예컨데, 제1칩(610a)의 재배선(680)은 제2TSV(670b)와 제1패드(612), 제4TSV(670d)와 제2패드(614), 제3TSV(670c)와 제3패드(616)를 연결하도록 형성된다. 제2칩(610b)의 재배선(680)은 제2TSV(670b)와 제1패드(612), 제4TSV(670d)와 제2패드(614), 제4TSV(670d)와 제3패드(616)를 연결하도록 형성된다. 제3칩(610c)의 재배선(680)은 제2TSV(670b)와 제1패드(612), 제3TSV(670c)와 제2패드(614), 제 4TSV(670d)와 제3패드(616)를 연결하도록 형성된다. 제4칩(610d)의 재배선(680)은 제2TSV(670b)와 제1패드(612), 제3TSV(670c)와 제2패드(614), 제4TSV(670d)와 제3패드(616)를 연결하도록 형성된다.
제5칩(610e)의 재배선(680)은 제1TSV(670a)와 제1패드(612), 제4TSV(670d)와 제2패드(614), 제3TSV(670c)와 제3패드(616)를 연결하도록 형성된다. 제6칩(610f)의 재배선(680)은 제1TSV(670a)와 제1패드(612), 제4TSV(670d)와 제2패드(614), 제4TSV(670d)와 제3패드(616)를 연결하도록 형성된다. 제7칩(610g)의 재배선(680)은 제1TSV(670a)와 제1패드(612), 제3TSV(670c)와 제2패드(614), 제3TSV(670c)와 제3패드(616)를 연결하도록 형성된다. 그리고, 제8칩(610h)의 재배선(680)은 제1TSV(670a)와 제1패드(612), 제3TSV(670c)와 제2패드(614), 제4TSV(670d)와 제3패드(616)를 연결하도록 형성된다.
이와 같은 본 발명의 다른 실시예에 따른 TSV 칩 스택 패키지(600)는 각 칩(610a 내지 610h)에서의 제1 내지 제3 패드(612, 614, 616)가 제1 내지 제4 TSV(670a 내지 670d) 및 각 칩(610a 내지 610h) 마다 상이하게 형성된 재배선(680)을 통하여 기판(620)의 Vcc 단자 및 Vss 단자와 연결되며, 그리고, 상기 Vcc 단자와 Vss 단자를 통해 Vss 신호 및 Vcc 신호를 인가받아 칩 선택이 이루어지게 된다.
예컨데, 도 7에 도시된 바와 같이, 제1패드(612)에 Vcc 신호가 인가되고 제2패드(614)에 Vcc 신호가 인가되며 제3패드(616)에 Vss 신호가 인가되는 경우에는 제1칩(610a)이 선택되고, 제1패드(612)에 Vcc 신호가 인가되고 제2패드(614)에 Vcc 신호가 인가되며 제3패드(616)에도 Vcc 신호가 인가되는 경우에는 제2칩(610b)이 선택되며, 제1패드(612)에 Vcc 신호가 인가되고 제2패드(614)에 Vss 신호가 인가되며 제3패드(616)에도 Vss 신호가 인가되는 경우에는 제3칩(610c)이 선택되고, 제1패드(612)에 Vcc 신호가 인가되고 제2패드(614)에 Vss 신호가 인가되며 제3패드(616)에 Vcc 신호가 인가되는 경우에는 제4칩(610d)이 선택된다.
또한, 제1패드(612)에 Vss 신호가 인가되고 제2패드(614)에 Vcc 신호가 인가되며 제3패드(616)에 Vss 신호가 인가되는 경우에는 제5칩(610)이 선택되고, 제1패드(612)에 Vss 신호가 인가되고 제2패드(614)에 Vcc 신호가 인가되며 제3패드(616)에도 Vcc 신호가 인가되는 경우에는 제5칩(610f)이 선택되며, 제1패드(612)에 Vss 신호가 인가되고 제2패드(614)에 Vss 신호가 인가되며 제3패드(616)에도 Vss 신호가 인가되는 경우에는 제7칩(610g)이 선택되고, 제1패드(612)에 Vss 신호가 인가되고 제2패드(614)에 Vss 신호가 인가되며 제3패드(616)에 Vcc 신호가 인가되는 경우에는 제8칩(610h)이 선택된다.
이와 같이, 본 발명의 다른일 실시예에 따른 TSV 칩 스택 패키지 또한 일 실시예의 그것과 마찬가지로 재배선을 포함한 TSV에 인가되는 신호를 스택된 칩들간에 상이하게 해줌으로써, 소자 동작 중, 칩 선택이 용이하게 이루어지도록 할 수 있다. 특히, 본 발명의 다른 실시예에 따른 TSV 칩 스택 패키지는 칩 선택용 패드의 수를 증가시키는 방식이 아니라 칩 선택용 패드들 사이에 2개의 TSV를 설치하고, 재배선에 의한 연결 구조를 각 칩 마다 상이하게 하여 구성하므로, 칩 선택용 패드의 수를 증가시킬 필요가 없으며, 그래서, 칩 크기의 증가를 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스택된 각 칩들간에 칩 선택용 패드와 TSV간을 연결해주는 재배선을 서로 다른 연결 구조를 갖도록 형성해 줌으로써, 소자 동작 중에도 칩 선택이 용이하게 이루어지는 TSV 칩 스택 패키지를 구현할 수 있다. 따라서, 본 발명은 TSV 칩 스택 패키지 구조를 채용하는 것을 통해 패키지의 전체 크기 및 높이를 줄이고 동작속도를 향상시키는 장점을 가짐과 더불어 칩 선택이 용이한 장점을 가짐으로써, 고성능의 제품을 구현할 수 있다.
또한, 본 발명은 TSV와 칩 선택 패드간 연결 구조를 서로 달리하는 것을 통해 칩 선택이 이루어지도록 하기 때문에 각 칩에 구비되는 칩 선택용 패드의 수를 증가시킬 필요가 없으며, 이에 따라, 칩 선택용 패드 수의 증가에 따른 칩 크기 증가를 방지할 수 있고, 결국, 패키지 자체 및 제품의 크기를 감소시킬 수 있다.

Claims (10)

  1. 기판;
    상기 기판 상에 4개가 스택되며, 각각 칩 선택용 패드들과 관통 실리콘 비아들 및 상기 칩 선택용 패드와 관통 실리콘 비아를 연결하는 재배선들이 구비되고, 상기 관통 실리콘 비아들이 서로 연결된 다수의 칩; 및
    상기 기판 하면에 부착된 외부접속단자;를 포함하며,
    상기 스택된 각 칩은, 2개의 칩 선택용 제1 및 제2 패드와, 3개의 제1, 제2 및 제3 관통 실리콘 비아, 및 각 칩들간 상기 칩 선택용 제1 및 제2 패드와 상기 제1, 제2 및 제3 관통 실리콘 비아들을 서로 다른 구조로 연결하도록 형성된 2개의 재배선을 구비하며,
    상기 제1 관통 실리콘 비아는 상기 칩 선택용 제1패드와 제2패드 사이에 배치되도록 형성되며, 상기 제2 및 제3 관통 실리콘 비아는 상기 칩 선택용 제1 및 제2 패드의 외측 각각에 배치되도록 형성된 것을 특징으로 하는 관통 실리콘 비아 칩 스택 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1, 제2 및 제3 관통 실리콘 비아에는 Vss 또는 Vcc 신호가 인가되는 것을 특징으로 하는 관통 실리콘 비아 칩 스택 패키지.
  6. 기판;
    상기 기판 상에 8개가 스택되며, 각각 칩 선택용 패드들과 관통 실리콘 비아들 및 상기 칩 선택용 패드와 관통 실리콘 비아를 연결하는 재배선들이 구비되고, 상기 관통 실리콘 비아들이 서로 연결된 다수의 칩; 및
    상기 기판 하면에 부착된 외부접속단자;를 포함하며,
    상기 스택된 각 칩은, 3개의 칩 선택용 제1, 제2 및 제3 패드와, 4개의 제1, 제2, 제3 및 제4 관통 실리콘 비아, 및 각 칩들간 상기 칩 선택용 제1, 제2 및 제3 패드와 상기 제1, 제2, 제3 및 제4 관통 실리콘 비아들을 서로 다른 구조로 연결하도록 형성된 3개의 재배선을 구비한 것을 특징으로 하는 관통 실리콘 비아 칩 스택 패키지.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 제1 및 제2 관통 실리콘 비아는 상기 칩 선택용 제1패드와 제2패드 사이에 배치되도록 형성되며, 상기 제3 및 제4 관통 실리콘 비아는 상기 칩 선택용 제2 및 제3 패드 사이에 배치되도록 형성된 것을 특징으로 하는 관통 실리콘 비아 칩 스택 패키지.
  9. 제 8 항에 있어서,
    상기 제1, 제2, 제3 및 제4 관통 실리콘 비아에는 Vss 또는 Vcc 신호가 인가되는 것을 특징으로 하는 관통 실리콘 비아 칩 스택 패키지.
  10. 제 1 항 또는 제 6 항에 있어서,
    상기 외부접속단자는 솔더볼인 것을 특징으로 하는 관통 실리콘 비아 칩 스택 패키지.
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