KR20140122948A - 멀티 칩 패키지 - Google Patents

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Abstract

다수의 반도체 칩을 포함하는 멀티 칩 패키지에 관한 것으로, 관통 비아로 연결되는 다수의 슬라이스를 구비하는 멀티 칩 패키지에 있어서, 상기 다수의 슬라이스 각각은, 슬라이스 활성화 신호를 입력받으며, 해당 슬라이스 아이디에 응답하여 상기 슬라이스 활성화 신호를 상기 관통 비아로 출력하는 입력부, 상기 해당 슬라이스 아이디에 응답하여 상기 관통 비아를 통해 전달되는 신호를 해당 슬라이스의 내부 회로로 출력하는 제1 출력부, 및 상기 다수의 슬라이스의 활성화 모드에 응답하여 상기 관통 비아를 통해 전달되는 신호가 상기 내부 회로로 전달되는 것을 제어하기 위한 제2 출력부를 구비하는 것을 특징으로 하는 멀티 칩 패키지가 제공된다.

Description

멀티 칩 패키지{MULTI CHIP PACKAGE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 반도체 칩을 포함하는 멀티 칩 패키지에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 사용자의 요구를 충족시키기 위하여 여러 가지 다양한 방향으로 발전하고 있으며, 그 발전 방향 중에는 패키지(package) 기술이 있다. 요즈음에는 반도체 장치의 패키지 기술로 멀티 칩 패키지(multi chip package)가 제안되고 있다. 멀티 칩 패키지는 다수의 반도체 칩으로 하나의 단일 칩을 구성하는 것을 말하며, 메모리 기능을 가지는 메모리 칩을 다수 개 사용하여 메모리 용량을 증대하거나 서로 다른 기능을 가지는 반도체 칩을 사용하여 원하는 성능을 향상시키는 것이 가능하다. 참고로, 멀티 칩 패키지는 구성에 따라 단층형 멀티 칩 패키지와 다층형 멀티 칩 패키지로 나뉠 수 있으며, 단층형 멀티 칩 패키지는 다수의 반도체 칩이 평면상에 나란히 배치되고 다층형 멀티 칩 패키지는 다수의 반도체 칩이 적층되어 배치된다.
도 1 은 일반적인 멀티 다이 패키지(multi die package)를 설명하기 위한 도면이다.
도 1 을 참조하면, 멀티 다이 패키지는 다수의 반도체 칩(CP_1, ... CP_N)이 수직으로 쌓여있으며, 다수의 반도체 칩(CP_1, ... CP_N) 각각은 기판과 연결된다. 이때, 다수의 반도체 칩(CP_1, ... CP_N) 각각의 패드는 에지 쪽으로 재배치되며 와이어를 이용하여 기판과 다수의 반도체 칩(CP_1, ... CP_N) 각각의 패드가 전기적으로 연결된다.
이와 같은 구성의 경우 다수의 반도체 칩(CP_1, ... CP_N)의 가장자리를 따라 배선이 배치되어야 하기 때문에 그만큼 칩의 면적이 증가되고, 다수의 반도체 칩(CP_1, ... CP_N) 사이에 인터포저(interposer) 층을 필요로 한다. 따라서, 멀티 다이 패키지의 경우 다수의 반도체 칩(CP_1, ... CP_N)을 평면적으로 연결하는 경우보다는 여러 가지 이점이 있지만, 폼 팩터(form factor)가 증가하여 풋프린트(footprint) 측면에서 불리하다.
또한, 와이어를 통해 전달되는 신호의 품질을 향상시키기 위하여 패드와 패드 사이를 골드 와이어로 연결하지만, 이종 금속 간에 접합이 생기기 때문에 데이터 이동속도가 저하되고, 적층된 다이 사이에 신호의 스큐(skew)가 발생하며, 접점에 기생 저항이 생겨 열이 발생하는 문제점이 있다. 이러한 문제점은 신호의 신뢰성을 떨어뜨리며 불필요한 전류 소모를 유발한다.
멀티 다이 패키지의 이러한 문제점을 해결하기 위하여 실리콘 관통 비아를 구비하는 멀티 칩 패키지를 제공하고자 한다.
또한, 관통 실리콘 비아의 추가 설계 없이도 활성화 모드에 따라 다양한 동작이 가능한 멀티 칩 패키지를 제공하고자 한다.
본 발명의 실시예에 따른 멀티 칩 패키지는, 관통 비아로 연결되는 다수의 슬라이스를 구비하는 멀티 칩 패키지에 있어서, 상기 다수의 슬라이스 각각은, 슬라이스 활성화 신호를 입력받으며, 해당 슬라이스 아이디에 응답하여 상기 슬라이스 활성화 신호를 상기 관통 비아로 출력하는 입력부; 상기 해당 슬라이스 아이디에 응답하여 상기 관통 비아를 통해 전달되는 신호를 해당 슬라이스의 내부 회로로 출력하는 제1 출력부; 및 상기 다수의 슬라이스의 활성화 모드에 응답하여 상기 관통 비아를 통해 전달되는 신호가 상기 내부 회로로 전달되는 것을 제어하기 위한 제2 출력부를 구비할 수 있다.
바람직하게, 상기 다수의 슬라이스 각각에 해당하는 슬라이스 아이디를 생성하기 위한 아이디 생성부를 더 구비할 수 있다.
본 발명의 다른 실시예에 따른 멀티 칩 패키지 시스템은, 제1 및 제2 관통 비아로 연결되는 다수의 슬라이스를 포함하며 상기 다수의 슬라이스 각각은, 제1 슬라이스 활성화 신호를 상기 제1 관통 비아 및 해당 슬라이스 내부 회로로 전달하기 위한 제1 신호 전달부와, 제2 슬라이스 활성화 신호를 상기 제2 관통 비아 및 상기 해당 슬라이스 내부 회로로 전달하기 위한 제2 신호 전달부를 구비하는 멀티 칩 패키지; 및 상기 제1 슬라이스 활성화 신호 또는 상기 제1 및 제2 슬라이스 활성화 신호를 상기 멀티 칩 패키지에 제공하고, 상기 다수의 슬라이스의 활성화 모드를 제어하기 위한 컨트롤러를 구비할 수 있다.
바람직하게, 상기 활성화 모드는 상기 다수의 슬라이스가 제1 슬라이스 활성화 신호에 응답하여 활성화되는 제1 활성화 모드와, 상기 다수의 슬라이스가 제1 및 제2 슬라이스 활성화 신호에 응답하여 활성화되는 제2 활성화 모드를 포함하는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 멀티 칩 패키지는, 관통 비아로 연결되는 다수의 슬라이스를 구비하는 멀티 칩 패키지에 있어서, 상기 다수의 슬라이스 각각은, 상기 다수의 슬라이스의 활성화 모드에 따라 슬라이스 활성화 신호를 해당 슬라이스 내부 회로로 전달하기 위한 제1 및 제2 출력부를 구비하는 제1 신호 전달부; 및 임의의 신호를 상기 해당 슬라이스 내부 회로로 전달하기 위한 제2 신호 전달부를 구비하되, 상기 제2 신호 전달부는, 상기 제1 출력부에 대응하는 출력부; 및 상기 제2 출력부에 대응하는 더미 출력부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 제1 신호 전달부와 상기 제2 신호 전달부는 신호가 전달되는데 반영되는 로딩이 서로 동일한 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 멀티 칩 패키지는 관통 실리콘 비아를 구비하고 있으며, 관통 실리콘 비아의 추가 설계 없이도 활성화 모드에 따라 다양한 동작을 수행하는 것이 가능하다.
멀티 칩 패키지의 호환성을 높여 멀티 칩 패키지의 생산성 및 가격 경쟁력을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 멀티 다이 패키지(multi die package)를 설명하기 위한 도면이다.
도 2 는 본 발명의 실시예에 따른 관통 실리콘 비아를 사용하는 멀티 칩 패키지를 설명하기 위한 도면이다.
도 3 은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위한 도면이다.
도 4 는 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 설명하기 위한 도면이다.
도 5 는 본 발명의 실시예에 따른 멀티 칩 패키지를 이용하는 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 관통 실리콘 비아를 사용하는 멀티 칩 패키지를 설명하기 위한 도면이다.
도 2 를 참조하면, 멀티 칩 패키지는 다수의 반도체 칩(CP_1, ... CP_N)이 수직으로 쌓여있으며, 다수의 반도체 칩(CP_1, ... CP_N)은 실리콘 관통 비아(TSV)를 통해 전기적으로 연결된다. 여기서, 기판에 연결되어 있는 반도체 칩을 '마스터 칩'이라 칭하고, 그외 다수의 반도체 칩을 '슬레이브 칩'이라 칭한다. 다시 말하면, 마스터 칩(CP_1)과 다수의 슬레이브 칩(CP_2, ... CP_N)은 관통 실리콘 비아(TSV)를 통해 전기적으로 연결되어 있으며, 마스터 칩(CP_1)은 기판을 통해 전달되는 신호들을 입력받아 다수의 슬레이브 칩(CP_2, ... CP_N)을 제어한다. 관통 실리콘 비아(TSV)를 이용하는 구조는 와이어를 이용하는 구조보다 배선 거리가 크게 단축될 수 있기 때문에 고속화, 저전력화 및 소형화가 가능하다.
이하, 설명의 편의를 위하여 다수의 반도체 칩(CP_1, ... CP_N) 각각을 '슬라이스 칩(slice chip)'이라고 칭하기로 한다. 즉, 멀티 칩 패키지는 다수의 슬라이스 칩(CP_1, ... CP_N)을 구비하고 있으며, 다수의 슬라이스 칩(CP_1, ... CP_N)은 관통 실리콘 비아(TSV)로 연결된다.
이러한 관통 실리콘 비아(TSV)를 구비하는 구조의 경우 해당 슬라이스 칩을 활성화시키기 위한 선택 동작이 매우 어렵다. 다시 말하면, 도 1 과 같은 구조의 경우 각각의 슬라이스 칩에 해당 슬라이스 칩을 활성화시키기 위한 슬라이스 활성화 신호를 각각 인가할 수 있기 때문에 해당 슬라이스 칩을 활성화시키기 위한 선택 동작이 비교적 간단하다. 하지만, 도 2 와 같이 관통 실리콘 비아(TSV)로 연결된 구조의 경우 이러한 선택 동작은 간단히 해결될 문제가 아니다. 물론, 도 1 과 같은 개념으로 각각의 슬라이스 칩에 대하여 관통 실리콘 비아(TSV)를 추가하여 설계하면 손쉽게 선택 동작이 가능하지만, 이와 같은 설계는 와이어 개수를 최소화하기 위하여 관통 실리콘 비아(TSV)를 사용하는 본연의 목적을 위배하는 설계가 된다.
이하에서 살펴볼, 본 발명의 실시예에 따른 멀티 칩 패키지는 관통 실리콘 비아(TSV)의 추가 설계 없이도 다수의 슬라이스 칩 중 원하는 슬라이스 칩을 선택하여 활성화시키는 것이 가능하다. 설명의 편의를 위하여 다수의 슬라이스 칩이 클럭 인에이블 신호에 의하여 활성화되는 것을 일례로 한다. 여기서, 클럭 인에이블 신호는 해당 슬라이스 칩에 인가되는 클럭 신호의 활성화 여부를 제어하기 위한 신호로써, 해당 슬라이스 칩이 동작하기 위하여 가장 먼저 활성화되는 신호라 할 수 있다. 즉, 다수의 슬라이스 칩 각각은 클럭 인에이블 신호가 입력되어야만 활성화된다.
도 3 은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위한 도면이다. 설명의 편의를 위하여 제1 클럭 인에이블 신호(CKE1) 또는/및 제2 클럭 인에이블 신호(CKE2)에 의하여 4 개의 슬라이스 칩이 선택적으로 활성화되는 것을 일례로 한다.
도 3 을 참조하면, 멀티 칩 패키지는 제1 내지 제4 슬라이스 칩(310, 320, 330, 340)을 구비하며, 제1 내지 제4 슬라이스 칩(310, 320, 330, 340)은 제1 및 제2 관통 실리콘 비아(TSV1, TSV2)로 연결되어 있다. 여기서, 제1 관통 실리콘 비아(TSV1)는 제1 클럭 인에이블 신호(CKE1)를 전달하기 위한 것이고, 제2 관통 실리콘 비아(TSV2)는 제2 클럭 인에이블 신호(CKE2)를 전달하기 위한 것이다.
설명의 편의를 위하여 제1 및 제3 슬라이스 칩(310, 330)이 홀수 층에 배치되고, 제2 및 제4 슬라이스 칩(320, 340)이 짝수 층에 배치된다고 가정하기로 한다.
우선, 홀수 층에 배치된 제1 슬라이스 칩(310)과 제3 슬라이스 칩(330) 중 제1 슬라이스 칩(310)을 대표로 설명하기로 한다. 제1 슬라이스 칩(310)은 제1 클럭 인에이블 신호(CKE1)를 전달하기 위한 제1 신호 전달부(311)와, 제2 클럭 인에이블 신호(CKE2)를 전달하기 위한 제2 신호 전달부(312), 및 제1 및 제2 신호 전달부(311, 312)의 신호 전달 여부를 제어하는 슬라이스 아이디 생성부(313)를 구비한다.
여기서, 제1 신호 전달부(311)는 제1 클럭 인에이블 신호(CKE1)를 제1 관통 실리콘 비아(TSV1) 및 제1 슬라이스 칩(310)의 내부 회로(도시되지 않음)로 전달하기 위한 것으로, 'EN_SL' 제어 신호에 응답하여 제1 클럭 인에이블 신호(CKE1)를 제1 관통 실리콘 비아(TSV1)로 출력하는 제1 입력부(311A)와, 'OD' 제어 신호에 응답하여 제1 관통 실리콘 비아(TSV1)를 통해 전달되는 신호를 제1 슬라이스 칩(310)의 내부 회로로 출력하는 제1 출력부(311B), 및 활성화 모드 신호(MD)에 응답하여 제1 관통 실리콘 비아(TSV1)를 통해 전달되는 신호가 제1 슬라이스 칩(310)의 내부 회로로 전달되는 것을 제어하기 위한 제2 출력부(311C)를 구비한다. 여기서, 활성화 모드 신호(MD)는 제1 내지 제4 슬라이스 칩(310, 320, 330, 340)의 활성화 동작에 대응하는 신호로써, 제1 클럭 인에이블 신호(CKE1)를 이용하여 제1 내지 제4 슬라이스 칩(310, 320, 330, 340)을 모두 활성화시키는 모드(이하, '3DS 모드'라 칭함)와, 제1 및 제2 클럭 인에이블 신호(CKE1, CKE2)를 이용하여 제1 및 제3 슬라이스 칩(310, 330)과 제2 및 제4 슬라이스 칩(320, 340)을 따로 활성화시키는 모드(이하, 'QDP 모드'라 칭함)를 구분하는데 사용하는 신호이다.
그리고, 제2 신호 전달부(312)는 제2 클럭 인에이블 신호(CKE2)를 제2 관통 실리콘 비아(TSV2) 및 제1 슬라이스 칩(310)의 내부 회로로 전달하기 위한 것으로, 'EN_SL' 제어 신호에 응답하여 제2 클럭 인에이블 신호(CKE2)를 제2 관통 실리콘 비아(TSV2)로 출력하는 입력부(312A)와, 'EV' 제어 신호에 응답하여 제2 관통 실리콘 비아(TSV2)를 통해 전달되는 신호를 제1 슬라이스 칩(310)의 내부 회로로 출력하는 출력부(312B)를 구비한다.
마지막으로, 슬라이스 아이디 생성부(313)는 제1 내지 제4 슬라이스 칩(310, 320, 330, 340)이 적층되는 순서에 따라 'OD' 제어 신호, 'EV' 제어 신호, 'EN_SL' 제어 신호를 생성한다. 다시 말하면, 제1 슬라이스 칩(310)은 슬라이스 아이디 생성부(313)에 의하여 '1' 층에 대응하는 아이디를 부여받고, 제2 슬라이스 칩(320)은 해당 슬라이스 칩 아이디 생성부(도시되지 않음)에 의하여 '2' 층에 대응하는 아이디를 부여받는다. 마찬가지로, 제3 및 제4 슬라이스 칩(330, 340) 각각은 '3' 층과 '4' 층에 대응하는 아이디를 부여받는다.
예컨대, 제1 슬라이스 칩(310)의 경우 '1' 층에 대응하는 아이디를 부여받으며, 홀수 층에 대응하는 'OD' 제어 신호는 활성화되고 짝수 층에 대응하는 'EV' 제어 신호는 비활성화된다. 반대로, 제2 슬라이스 칩(320)의 '2' 층에 대응하는 아이디를 부여받으며, 짝수 층에 대응하는 'EV' 제어 신호는 활성화되고, 홀수 층에 대응하는 'OD' 제어 신호는 비활성화된다. 'EN_SL' 제어 신호의 경우 '1' 층에 대응하는 아이디에서만 활성화되고 이외 다른 층의 경우에는 비활성화된다.
이하, QDP 모드와 3DS 모드에 대한 동작을 살펴보기로 한다. 위에서 설명하였듯이, QDP 모드는 제1 및 제2 클럭 인에이블 신호(CKE1, CKE2)를 입력받아 제1 및 제3 슬라이스 칩(310, 330)과 제2 및 제4 슬라이스 칩(320, 340)의 활성화 동작을 각각 제어하는 모드이며, 3DS 모드는 제1 클럭 인에이블 신호(CKE1)만 입력받아 제1 내지 제4 슬라이스 칩(310, 320, 330, 340)의 활성화 동작을 제어하는 모드이다. 또한, 위에서 설명하였듯이, 홀수 층에 배치되는 슬라이스 칩의 'OD' 제어 신호는 활성화되고 'EV' 제어 신호는 비활성화되며, 그리고 짝수 층에 배치되는 슬라이스 칩의 'EV' 제어 신호는 활성화되고 'OD' 제어 신호는 비활성화된다.
우선, QDP 모드에 대해서 살펴보기로 한다.
QDP 모드에서는 제1 및 제2 클럭 인에이블 신호(CKE1, CKE2)가 입력된다.
제1 클럭 인에이블 신호(CKE1)는 제1 슬라이스 칩(310)의 제1 입력부(311A)로 입력되어 제1 관통 실리콘 비아(TSV1)로 전달되고, 활성화된 'OD' 제어 신호에 응답하여 제1 출력부(311B)를 통해 제1 슬라이스 칩(310)의 내부 회로로 전달된다. 이렇게 전달된 제1 클럭 인에이블 신호(CKE1)에 의하여 제1 슬라이스 칩(310)은 활성화될 수 있다. 이에 반하여, 제2 클럭 인에이블 신호(CKE2)는 제1 슬라이스 칩(310)의 입력부(312A)로 입력되어 제2 관통 실리콘 비아(TSV2)로 전달되지만 'EV' 제어 신호가 비활성화되어 있기 때문에 출력부(312B)를 통해 제1 슬라이스 칩(310)의 내부 회로로 전달되지 않는다.
이어서, 짝수 층에 배치된 제2 슬라이스 칩(320)은 제1 슬라이스 칩(310)과 반대로 동작한다. 즉, 제2 관통 실리콘 비아(TSV2)를 통해 전달되는 제2 클럭 인에이블 신호(CKE2)를 제1 출력부(321B)를 통해 제2 슬라이스 칩(320)의 내부 회로로 전달하고, 제1 관통 실리콘 비아(TSV1)를 통해 전달되는 제1 클럭 인에이블 신호(CKE1)를 제2 슬라이스 칩(320)의 내부 회로로 전달하지 않는다.
결국, 제1 및 제3 슬라이스 칩(310, 330)은 제1 클럭 인에이블 신호(CKE1)에 응답하여 활성화되고, 제2 및 제4 슬라이스 칩(320, 340)은 제2 클럭 인에이블 신호(CKE2)에 응답하여 활성화된다.
한편, QDP 모드에서 활성화 모드 신호(MD)는 비활성화된다. 따라서, 제1 관통 실리콘 비아(TSV1)를 통해 전달되는 제1 클럭 인에이블 신호(CKE1)는 제1 내지 제4 슬라이스 칩(310, 320, 330, 340) 각각의 제2 출력부(311C, 321C, ...)를 통해 해당 내부 회로로 전달되지 않는다.
다음으로, 3DS 모드를 살펴보기로 한다. 3DS 모드에서는 활성화 모드 신호(MD)가 활성화되며, 제1 클럭 인에이블 신호(CKE1)만 입력된다.
제1 클럭 인에이블 신호(CKE1)는 제1 슬라이스 칩(310)의 제1 입력부(311A)로 입력되어 제1 관통 실리콘 비아(TSV1)로 전달되고, 활성화된 'OD' 제어 신호에 응답하여 제1 출력부(311B)를 통해 제1 슬라이스 칩(310)의 내부 회로로 전달된다. 이렇게 전달된 제1 클럭 인에이블 신호(CKE1)에 의하여 제1 슬라이스 칩(310)은 활성화될 수 있다.
이어서, 짝수 층에 배치된 제2 슬라이스 칩(320)은 제1 관통 실리콘 비아(TSV1)를 통해 전달되는 제1 클럭 인에이블 신호(CKE1)를 입력받는다. 그리고, 제1 클럭 인에이블 신호(CKE1)는 활성화된 활성화 모드 신호(MD)에 응답하여 제2 출력부(321C)를 통해 제2 슬라이스 칩(320)의 내부 회로로 전달된다. 이렇게 전달된 제1 클럭 인에이블 신호(CKE1)에 의하여 제2 슬라이스 칩(320)은 활성화될 수 있다. 제3 및 제4 슬라이스 칩(330, 340) 각각은 제1 및 제2 슬라이스 칩(310, 320)의 동작과 유사하기 때문에 그에 대한 설명은 생략하기로 한다.
결국, 3DS 모드에서는 제1 클럭 인에이블 신호(CKE1)가 제1 내지 제4 슬라이스 칩(310, 320, 330, 340)의 활성화 동작을 제어한다.
본 발명의 실시예에 따른 멀티 칩 패키지는 제1 클럭 인에이블 신호(CKE1)만을 입력받는 3DS 모드와 제1 및 제2 클럭 인에이블 신호(CKE1, CKE2)를 입력받는 QDP 모드를 호환하여 수행하는 것이 가능하다.
도 4 는 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 설명하기 위한 도면이다. 설명의 편의를 위하여 다수의 슬라이스 칩 중 대표로 하나의 슬라이스 칩(410)만 도시하였다.
도 4 를 참조하면, 슬라이스 칩(410)는 제1 신호 전달부(411)와 제2 신호 전달부(412)를 구비한다.
제1 신호 전달부(411)는 활성화 모드 신호(MD)에 응답하여 제1 클럭 인에이블 신호(CKE1)를 슬라이스 칩(410)의 내부 회로로 전달하기 위한 것으로, 제1 입력부(411A)와, 제1 및 제2 출력부(411B, 411C)를 구비한다. 여기서, 제1 입력부(411A)와, 제1 및 제2 출력부(411B, 411C)는 도 3 에서 이미 설명한 구성이기 때문에 자세한 설명은 생략하기로 한다.
이어서, 제2 신호 전달부(412)는 제2 클럭 인에이블 신호(CKE2)를 슬라이스 칩(410)의 내부 회로로 전달하기 위한 것으로, 입력부(412A)와, 출력부(412B), 및 더미 출력부(412C)를 구비한다. 여기서, 입력부(412A)와 출력부(412B)는 제2 클럭 인에이블 신호(CKE2)를 전달하는데 사용되며, 더미 출력부(412C)는 제1 신호 전달부(411)로 전달되는 제1 클럭 인에이블 신호(CKE1)와 제2 신호 전달부(412)로 전달되는 제2 클럭 인에이블 신호(CKE2)의 로딩을 동일하게 하기 위한 구성이다.
본 발명의 실시예에 따른 멀티 칩 패키지는 제2 클럭 인에이블 신호(CKE2)가 전달되는 제2 신호 전달부(412)에 더미 출력부(412C)를 추가로 구비하여 제1 신호 전달부(411)와 제2 신호 전달부(412)의 로딩을 서로 동일하게 해줌으로써, 제1 클럭 인에이블 신호(CKE1)와 제2 클럭 인에이블 신호(CKE2)의 스큐를 차이를 줄여주는 것이 가능하다.
도 4 의 실시예에서는 제2 클럭 인에이블 신호(CKE2)가 전달되는 경로에 더미 출력부(412C)를 구비하였지만, 본 발명의 실시예에 따른 멀티 칩 패키지는 제2 클럭 인에이블 신호(CKE2) 이외에 다른 커맨드 신호(CMD)나 기타 다른 신호의 경로에 더미 출력부를 구비하는 것도 가능하다.
도 5 는 본 발명의 실시예에 따른 멀티 칩 패키지를 이용하는 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
도 5 를 참조하면, 멀티칩 패키지 시스템은 컨트롤러(510)와, 멀티 칩 패키지(520)를 구비한다.
컨트롤러(510)는 활성화 모드 신호(MD)와 제1 클럭 인에이블 신호(CKE1) 및 제2 클럭 인에이블 신호(CKE2)를 생성하여 멀티 칩 패키지(520)에 제공하고, 멀티 칩 패키지(520)는 이 신호들을 입력받아 3DS 모드 또는 QDP 모드와 같은 다수의 슬라이스 칩의 활성화 동작 모드를 수행한다.
참고로, 종래에는 멀티 칩 패키지(520)는 QDP 모드 또는 3DS 모드로 고정되어 양산되기 때문에 호환이 불가능하였다. 하지만, 본 발명의 실시예에 따른 멀티 칩 패키지 시스템은 멀티 칩 패키지가 QDP 모드 및 3DS 모드를 모두 지원하기 때문에 컨트롤러(510)에서 원하는 모드를 선택하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 멀티 칩 패키지는 관통 실리콘 비아를 최소화하는 목적을 유지하면서 활성화 모드에 따라 3DS 모드와 QDP 모드를 모두 수행하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
310 : 제1 슬라이스 칩
320 : 제2 슬라이스 칩
330 : 제3 슬라이스 칩
340 : 제4 슬라이스 칩

Claims (12)

  1. 관통 비아로 연결되는 다수의 슬라이스를 구비하는 멀티 칩 패키지에 있어서,
    상기 다수의 슬라이스 각각은,
    슬라이스 활성화 신호를 입력받으며, 해당 슬라이스 아이디에 응답하여 상기 슬라이스 활성화 신호를 상기 관통 비아로 출력하는 입력부;
    상기 해당 슬라이스 아이디에 응답하여 상기 관통 비아를 통해 전달되는 신호를 해당 슬라이스의 내부 회로로 출력하는 제1 출력부; 및
    상기 다수의 슬라이스의 활성화 모드에 응답하여 상기 관통 비아를 통해 전달되는 신호가 상기 내부 회로로 전달되는 것을 제어하기 위한 제2 출력부
    를 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제1항에 있어서,
    상기 다수의 슬라이스 각각에 해당하는 슬라이스 아이디를 생성하기 위한 아이디 생성부를 더 구비하는 멀티 칩 패키지.
  3. 제1항에 있어서,
    상기 다수의 슬라이스 중 상기 슬라이스 활성화 신호를 입력받는 슬라이스를 제외한 나머지 슬라이스의 입력부는 비활성화되는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제1항에 있어서,
    상기 활성화 모드는 상기 다수의 슬라이스가 하나의 활성화 신호에 응답하여 활성화되는 제1 활성화 모드와, 상기 다수의 슬라이스가 다수의 활성화 신호에 응답하여 활성화되는 제2 활성화 모드를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제1 및 제2 관통 비아로 연결되는 다수의 슬라이스를 포함하며 상기 다수의 슬라이스 각각은,
    제1 슬라이스 활성화 신호를 상기 제1 관통 비아 및 해당 슬라이스 내부 회로로 전달하기 위한 제1 신호 전달부와, 제2 슬라이스 활성화 신호를 상기 제2 관통 비아 및 상기 해당 슬라이스 내부 회로로 전달하기 위한 제2 신호 전달부를 구비하는 멀티 칩 패키지; 및
    상기 제1 슬라이스 활성화 신호 또는 상기 제1 및 제2 슬라이스 활성화 신호를 상기 멀티 칩 패키지에 제공하고, 상기 다수의 슬라이스의 활성화 모드를 제어하기 위한 컨트롤러
    를 구비하는 멀티 칩 패키지 시스템.
  6. 제5항에 있어서,
    상기 제1 신호 전달부는 상기 활성화 모드에 대응하는 정보를 제공받아 상기 제1 슬라이스 활성화 신호가 상기 해당 슬라이스 내부 회로로 전달되는 것을 제어하는 것을 특징으로 하는 멀티 칩 패키지 시스템.
  7. 제5항에 있어서,
    상기 제1 신호 전달부는,
    상기 제1 슬라이스 활성화 신호를 입력받으며, 해당 슬라이스 아이디에 응답하여 상기 제1 슬라이스 활성화 신호를 상기 제1 관통 비아로 출력하는 입력부;
    상기 해당 슬라이스 아이디에 응답하여 상기 제1 관통 비아를 통해 전달되는 신호를 해당 슬라이스의 내부 회로로 출력하는 제1 출력부; 및
    상기 활성화 모드에 응답하여 상기 제1 관통 비아를 통해 전달되는 신호가 상기 내부 회로로 전달되는 것을 제어하기 위한 제2 출력부를 구비하는 것을 특징으로 하는 멀티 칩 패키지 시스템.
  8. 제5항에 있어서,
    상기 제2 신호 전달부는,
    상기 제2 슬라이스 활성화 신호를 입력받으며, 해당 슬라이스 아이디에 응답하여 상기 제2 슬라이스 활성화 신호를 상기 제2 관통 비아로 출력하는 입력부; 및
    상기 해당 슬라이스 아이디에 응답하여 상기 제2 관통 비아를 통해 전달되는 신호를 해당 슬라이스의 내부 회로로 출력하는 출력부를 구비하는 것을 특징으로 하는 멀티 칩 패키지 시스템.
  9. 제5항에 있어서,
    상기 활성화 모드는 상기 다수의 슬라이스가 제1 슬라이스 활성화 신호에 응답하여 활성화되는 제1 활성화 모드와, 상기 다수의 슬라이스가 제1 및 제2 슬라이스 활성화 신호에 응답하여 활성화되는 제2 활성화 모드를 포함하는 것을 특징으로 하는 멀티 칩 패키지 시스템.
  10. 관통 비아로 연결되는 다수의 슬라이스를 구비하는 멀티 칩 패키지에 있어서,
    상기 다수의 슬라이스 각각은,
    상기 다수의 슬라이스의 활성화 모드에 따라 슬라이스 활성화 신호를 해당 슬라이스 내부 회로로 전달하기 위한 제1 및 제2 출력부를 구비하는 제1 신호 전달부; 및
    임의의 신호를 상기 해당 슬라이스 내부 회로로 전달하기 위한 제2 신호 전달부를 구비하되,
    상기 제2 신호 전달부는,
    상기 제1 출력부에 대응하는 출력부; 및
    상기 제2 출력부에 대응하는 더미 출력부를 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  11. 제10항에 있어서,
    상기 활성화 모드는 상기 다수의 슬라이스가 하나의 활성화 신호에 응답하여 활성화되는 제1 활성화 모드와, 상기 다수의 슬라이스가 다수의 활성화 신호에 응답하여 활성화되는 제2 활성화 모드를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  12. 제10항에 있어서,
    상기 제1 신호 전달부와 상기 제2 신호 전달부는 신호가 전달되는데 반영되는 로딩이 서로 동일한 것을 특징으로 하는 멀티 칩 패키지.
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