KR20110072549A - 반도체 장치 - Google Patents

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KR20110072549A KR1020090129528A KR20090129528A KR20110072549A KR 20110072549 A KR20110072549 A KR 20110072549A KR 1020090129528 A KR1020090129528 A KR 1020090129528A KR 20090129528 A KR20090129528 A KR 20090129528A KR 20110072549 A KR20110072549 A KR 20110072549A
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Abstract

반도체 장치는 적층된 복수의 반도체 칩과, 적층된 상기 복수의 반도체 칩과 신호교환을 하기 위한 반도체 칩 관통라인을 구비한다. 여기에서 복수의 반도체 칩은 각각, 출력신호를 전송하는 전송라인과, 전송라인을 통해서 전송된 출력신호를 복수의 반도체 칩 선택신호 중 할당된 반도체 칩 선택신호에 응답하여 반도체 칩 관통라인으로 전달하는 신호 전달부를 포함하는 것을 특징으로 한다.
전송라인, 부하, 반도체 장치, 신호교환, 데이터 신호

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 반도체 칩 관통라인을 통해서 신호를 전달하는 기술에 관한 것이다.
반도체 장치를 고집적화 시키기 위하여 다양한 형태의 패키지(Package) 방식이 제안되고 있다. 특히, 복수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 복수의 반도체 칩에 공통적으로 신호를 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.
일반적으로 적층된 복수의 반도체 칩은 마스터 칩(Master Chip) 및 하나 이상의 슬레이브 칩(Slave Chip)으로 구분할 수 있다. 마스터 칩(Master Chip)은, 외부와 신호를 교환하는 동작 및 슬레이브 칩(Slave Chip)을 제어하는 역할을 수행하도록 구성된다. 또한, 각 슬레이브 칩(Slave Chip)은 마스터 칩(Master Chip)의 제 어에 따라 특정 동작을 수행하도록 구성된다. 예를 들면, 반도체 메모리 장치의 경우 마스터 칩(Master Chip)은 신호의 입출력 및 제어신호에 관련된 주변회로(Peripheral)를 구비하고, 슬레이브 칩(Slave Chip)은 데이터 저장을 위한 메모리 뱅크를 구비한다. 참고적으로 마스터 칩(Master Chip) 및 슬레이브 칩(Slave Chip)은 필요에 따라 할당된 회로의 구성이 변경될 수 있다.
한편, 반도체 칩 관통라인과 각 반도체 칩의 전송라인 사이에 신호를 교환할 때, 적층된 반도체 칩의 수가 증가할수록 전송라인 및 반도체 칩 관통라인의 부하값이 커지므로 목표된 타이밍에 신호를 전달하는 것이 힘들어지고 있다.
본 발명은 반도체 칩 관통라인을 통해서 전송되는 신호의 전달특성을 향상시킨 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 적층된 복수의 반도체 칩; 및 적층된 상기 복수의 반도체 칩과 신호교환을 하기 위한 반도체 칩 관통라인을 구비하며, 상기 복수의 반도체 칩은 각각, 출력신호를 전송하는 전송라인; 및 상기 전송라인을 통해서 전송된 상기 출력신호를 복수의 반도체 칩 선택신호 중 할당된 반도체 칩 선택신호에 응답하여 상기 반도체 칩 관통라인으로 전달하는 신호 전달부를 포함하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 적층된 복수의 반도체 칩; 및 적층된 상기 복수의 반도체 칩과 신호교환을 하기 위한 반도체 칩 관통라인을 구비하며, 상기 복수의 반도체 칩은 각각, 전송라인; 및 상기 반도체 칩 관통라인을 통해서 전송된 입력신호를 복수의 반도체 칩 선택신호 중 할당된 반도체 칩 선택신호에 응답하여 상기 전송라인으로 전달하는 신호 전달부를 포함하는 반도체 장치가 제공된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 개념도이다.
본 실시예에 따른 반도체 장치(1)는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 1을 참조하면, 반도체 장치(1)는 적층된 복수의 반도체 칩(CHIP1,CHIP2,CHIP3)과, 반도체 칩 관통라인(100)을 구비한다. 반도체 칩 관통라인(100)은 복수의 반도체 칩(CHIP1,CHIP2,CHIP3)과 신호교환을 하기 위해 구비되며, 실리콘 관통라인(Through Silicon Via, TSV)이라고 지칭하기도 한다.
본 실시예에서 복수의 반도체 칩(CHIP1,CHIP2,CHIP3)은 각각, 전송라인과 신호 전달부를 포함하고 있다. 즉, 제1 반도체 칩(CHIP1)은 제1 전송라인(11)과 제1 신호 전달부(12)를 구비한다. 여기에서 제1 신호 전달부(12)는 제1 전송라인(11)을 통해서 전송된 출력신호(READ_DATA1)를 제1 반도체 칩 선택신호(SEL1)에 응답하여 반도체 칩 관통라인(100)으로 전달한다. 또한, 제2 반도체 칩(CHIP2)은 제2 전송라인(21)과 제2 신호 전달부(22)를 구비한다. 여기에서 제2 신호 전달부(22)는 제2 전송라인(21)을 통해서 전송된 출력신호(READ_DATA2)를 제2 반도체 칩 선택신호(SEL2)에 응답하여 반도체 칩 관통라인(100)으로 전달한다. 또한, 제3 반도체 칩(CHIP3)은 제3 전송라인(31)과 제3 신호 전달부(32)를 구비한다. 여기에서 제3 신호 전달부(32)는 제3 전송라인(31)을 통해서 전송된 출력신호(READ_DATA3)를 제3 반도체 칩 선택신호(SEL3)에 응답하여 반도체 칩 관통라인(100)으로 전달한다.
제1 내지 제3 반도체 칩 선택신호(SEL1,SEL2,SEL3)는 어느 하나가 선택적으로 활성화 되며, 활성화된 해당 반도체 칩 선택신호의 제어를 받는 신호 전달부는 반도체 칩 관통라인(100)으로 출력신호를 전달하게 된다. 예를 들면 제3 반도체 칩 선택신호(SEL3)가 활성화 되면 제3 신호 전달부(32)는 제3 전송라인(31)을 통해서 전송된 출력신호(READ_DATA3)를 반도체 칩 관통라인(100)으로 전달하게 된다. 이때, 제1 신호 전달부(12)는 제1 전송라인(11)과 반도체 칩 관통라인(100) 사이에 신호전달경로를 형성하지 않는다. 또한, 제2 신호 전달부(22)도 제2 전송라인(21)과 반도체 칩 관통라인(100) 사이에 신호전달경로를 형성하지 않는다. 따라서 제3 출력신호(READ_DATA3)가 전달되는 경로의 부하값은 반도체 칩 관통라인(100)의 부하값과 거의 동일하며, 제1 및 제2 반도체 칩(CHIP1, CHIP2)의 전송라인(11,21)의 부하값의 영향을 받지 않는다.
도 2는 신호 전달부의 실시예에 따른 회로도이다.
본 실시예에서 신호 전달부는 반도체 칩 선택신호의 제어를 받는 삼상 버퍼부(Tri-state buffer)로 구성되었다. 제1 신호 전달부(12), 제2 신호 전달부(22), 제3 신호 전달부(32)의 내부구조 및 동작은 실질적으로 동일하므로 대표적으로 제3 신호 전달부(32)를 자세히 살펴보기로 한다.
도 2를 참조하면 제3 신호 전달부(32)는 구동신호 생성부(32_1)와, 신호 구동부(32_2)로 구성된다.
구동신호 생성부(32_1)는 제3 반도체 칩 선택신호(SEL3)에 응답하여 제3 출력신호(READ_DATA)에 대응하는 풀업 구동신호(PUP) 및 풀다운 구동신호(PDN)를 생성한다. 구동신호 생성부(32_1)는 제3 반도체 칩 선택신호(SEL3) 및 제3 출력신호(READ_DATA)를 부정 논리곱하여 풀업 구동신호(PUP)를 출력하는 제1 로직부(NAND)와, 제3 출력신호(READ_DATA) 및 제3 반도체 칩 선택신호(SEL3)의 반전신호를 부정 논리합하여 풀다운 구동신호(PDN)를 출력하는 제2 로직부(NOR)로 구성된다.
신호 구동부(32_2)는 풀업 구동신호(PUP) 및 풀다운 구동신호(PDN)에 응답하여 반도체 칩 관통라인(100)을 풀업/풀다운 구동한다. 신호 구동부(32_2)는 전원전압단(VDD)과 출력노드(N0) 사이에 접속되며 풀업 구동신호(PUP)의 제어를 받는 풀업 구동부(MP1)과, 접지전압단(VSS)과 출력노드(N0) 사이에 접속되며 풀다운 구동신호(PDN)의 제어를 받는 풀다운 구동부(MN1)로 구성된다. 본 실시예에서 풀업 구동부는 PMOS 트랜지스터로 구성되며, 풀다운 구동부는 NMOS 트랜지스터로 구성되었 다.
우선, 제3 반도체 칩 선택신호(SEL3)가 로우레벨로 비활성화 되면, 구동신호 생성부(32_1)는 하이레벨의 풀업 구동신호(PUP)와 로우레벨의 풀다운 구동신호(PDN)를 출력한다. 따라서 신호 구동부(32_2)는 반도체 칩 관통라인(TSV)을 구동하지 않게 된다. 즉 출력노드(N0)는 하이임피던스(High Impedance, Hi-Z) 상태가 된다.
다음으로, 제3 반도체 칩 선택신호(SEL3)가 하이레벨로 활성화 되면, 구동신호 생성부(32_1)는 제3 출력신호(READ_DATA)의 논리레벨에 대응하는 풀업 구동신호(PUP) 및 풀다운 구동신호(PDN)를 생성하게 된다. 따라서 신호 구동부(32_2)는 풀업 구동신호(PUP) 및 풀다운 구동신호(PDN)의 제어에 따라 반도체 칩 관통라인(TSV)을 풀업/풀다운 구동하게 된다.
도 3은 도 1의 반도체 장치의 좀 더 구체적인 실시예를 나타낸 도면이다.
본 실시예에 따른 반도체 장치(2)는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 반도체 장치(2)는 적층된 복수의 반도체 칩(CHIP1,CHIP2,CHIP3)과, 반도체 칩 관통라인(200)을 구비한다. 반도체 칩 관통라인(200)은 복수의 반도체 칩(CHIP1,CHIP2,CHIP3)과 신호교환을 하기 위해 구비되며, 실리콘 관통라인(Through Silicon Via, TSV)이라고 지칭하기도 한다.
본 실시예에서 복수의 반도체 칩(CHIP1,CHIP2,CHIP3)은 각각, 전송라인과 신호 전달부를 포함하고 있다.
즉, 제1 반도체 칩(CHIP1)은 제1 전송라인(41)과 제1 신호 전달부(42)를 구비한다. 여기에서 제1 신호 전달부(42)의 제2 삼상버퍼(42_2)는 반도체 칩 관통라인(200)을 통해서 전송된 입력신호(WRITE_DATAi)를 제1 반도체 칩 선택신호(SEL1) 및 입출력 선택신호(WE)에 응답하여 제1 전송라인(41)으로 전달한다. 또한, 제1 신호 전달부(42)의 제1 삼상버퍼(42_1)는 제1 전송라인(41)을 통해서 전송된 출력신호(READ_DATA1)를 제1 반도체 칩 선택신호(SEL1) 및 입출력 선택신호(/WE)에 응답하여 반도체 칩 관통라인(200)으로 전달한다.
제2 반도체 칩(CHIP2)은 제2 전송라인(51)과 제2 신호 전달부(52)를 구비한다. 여기에서 제2 신호 전달부(52)의 제4 삼상버퍼(52_2)는 반도체 칩 관통라인(200)을 통해서 전송된 입력신호(WRITE_DATAi)를 제2 반도체 칩 선택신호(SEL2) 및 입출력 선택신호(WE)에 응답하여 제2 전송라인(51)로 전달한다. 또한, 제2 신호 전달부(52)의 제3 삼상버퍼(52_1)는 제2 전송라인(51)을 통해서 전송된 출력신호(READ_DATA2)를 제2 반도체 칩 선택신호(SEL2) 및 입출력 선택신호(/WE)에 응답하여 반도체 칩 관통라인(200)으로 전달한다.
제3 반도체 칩(CHIP3)은 제3 전송라인(61)과 제3 신호 전달부(62)를 구비한다. 여기에서 제3 신호 전달부(62)의 제6 삼상버퍼(62_2)는 반도체 칩 관통라인(200)을 통해서 전송된 입력신호(WRITE_DATAi)를 제3 반도체 칩 선택신호(SEL3) 및 입출력 선택신호(WE)에 응답하여 제3 전송라인(61)으로 전달한다. 또한, 제3 신 호 전달부(62)의 제5 삼상버퍼(62_1)는 제3 전송라인(61)을 통해서 전송된 출력신호(READ_DATA3)를 제3 반도체 칩 선택신호(SEL3) 및 입출력 선택신호(WE)에 응답하여 반도체 칩 관통라인(200)으로 전달한다.
본 실시예에서 제1 내지 제3 반도체 칩 선택신호(SEL1,SEL2,SEL3)는 어느 하나가 선택적으로 활성화 되는 신호이며, 입출력 선택신호(WE,/WE)의 활성화 여부에 따라 선택된 반도체 칩의 출력신호를 반도체 칩 관통라인(200)으로 전달할 것인지, 입력신호를 선택된 반도체 칩의 전송라인으로 전달할 것인지가 결정된다.
첫 번째 예를 들면, 제3 반도체 칩 선택신호(SEL3)가 활성화 되고 입출력 선택신호(WE)가 비활성화 되면, 제3 신호 전달부(62)의 제5 삼상버퍼(62_1)는 제3 전송라인(61)을 통해서 전송된 출력신호(READ_DATA3)를 반도체 칩 관통라인(200)으로 전달하게 된다. 이때, 제1 신호 전달부(42)는 제1 전송라인(41)과 반도체 칩 관통라인(200) 사이에 신호전달경로를 형성하지 않는다. 또한, 제2 신호 전달부(52)도 제2 전송라인(51)과 반도체 칩 관통라인(200) 사이에 신호전달경로를 형성하지 않는다. 따라서 제3 출력신호(READ_DATA3)가 전달되는 경로의 부하값은 반도체 칩 관통라인(200)의 부하값과 거의 동일하며, 제1 및 제2 반도체 칩(CHIP1, CHIP2)의 전송라인의 부하값의 영향을 받지 않는다.
두 번째 예를 들면, 제3 반도체 칩 선택신호(SEL3) 및 입출력 선택신호(WE)가 모두 활성화 되면, 제3 신호 전달부(62)의 제6 삼상버퍼(62_2)는 반도체 칩 관통라인(200)을 통해서 전송된 입력신호(WRITE_DATAi)를 제3 전송라인(61)으로 전달 하게 된다. 이때 제3 신호 전달부(62)는 일종의 버퍼 역할을 하게 되므로, 제3 전송라인(61)을 통해서 입력신호(WRITE_DATA3)를 전송할 때 영향을 주는 부하값은 단지 제3 전송라인(61)의 부하값만을 고려하면 된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다.
특히, 상술한 실시예에서 제한된 수의 전송라인과 반도체 칩 관통라인을 구비한 반도체 장치를 예로 들었으나, 이는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위해 간단한 구성을 나타낸 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 개념도이다.
도 2는 신호 전달부의 실시예에 따른 회로도이다.
도 3은 도 1의 반도체 장치의 좀 더 구체적인 실시예를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
12,42 : 제1 신호 전달부
22,52 : 제2 신호 전달부
32,62 : 제3 신호 전달부
32_1 : 구동신호 생성부
32_2 : 신호 구동부
42_1 : 제1 삼상버퍼
42_2 : 제2 삼상버퍼
52_1 : 제3 삼상버퍼
52_2 : 제4 삼상버퍼
62_1 : 제5 삼상버퍼
62_2 : 제6 삼상버퍼
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (7)

  1. 적층된 복수의 반도체 칩; 및
    적층된 상기 복수의 반도체 칩과 신호교환을 하기 위한 반도체 칩 관통라인을 구비하며,
    상기 복수의 반도체 칩은 각각,
    출력신호를 전송하는 전송라인; 및
    상기 전송라인을 통해서 전송된 상기 출력신호를 복수의 반도체 칩 선택신호 중 할당된 반도체 칩 선택신호에 응답하여 상기 반도체 칩 관통라인으로 전달하는 신호 전달부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 반도체 칩 선택신호 중 어느 하나의 반도체 칩 선택신호가 선택적으로 활성화 되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 신호 전달부는 반도체 칩 선택신호의 제어를 받는 삼상 버퍼부(Tri-state buffer)를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 삼상 버퍼부는,
    상기 반도체 칩 선택신호에 응답하여 상기 출력신호에 대응하는 풀업 구동신호 및 풀다운 구동신호를 생성하는 구동신호 생성부; 및
    상기 풀업 구동신호 및 풀다운 구동신호에 응답하여 상기 반도체 칩 관통라인을 풀업/풀다운 구동하는 신호 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 적층된 복수의 반도체 칩; 및
    적층된 상기 복수의 반도체 칩과 신호교환을 하기 위한 반도체 칩 관통라인을 구비하며,
    상기 복수의 반도체 칩은 각각,
    전송라인; 및
    상기 반도체 칩 관통라인을 통해서 전송된 입력신호를 복수의 반도체 칩 선택신호 중 할당된 반도체 칩 선택신호에 응답하여 상기 전송라인으로 전달하는 신호 전달부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 반도체 칩 선택신호 중 어느 하나의 반도체 칩 선택신호가 선택적으로 활성화 되는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 신호 전달부는 반도체 칩 선택신호의 제어를 받는 삼상 버퍼부(Tri-state buffer)를 포함하는 것을 특징으로 하는 반도체 장치.
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