CN109949838B - 选通信号发生电路和包括其的半导体装置 - Google Patents

选通信号发生电路和包括其的半导体装置 Download PDF

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Abstract

本发明涉及一种选通信号发生电路和包括其的半导体装置，该选通信号发生电路包括：触发电路，被配置成根据时钟信号来产生上拉信号和下拉信号；第一主驱动器，被配置成响应于接收上拉信号和下拉信号而产生差分数据选通信号；以及第二主驱动器，被配置成响应于经由与第一主驱动器接收上拉信号和下拉信号的端子相反的端子接收上拉信号和下拉信号，而产生另一差分数据选通信号。

Description

选通信号发生电路和包括其的半导体装置
相关申请的交叉引用
本申请要求2017年12月21日向韩国专利局提交的申请号为10-2017-0176828的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体电路，更具体地，涉及一种选通信号发生电路和包括其的半导体装置。
背景技术
半导体电路(例如，DRAM或闪存)可以提供选通信号，该选通信号用于在读取操作中通知接收者半导体电路正在输出数据。
在半导体电路中，因为存储区、用于与存储区协作来执行数据的输入/输出的多个电路以及用于产生选通信号的电路集成在一起，所以重要的是尽可能地降低电路面积以使半导体电路的版图最小和降低功耗。
发明内容
各种实施例针对一种能够降低电路面积和功耗的选通信号发生电路以及包括其的半导体装置。
在一个实施例中，选通信号发生电路可以包括：触发电路，被配置成根据时钟信号来产生上拉信号和下拉信号；第一主驱动器，被配置成响应于接收所述上拉信号和所述下拉信号而产生差分数据选通信号；以及第二主驱动器，被配置成响应于经由与所述第一主驱动器接收所述上拉信号和所述下拉信号的端子相反的端子接收所述上拉信号和所述下拉信号而产生另一差分数据选通信号。
在一个实施例中，选通信号发生电路可以包括：触发电路，被配置成基于差分时钟信号和片上终端信号来产生第一上拉信号、第二上拉信号、第一下拉信号和第二下拉信号；第一主驱动器，被配置成响应于接收所述第一上拉信号和所述第一下拉信号而产生差分数据选通信号；以及第二主驱动器，被配置成响应于经由与所述第一主驱动器接收所述第一上拉信号和所述第一下拉信号的端子相反的端子接收所述第二上拉信号和所述第二下拉信号而产生另一差分数据选通信号。
在一个实施例中，半导体装置可以包括：核心块，包括存储单元阵列；焊盘阵列，包括用于数据的输入/输出的焊盘和用于输出差分数据选通信号以通知接收侧输出数据的焊盘；数据处理电路，被配置成在读取操作中通过使用时钟信号来串行化和驱动从所述核心块输出的并行数据，以及经由所述用于数据的输入/输出的焊盘将结果数据输出给所述半导体装置的外部；以及选通信号发生电路，被配置成根据所述时钟信号来产生所述差分数据选通信号，所述选通信号发生电路包括：触发电路，被配置成根据所述时钟信号来产生至少一个上拉信号和至少一个下拉信号；第一主驱动器，被配置成响应于从所述至少一个上拉信号之中接收上拉信号以及从所述至少一个下拉信号之中接收下拉信号，而产生差分数据选通信号；以及第二主驱动器，被配置成响应于经由与所述第一主驱动器接收所述上拉信号和所述下拉信号的端子相反的端子从所述至少一个上拉信号之中接收另一上拉信号以及从所述至少一个下拉信号之中接收另一下拉信号，而产生另一差分数据选通信号。
附图说明
图1是示出根据一个实施例的半导体装置的示例性配置的表示的示图。
图2是示出根据一个实施例的选通信号发生电路的示例性配置的表示的示图。
图3是示出图2中所示的第一预驱动器的示例性配置的表示的示图。
图4是示出图2中所示的第二预驱动器的示例性配置的表示的示图。
图5是示出图2中所示的第一主驱动器的示例性配置的表示的示图。
图6是示出图2中所示的第二主驱动器的示例性配置的表示的示图。
图7是根据一个实施例的选通信号发生方案的示例性时序图的表示。
具体实施方式
在下文中，将经由各种示例性实施例参照附图来描述选通信号发生电路和包括其的半导体装置。
图1是示出根据一个实施例的半导体装置10的示例性配置的表示的示图。
如图1中所示，根据一个实施例的半导体装置10可以包括核心块20、焊盘阵列30、数据处理电路40和选通信号发生电路100。
核心块20可以包括存储单元阵列21和电路(未示出)，该电路用于执行存储单元阵列21与存储单元阵列21外部之间的数据的输入/输出。
焊盘阵列30可以包括用于数据的输入/输出的焊盘31和用于输出差分数据选通信号DQS和DQSB以通知接收侧输出数据的焊盘32。
在读取操作中，数据处理电路40可以通过使用差分时钟信号ICLK、ICLKB和片上终端信号ODT(on-die termination signal)来串行化和驱动从核心块20输出的并行数据DATA_OUT，以及可以经由焊盘31将结果数据输出到半导体装置10的外部。在一个实施例中，差分时钟信号ICLK和ICLKB可以包括具有相反相位的差分信号，这样，时钟信号ICLKB可以为时钟信号ICLK的时钟取反信号ICLKB，且具有与时钟信号ICLK的相位相反的相位。在一些实施例中，时钟取反信号ICLKB可以具有与时钟信号ICLK的相位相差(例如但不限于)180度的相位。在一些实施例中，时钟取反信号ICLKB可以具有与时钟信号ICLK的相位反相的相位。
选通信号发生电路100可以响应于差分时钟信号ICLK和ICLKB、片上终端信号ODT和读取使能信号RDEN，而产生差分数据选通信号DQS和DQSB。
片上终端信号ODT可以在半导体装置10的写入操作时段中被激活，而读取使能信号RDEN可以响应于读取命令而在半导体装置10的读取操作时段中被激活。
图2是示出根据一个实施例的选通信号发生电路100的示例性配置的表示的示图。
如图2中所示，根据一个实施例的选通信号发生电路100可以包括触发电路200、第一主驱动器300和第二主驱动器400。
触发电路200可以在读取操作中响应于时钟信号而产生上拉信号和下拉信号。
第一主驱动器300可以通过分别经由上拉端子和下拉端子接收上拉信号和下拉信号，来产生差分数据选通信号DQS和DQSB中的信号(例如，数据选通信号DQS)。
第二主驱动器400可以通过经由与第一主驱动器300接收信号的端子相反的上拉端子和下拉端子接收上拉信号和下拉信号，来产生差分数据选通信号DQS和DQSB中的另一信号(即，负数据选通信号DQSB)。在一些实施例中，经由相反的端子接收信号可以意味着如果第一主驱动器300的上拉端子PU接收第一上拉信号UP1，而第一主驱动器300的下拉端子PD接收第一下拉信号DN1，则第二主驱动器400的上拉端子PU可以接收第二下拉信号DN2，而第二主驱动器400的下拉端子PD可以接收第二上拉信号UP2。在一些实施例中，差分数据选通信号DQS和DQSB中的数据选通信号DQSB可以为具有与数据选通信号DQS的电平相反的电平的数据选通互补信号DQSB。
触发电路200可以通过使用电源电压VDD、地电压VSS、差分时钟信号ICLK和ICLKB、片上终端信号ODT和读取使能信号RDEN，来产生第一上拉信号UP1和第二上拉信号UP2以及第一下拉信号DN1和第二下拉信号DN2。在一个实施例中，第一上拉信号UP1和第二上拉信号UP2可以被认作一个上拉信号，而第一下拉信号DN1和第二下拉信号DN2可以被认作一个下拉信号。
触发电路200可以包括串行化器210、第一预驱动器220和第二预驱动器230。
串行化器210可以通过响应于经由第一时钟输入端子CLKR和第二时钟输入端子CLKF输入的信号将经由第一数据输入端子DATAR和第二数据输入端子DATAF输入的信号串行化，来产生预上拉信号PRE_UP和预下拉信号PRE_DN。
串行化器210经由第一数据输入端子DATAR接收电源电压VDD，经由第二数据输入端子DATAF接收地电压VSS，经由第一时钟输入端子CLKR接收时钟信号ICLK，以及经由第二时钟输入端子CLKF接收负时钟信号ICLKB。
串行化器210可以被配置成使用管道锁存器(Pipe Latch,未示出)。
第一预驱动器220可以通过响应于读取使能信号RDEN、片上终端信号ODT和负片上终端信号ODTB而驱动预上拉信号PRE_UP，来产生和输出上拉信号，即，第一上拉信号UP1和第二上拉信号UP2。
第二预驱动器230可以通过响应于读取使能信号RDEN、片上终端信号ODT和负片上终端信号ODTB而驱动预下拉信号PRE_DN，来产生和输出下拉信号，即，第一下拉信号DN1和第二下拉信号DN2。
触发电路200还可以包括逻辑门240，该逻辑门240用于通过将片上终端信号ODT反相来产生负片上终端信号ODTB。在一个实施例中，逻辑门240可以通过将片上终端信号ODT反相来产生片上终端互补信号ODTB。因此，在该实施例中，片上终端互补信号ODTB可以具有与数据选通信号DQS的电平相反的电平。
虽然实施例阐明了这样的示例，其中负片上终端信号ODTB通过使用逻辑门240来产生，但是负片上终端信号ODTB可以从半导体装置10中的其他组件提供，在这种情况下，可以去除逻辑门240。
第一主驱动器300可以根据从第一预驱动器220输出的第一上拉信号UP1和从第二预驱动器230输出的第一下拉信号DN1来产生数据选通信号DQS。
第一主驱动器300可以经由上拉端子PU接收第一上拉信号UP1，以及可以经由下拉端子PD接收第一下拉信号DN1。
第二主驱动器400可以根据从第二预驱动器230输出的第二下拉信号DN2和从第一预驱动器220输出的第二上拉信号UP2来产生负数据选通信号DQSB。
第二主驱动器400经由上拉端子PU来接收第二下拉信号DN2，以及经由下拉端子PD来接收第二上拉信号UP2。
在一个实施例中，仅配置一个触发电路200，并且，为了使用该一个触发电路200来产生数据选通信号DQS和具有相反相位的负数据选通信号DQSB，第二下拉信号DN2而非第二上拉信号UP2输入给第二主驱动器400的上拉端子PU，以及第二上拉信号UP2而非第二下拉信号DN2输入给第二主驱动器400的下拉端子PD。
如果除触发电路200之外还使用另一单独的触发电路来产生负数据选通信号DQSB，该负数据选通信号DQSB应当具有与数据选通信号DQS的相位相反的相位，则地电压VSS和电源电压VDD应当分别输入给该另一单独的触发电路的串行化器的第一数据输入端子DATAR和第二数据输入端子DATAF，这与根据本发明的实施例的串行化器210是相反的。然而，当使用两个触发电路来产生数据选通信号DQS和负数据选通信号DQSB时，可能出现问题，因为电路面积和功耗可能比仅存在一个触发电路的情况要大。
图3是示出图2中所示的第一预驱动器220的示例性配置的表示的示图。
如图3中所示，第一预驱动器220可以包括第一逻辑门221至第五逻辑门225，以及第一晶体管226和第二晶体管227。
第一逻辑门221可以对预上拉信号PRE_UP和读取使能信号RDEN进行“与”操作，并提供输出。
第一逻辑门221仅在读取使能信号RDEN被激活到高电平时传递预上拉信号PRE_UP。
当读取使能信号RDEN被去激活到低电平(例如，写入操作)时，第一逻辑门221可以通过使得第一逻辑门221的输出端子转变到低电平来将第一上拉信号UP1保持在低电平。
第二逻辑门222可以分别经由第一控制端子和第二控制端子接收电源电压VDD和地电压VSS，将第一逻辑门221的输出反相，以及将输出提供给第三逻辑门223。
第三逻辑门223可以将第二逻辑门222的输出反相，以及输出第一上拉信号UP1。
第一晶体管226可以具有接收地电压VSS的栅极端子、与地端子耦接的源极端子以及漏极端子，该漏极端子同时耦接到第二逻辑门222的输出端子和第三逻辑门223的输入端子。
第四逻辑门224可以分别经由第一控制端子和第二控制端子接收负片上终端信号ODTB和片上终端信号ODT，仅在负片上终端信号ODTB被去激活(即，高电平)时将第一逻辑门221的输出反相，以及将输出提供给第五逻辑门225。
第五逻辑门225可以将第四逻辑门224的输出反相，以及输出第二上拉信号UP2。
第二晶体管227可以具有接收片上终端信号ODT的栅极端子、与地端子耦接的源极端子以及同时耦接到第四逻辑门224的输出端子和第五逻辑门225的输入端子的漏极端子。
第二晶体管227可以在片上终端信号ODT被激活(即，高电平)时将第五逻辑门225的输入端子下拉到低电平。
图4是示出图2中所示的第二预驱动器230的示例性配置的表示的示图。
如图4中所示，第二预驱动器230可以包括第一逻辑门231至第五逻辑门235，以及第一晶体管236和第二晶体管237。
第一逻辑门231可以对预下拉信号PRE_DN和读取使能信号RDEN进行“与”，并提供输出。
第一逻辑门231仅在读取使能信号RDEN被激活到高电平时传递预下拉信号PRE_DN。
当读取使能信号RDEN被去激活到低电平(例如，写入操作)时，第一逻辑门231可以通过使得第一逻辑门231的输出端子转变到低电平来将第一下拉信号DN1保持在低电平。
第二逻辑门232可以分别经由第一控制端子和第二控制端子来接收负片上终端信号ODTB和片上终端信号ODT，仅当负片上终端信号ODTB被去激活(即，高电平)时将第一逻辑门231的输出反相，以及将输出提供给第三逻辑门233。
第三逻辑门233可以将第二逻辑门232的输出反相，以及输出第一下拉信号DN1。
第一晶体管236可以具有接收片上终端信号ODT的栅极端子、与地端子耦接的源极端子以及同时耦接到第二逻辑门232的输出端子和第三逻辑门233的输入端子的漏极端子。
第一晶体管236可以在片上终端信号ODT被激活(即，高电平)时将第三逻辑门233的输入端子下拉到低电平。
第四逻辑门234可以分别经由第一控制端子和第二控制端子接收电源电压VDD和地电压VSS，将第一逻辑门231的输出反相，以及将输出提供给第五逻辑门235。
第五逻辑门235可以将第四逻辑门234的输出反相，以及输出第二下拉信号DN2。
第二晶体管237可以具有接收地电压VSS的栅极端子、与地端子耦接的源极端子以及同时耦接到第四逻辑门234的输出端子和第五逻辑门235的输入端子的漏极端子。
图5是示出图2中所示的第一主驱动器300的示例性配置的表示的示图。
如图5中所示，第一主驱动器300可以包括第一晶体管310和第二晶体管320。
第一晶体管310可以具有接收第一上拉信号UP1的栅极端子和与电源端子耦接的源极端子。
第二晶体管320可以具有接收第一下拉信号DN1的栅极端子、与地端子耦接的源极端子以及与第一晶体管310的漏极端子耦接的漏极端子。
数据选通信号DQS可以从与第一晶体管310的漏极端子和第二晶体管320的漏极端子耦接的节点输出。
图6是示出图2中所示的第二主驱动器400的示例性配置的表示的示图。
如图6中所示，第二主驱动器400可以包括第一晶体管410和第二晶体管420。
第一晶体管410可以具有接收第二下拉信号DN2的栅极端子和与电源端子耦接的源极端子。
第二晶体管420可以具有接收第二上拉信号UP2的栅极端子、与地端子耦接的源极端子以及与第一晶体管410的漏极端子耦接的漏极端子。
负数据选通信号DQSB可以从与第一晶体管410的漏极端子和第二晶体管420的漏极端子耦接的节点输出。
图7是有助于说明根据一个实施例的选通信号发生方案的示例性时序图的表示。
如图7中所示，对于半导体装置10的读取操作时段，读取使能信号RDEN保持高电平，片上终端信号ODT保持去激活电平(即，低电平)，且负片上终端信号ODTB保持高电平。
第一预驱动器220可以根据预上拉信号PRE_UP来产生具有相同相位的第一上拉信号UP1和第二上拉信号UP2。
第二预驱动器230可以根据预下拉信号PRE_DN来产生具有相同相位的第一下拉信号DN1和第二下拉信号DN2。
第一主驱动器300可以根据第一上拉信号UP1的高电平时段来产生数据选通信号DQS的高电平时段，以及可以根据第一下拉信号DN1的高电平时段来产生数据选通信号DQS的低电平时段。
第二主驱动器400可以根据第二下拉信号DN2的高电平时段来产生负数据选通信号DQSB的高电平时段，以及可以根据第二上拉信号UP2的高电平时段来产生负数据选通信号DQSB的低电平时段。
对于半导体装置10的写入操作时段，读取使能信号RDEN保持低电平，片上终端信号ODT保持激活电平(即，高电平)，且负片上终端信号ODTB保持低电平。
第一预驱动器220可以将第一上拉信号UP1保持在低电平，因为读取使能信号RDEN为低电平，且可以将第二上拉信号UP2保持在高电平，因为片上终端信号ODT为高电平。
第二预驱动器230可以将第二下拉信号DN2保持在低电平，因为读取使能信号RDEN为低电平，且可以将第一下拉信号DN1保持在高电平，因为片上终端信号ODT为高电平。
第一主驱动器300可以将数据选通信号DQS保持在低电平，因为第一上拉信号UP1为低电平而第一下拉信号DN1为高电平。
第二主驱动器400可以将负数据选通信号DQSB保持在低电平，因为第二下拉信号DN2为低电平而第二上拉信号UP2为高电平。
虽然以上已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅作为示例。相应地，本文中描述的选通信号发生电路和包括其的半导体装置不应当基于所描述的实施例来限定。

Claims (17)

1.一种选通信号发生电路，包括：
触发电路，被配置成根据时钟信号来产生上拉信号和下拉信号；
第一主驱动器，被配置成响应于接收所述上拉信号和所述下拉信号而产生差分数据选通信号；以及
第二主驱动器，被配置成响应于经由与所述第一主驱动器接收所述上拉信号和所述下拉信号的端子相反的端子接收所述上拉信号和所述下拉信号，而产生另一差分数据选通信号，
其中，所述触发电路包括：
串行化器，被配置成通过根据所述时钟信号将经由第一数据输入端子和第二数据输入端子输入的信号串行化，来产生预上拉信号和预下拉信号；
第一预驱动器，被配置成通过驱动所述预上拉信号来产生所述上拉信号；以及
第二预驱动器，被配置成通过驱动所述预下拉信号来产生所述下拉信号。
2.如权利要求1所述的选通信号发生电路，其中，所述串行化器被配置成经由所述第一数据输入端子来接收电源电压，以及经由所述第二数据输入端子来接收地电压。
3.如权利要求1所述的选通信号发生电路，其中，所述第一主驱动器被配置成经由上拉端子来接收所述上拉信号，以及经由下拉端子来接收所述下拉信号。
4.如权利要求3所述的选通信号发生电路，其中，所述第二主驱动器被配置成经由上拉端子来接收所述下拉信号，以及经由下拉端子来接收所述上拉信号。
5.如权利要求1所述的选通信号发生电路，其中，所述第二主驱动器被配置成产生具有与所述差分数据选通信号的相位相反的相位的所述另一差分数据选通信号。
6.一种选通信号发生电路，包括：
触发电路，被配置成基于差分时钟信号和片上终端信号来产生第一上拉信号、第二上拉信号、第一下拉信号和第二下拉信号；
第一主驱动器，被配置成响应于接收所述第一上拉信号和所述第一下拉信号而产生差分数据选通信号；以及
第二主驱动器，被配置成响应于经由与所述第一主驱动器接收所述第一上拉信号和所述第一下拉信号的端子相反的端子接收所述第二上拉信号和所述第二下拉信号，而产生另一差分数据选通信号，
其中，所述触发电路包括：
串行化器，被配置成通过根据时钟信号将经由第一数据输入端子和第二数据输入端子输入的信号串行化来产生预上拉信号和预下拉信号；
第一预驱动器，被配置成通过基于所述片上终端信号驱动所述预上拉信号来产生所述第一上拉信号和所述第二上拉信号；以及
第二预驱动器，被配置成通过基于所述片上终端信号驱动所述预下拉信号来产生所述第一下拉信号和所述第二下拉信号。
7.如权利要求6所述的选通信号发生电路，其中，所述串行化器被配置成经由所述第一数据输入端子来接收电源电压，以及经由所述第二数据输入端子来接收地电压。
8.如权利要求6所述的选通信号发生电路，其中，所述第一预驱动器被配置成通过基于所述片上终端信号而驱动所述预上拉信号来产生所述第一上拉信号以及驱动所述预上拉信号来产生所述第二上拉信号。
9.如权利要求6所述的选通信号发生电路，其中，所述第二预驱动器被配置成通过基于所述片上终端信号而驱动所述预下拉信号来产生所述第二下拉信号以及驱动所述预下拉信号来产生所述第一下拉信号。
10.如权利要求6所述的选通信号发生电路，其中，所述第一主驱动器被配置成经由第一上拉端子来接收所述第一上拉信号以及经由第一下拉端子来接收所述第一下拉信号，以及被配置成基于所述第一上拉信号和所述第一下拉信号来产生所述差分数据选通信号。
11.如权利要求10所述的选通信号发生电路，其中，所述第二主驱动器被配置成经由第二上拉端子来接收第二下拉信号以及经由第二下拉端子来接收所述第二上拉信号，以及被配置成基于所述第二下拉信号和所述第二上拉信号来产生所述另一差分数据选通信号。
12.如权利要求6所述的选通信号发生电路，其中，所述第二主驱动器被配置成产生具有与所述差分数据选通信号的相位相反的相位的所述另一差分数据选通信号。
13.一种半导体装置，包括：
核心块，包括存储单元阵列；
焊盘阵列，包括用于数据的输入/输出的焊盘和用于输出差分数据选通信号以通知接收侧输出数据的焊盘；
数据处理电路，被配置成在读取操作中通过使用时钟信号来串行化和驱动从所述核心块输出的并行数据，以及经由所述用于数据的输入/输出的焊盘将结果数据输出给所述半导体装置的外部；以及
选通信号发生电路，被配置成根据所述时钟信号来产生所述差分数据选通信号；
所述选通信号发生电路包括：
触发电路，被配置成根据所述时钟信号来产生至少一个上拉信号和至少一个下拉信号；
第一主驱动器，被配置成响应于从所述至少一个上拉信号之中接收上拉信号以及从所述至少一个下拉信号之中接收下拉信号，而产生差分数据选通信号；以及
第二主驱动器，被配置成响应于经由与所述第一主驱动器接收所述上拉信号和所述下拉信号的端子相反的端子从所述至少一个上拉信号之中接收另一上拉信号以及从所述至少一个下拉信号之中接收另一下拉信号，而产生另一差分数据选通信号，
其中，所述触发电路包括：
串行化器，被配置成通过根据所述时钟信号将经由第一数据输入端子和第二数据输入端子输入的信号串行化来产生预上拉信号和预下拉信号；
第一预驱动器，被配置成通过驱动所述预上拉信号来产生所述至少一个上拉信号；以及
第二预驱动器，被配置成通过驱动所述预下拉信号来产生所述至少一个下拉信号。
14.如权利要求13所述的半导体装置，其中，所述串行化器被配置成经由所述第一数据输入端子来接收电源电压以及经由所述第二数据输入端子来接收地电压。
15.如权利要求13所述的半导体装置，其中，所述第一主驱动器被配置成经由上拉端子来接收所述上拉信号以及经由下拉端子来接收所述下拉信号。
16.如权利要求15所述的半导体装置，其中，所述第二主驱动器被配置成经由上拉端子来接收所述另一下拉信号以及经由下拉端子来接收所述另一上拉信号。
17.如权利要求13所述的半导体装置，其中，所述第二主驱动器被配置成产生具有与所述差分数据选通信号的相位相反的相位的所述另一差分数据选通信号。
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