KR100965776B1 - 반도체메모리장치의 메인 드라이버 및 그 제어방법 - Google Patents

반도체메모리장치의 메인 드라이버 및 그 제어방법 Download PDF

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Abstract

본 발명은 반도체메모리장치의 전송회로에서 사용되어지는 메인 드라이버 및 그 제어 방법에 관한 것이다. 본 발명의 메인 드라이버 풀 다운 구동부는, 선형성 특성을 더 증가시킬 수 있도록 추가로 트랜지스터를 더 구성하고 있다. 즉, 풀 다운 구동부의 구동소자가 포화 영역으로 들어가 비선형 특성이 나타나게 될 때, 상기 추가 구성된 트랜지스터가 턴 온 동작되면서 전류를 흘려주어서 메인 드라이버의 선형성을 개선시킨다. 이러한 특징에 따르면 본 발명은 큰 용량의 트랜지스터를 사용할 필요가 없어서, 기생 캐패시턴스 값을 줄일 수 있고 결과적으로 회로 전체적으로 고속화를 향상시키는 잇점을 얻는다.
반도체 메모리장치, 전송회로, 메인 드라이버, 선형성

Description

반도체메모리장치의 메인 드라이버 및 그 제어방법{MAIN DRIVER FOR SEMICONDUCTOR MEMORY DEVICE AND THEREOF CONTROL METHOD}
본 발명은 반도체메모리장치의 전송회로에서 사용되어지는 메인 드라이버 및 그 제어 방법에 관한 것이다.
일반적인 반도체 메모리 장치의 전송회로는 서브 드라이버와 상기 서브 드라이버의 출력을 입력으로 하는 메인 드라이버로 구성되어진다.
도 1은 일반적인 반도체메모리장치의 전송회로를 도시하고 있다. 도시하고 있는 바와 같이, 서브 드라이버(100)의 출력신호는 메인 드라이버(101)의 입력신호가 된다. 그리고 상기 메인 드라이버(101)와 핀(DQ/DQS/DQSB)(103)을 통해서 연결되는 패드(300)는 데이터를 입력 또는 출력하는 구성이다.
이와 같이 구성되는 반도체메모리장치의 전송회로에서, 상기 DQ/DQS/DQSB 핀(103)은, 신호를 출력하기도 하지만 신호를 입력받기도 하는 핀이다. 따라서 상기 DQ/DQS/DQSB 핀(103)에 연결되는 전송회로는 신호의 출력시에 출력 증폭단의 역할을 하게 된다.
한편, 반도체 메모리장치 중 DDR3의 경우, 상기 DQ/DQS/DQSB 핀(103)으로 신호를 입력받을 때, 전송회로는 특정 임피던스 값으로 터미네이션(termination)되어 회로의 고속화를 증대시키는 역할을 한다. 이와 같은 역할 때문에, 전송회로는 높은 선형성 특성이 요구된다.
이러한 선형성 특성 이외에, 전체 회로의 고속화를 위하여, 전송회로의 기생 캐패시턴스를 최소화 시키는 것이 매우 중요하다. 그러나 일반적인 방법으로는 전송회로의 메인 드라이버의 선형성 향상과 기생 캐패시턴스의 최소화를 동시에 달성하기는 매우 어렵다.
도 2, 도 3은 일반적인 반도체 메모리장치의 전송회로에 이용되어지는 메인 드라이버의 상세 구성을 도시하고 있다.
도 1에 도시하고 있는 바와 같이 메인 드라이버(101)는, 풀 업 구동부(Pull-up part ; 101up)와, 풀 다운 구동부(Pull-down part ; 101dn)를 포함하고 있다. 도 2는 상기 풀 업 구동부(101up)의 상세 구성이고, 도 3은 상기 풀 다운 구동부(101dn)의 상세 구성도이다.
상기 풀 업 구동부(101up)와 풀 다운 구동부(101dn)에서 사용된 저항(R1~R4)은, 메인 드라이버의 선형성을 향상시키기 위한 목적으로 사용되고 있다. 즉, 상기 저항(R1~R4)의 저항값이 크면 클수록 메인 드라이버(101)는 더 좋은 선형성 특성을 보인다.
그러나 상기 저항(R1~R4) 값이 커질수록 풀 업 구동부(101up)와 풀 다운 구 동부(101dn)를 구성하는 트랜지스터의 크기 또한 함께 증가해야 하는데, 이와 함께 트랜지스터에서 기인하는 기생 캐패시턴스 값도 함께 증가하여, 전체 회로의 고속화를 저해하는 주요 요인이 되는 문제가 있다.
반대로 저항값을 감소시키면 풀 업 구동부(101up)와 풀 다운 구동부(101dn)를 구성하는 트랜지스터의 크기 또한 감소되어 기생 캐패시턴스 값이 감소하여 회로의 고속화를 향상시킬 수는 있으나, 선형성이 감소되는 문제가 있다. 이와 같이 종래 반도체 메모리장치의 전송회로에 이용되어지는 메인 드라이버는, 선형성 향상과 회로의 고속화 향상을 동시에 만족시키기가 어려운 문제점이 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로 반도체 메모리장치의 전송회로에 이용되어지는 메인 드라이버의 선형성을 개선시킬 수 있는 반도체메모리장치의 메인 드라이버 및 그 제어방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체메모리장치의 메인 드라이버는, 풀 업 구동부와 풀 다운 구동부로 구성되는 푸쉬 풀 타입의 구동부를 포함하는 장치에서, 상기 풀 업 구동부와 풀 다운 구동부에 선형성 개선 트랜지스터를 구비하고, 상기 풀 업 구동부 또는 풀 다운 구동부가 포화 영역으로 들어가 비선형 특성을 나타낼 때, 상기 선형성 개선 트랜지스터를 동작시켜서 출력라인의 전류를 흘려주는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체메모리장치의 메인 드라이버는, 입력라인을 통한 신호를 입력하는 제 1 트랜지스터와 상기 제 1 트랜지스터 하단에 코드신호를 입력하는 제 2 트랜지스터를 한 쌍으로 하여 출력라인과 접지전원 사이에 연결되는 다수개의 트랜지스터군;
상기 다수개의 트랜지스터군의 드레인단을 공통 노드로 연결하고, 상기 공통 노드의 신호를 입력으로 하여 출력라인과 접지전원 사이에 연결되는 선형성 개선 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체메모리장치의 메인 드라이버는, 코드신호를 입력하는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 하단에 입력라인을 통한 신호를 입력하는 제 2 트랜지스터를 한 쌍으로 하여 출력라인과 접지전원 사이에 연결되는 다수개의 트랜지스터군;
적어도 하나의 트랜지스터쌍의 상기 제 1,2 트랜지스터의 공통 노드의 신호를 입력으로 하여 출력라인과 접지전원 사이에 연결되는 선형성 개선 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.
그리고 본 발명의 다른 실시예에 따른 반도체메모리장치의 메인 드라이버 제어방법은, 풀 업 구동부와 풀 다운 구동부로 구성되는 푸쉬 풀 타입의 구동부를 포함하는 장치에서, 상기 풀 업 구동부와 풀 다운 구동부에 선형성 개선 트랜지스터를 구비하고, 상기 풀 업 구동부 또는 풀 다운 구동부를 구동시키는 제 2 단계; 상기 풀 업 구동부 또는 풀 다운 구동부가 포화 영역으로 들어가는 것을 감시하는 제 2 단계; 상기 선형성 개선 트랜지스터를 동작시켜서 출력라인의 전류를 흘려주는 제 3 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은, 선형성 특성을 개선시킬 수 있도록 추가로 트랜지스터를 더 구성하고 있다. 상기 추가된 트랜지스터는, 풀 다운 구동부의 구동소자가 포화 영역으 로 들어가 비선형 특성이 나타나게 될 때, 턴 온 동작되면서 전류를 흘려주어서 메인 드라이버의 선형성을 개선시킨다. 이러한 특징에 따르면 본 발명은 추가된 트랜지스터에 의해 선형성이 확보되기 때문에, 큰 용량의 트랜지스터를 사용할 필요가 없다. 따라서 본 발명은 메인 드라이버의 기생 캐패시턴스 값을 줄일 수 있고 결과적으로 회로 전체적으로 고속화를 향상시키는 잇점을 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체메모리장치의 메인 드라이버 및 그 제어방법에 대해서 자세하게 살펴보기로 한다.
도 5는 본 발명의 제 1 실시예에 따른 반도체메모리장치의 메인 드라이버의 구성도를 도시하고 있다. 그리고 메인 드라이버를 구성하는 풀 업 구동부와 풀 다운 구동부는 서로 상관관계에 있으므로 이하의 설명에서는 설명의 편의를 위해서 풀 다운 구동부만을 설명하기로 한다.
도시하는 바와 같이 본 발명에 따른 메인 드라이버의 풀 다운 구동부는, 서브 드라이버에서 출력되는 출력라인(102dn)과 접지전원(VSS) 사이에 두개의 NMOS 트랜지스터가 직렬 연결된 구성을 한 쌍으로 해서 다수개의 트랜지스터 쌍이 병렬 연결되고 있다. 상기 직렬 연결된 NMOS 트랜지스터 쌍은, 서브 드라이버의 출력라인(102dn)에 게이트단을 연결하고, 드레인단은 저항(R6)을 통해서 DQ/DQS/DQSB 출력라인(103)에 연결되는 하나의 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 소스단에 드레인단을 연결하고, 게이트단은 Ncode(4) 신호를 입력하고, 소스단은 접지 전압(VSS)에 연결되는 또 하나의 NMOS 트랜지스터로 구성되어진다. 상기와 같은 직렬 연결된 NMOS 트랜지스터 쌍은, Ncode 제어량만큼 구비되어진다. 본 발명의 실시예에서는 Ncode신호가 0에서 4번까지 구비되므로, 상기 직렬 연결된 NMOS 트랜지스터 쌍은 5쌍이 구비되어진다.
그리고 상기 DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에는 저항(R5)과 NMOS 트랜지스터가 연결되는데, 상기 NMOS 트랜지스터의 게이트단은 상기 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 저항(R5)에 연결되며, 소스단은 접지전원에 연결된다.
또한 본 발명의 일 실시예에 따른 메인 드라이버의 풀 다운 구동부는, 선형성을 증가시키기 위하여 PMOS 트랜지스터(200)를 추가적으로 연결하고 있다. 상기 PMOS 트랜지스터(200)의 게이트단은 Ncode(0) 신호가 공급되는 직렬 연결된 NMOS 트랜지스터 쌍에 연결되는 접속점(P1)에 연결되고, 드레인단은 접지전원에 연결되며, 소스단은 상기 DQ/DQS/DQSB 출력라인(103)에 연결되어진다{도 5에 도시되는 도면에서 (b) 라인}
본 발명의 다른 실시형태로 상기 PMOS 트랜지스터(200)의 소스단을 저항(R6)과 연결되는 라인에 연결하는 것도 가능하다{도 5에 도시되는 도면에서 (a) 라인}.
이와 같이 구성되어지는 도 5에 도시되고 있는 본 발명에 따른 메인 드라이버의 풀 다운 구동부는 다음과 같이 동작되어진다.
우선, 본 발명의 메인 드라이버 풀 다운 구동부는, 종래와 같이 저항(R5,R6) 을 사용하여 적정한 선형성 특성을 확보하고, 이와 함께 적정 크기의 트랜지스터가 이용될 수 있도록 하고 있다. 종래 구성에 따르면 선형성 특성은 충분히 만족이 되지 않으나, 적정 크기의 트랜지스터에 의해 기생 캐패시턴스 값이 감소하여 전송회로의 고속화는 만족되어진다. 따라서 본 발명은 상기 종래의 구성에 선형성 특성을 더 증가시킬 수 있도록 추가로 트랜지스터를 더 구성하고 있다.
PMOS 트랜지스터(200)의 드레인단은, 도시되고 있는 실시예에서 (b) 점선 또는 (a) 점선 어디에든지 연결할 수 있다. 이와 같이 연결된 상태에서 Ncode(0) 신호가 하이상태일 때, 해당되는 NMOS 트랜지스터는 턴 온 상태가 된다. 이때 노드(P1)에 연결되고 있는 PMOS 트랜지스터(200)는 마치 다이오드와 같은 역할을 한다.
이와 같은 상태에서 DQ/DQS/DQSB 출력라인(103)의 전압이 점점 증가하면, PMOS 트랜지스터(200)의 소스단 전압이 게이트단 전압보다 높아지게 되어, PMOS 트랜지스터(200)도 턴 -온 상태에 도달되어진다. 상기 PMOS 트랜지스터(200)가 턴 온 되면, 상기 트랜지스터를 통하여 출력라인(103)으로부터 접지전원(VSS)으로 연결되는 전류 통로가 형성되어져서, 접지전원으로 전류가 흐르게 된다.
이때의 구간이 도 4에 도시되고 있는 종래 곡선(Conventional curve)과 본 발명의 실시예에서 얻어지는 선형 곡선(Linearized curve)의 차이가 된다. 도 4는 DQ/DQS/DQSB 출력라인에 전압을 인가하면서 흐르는 전류 특성을 살핀 것이다. 도시되는 특성도에서 실선은 종래의 특성도를, 점선은 본 발명에서 선형성이 개선된 특성도를 나타낸다.
또한 도시하고 있는 본 발명의 실시예에서는 Ncode(0) 신호가 공급되는 NMOS 트랜지스터 쌍의 연결 노드(P1)에만 선형성 증가를 위한 트랜지스터(200)를 적용하고 있으나, 이에 한정되는 것은 아니다.
즉, 도 6에서와 같이 Ncode(0) 신호 ~ Ncode(4) 신호가 공급되는 각각의 트랜지스터에 선형성 증가를 위한 트랜지스터를 적용하는 것도 가능하다. 이때 추가로 구비되어지는 선형성 증가를 위한 트랜지스터는 서로 다른 크기를 설치하는 것도 가능하다.
도 6에 도시되고 있는 본 발명의 다른 실시예에 따른 메인 드라이버의 풀 다운 구동부는, 서브 드라이버에서 출력되는 출력라인(102dn)과 접지전원(VSS) 사이에 두개의 NMOS 트랜지스터가 직렬 연결된 구성을 한 쌍으로 해서 다수개의 트랜지스터 쌍이 병렬 연결되고 있다. 상기 직렬 연결된 NMOS 트랜지스터 쌍은, 서브 드라이버의 출력라인(102dn)에 게이트단을 연결하고, 드레인단은 저항(R8)을 통해서 DQ/DQS/DQSB 출력라인(103)에 연결되는 하나의 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 소스단에 드레인단을 연결하고, 게이트단은 Ncode(4) 신호를 입력하고, 소스단은 접지전압(VSS)에 연결되는 또 하나의 NMOS 트랜지스터로 구성되어진다. 상기와 같은 직렬 연결된 NMOS 트랜지스터 쌍은, Ncode 제어량만큼 구비되어진다. 본 발명의 실시예에서는 Ncode신호가 0에서 4번까지 구비되므로, 상기 직렬 연결된 NMOS 트랜지스터 쌍은 5쌍(401~405)이 구비되어진다. 상기 각각의 Ncode 트랜지스터 쌍(401~405)에는 선형성을 증가시키기 위하여 PMOS 트랜지스터(200)를 추가적으로 연결하고 있다.
본 발명의 실시예에서는 상기 선형성 증가를 위한 PMOS 트랜지스터(200)를 각 트랜지스터 쌍(401~405)마다 개별적으로 구비되고 있다. 즉, 각각의 Ncode(0)~Ncode(4)신호가 입력되는 NMOS 트랜지스터 쌍(401~405)에 연결되는 접속점(P1)에 게이트단이 연결되고, 드레인단은 접지전원에 연결되며, 소스단은 상기 DQ/DQS/DQSB 출력라인(103)에 연결되어진다{도 6에 도시되는 도면에서 (b) 라인} 이때 각각의 선형성 증가를 위한 트랜지스터는, 서로 크기가 다를 수 있다.
본 발명의 다른 실시형태로 상기 PMOS 트랜지스터(200)의 소스단을 저항(R6)과 연결되는 라인(201)에 연결하는 것도 가능하다{도 6에 도시되는 도면에서 (a) 라인}.
그리고 상기 DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에는 저항(R7)과 NMOS 트랜지스터가 연결되는데, 상기 NMOS 트랜지스터의 게이트단은 상기 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 저항(R7)에 연결되며, 소스단은 접지전원에 연결된다.
이와 같이 구성되어지는 도 6에 도시되고 있는 본 발명에 따른 메인 드라이버의 풀 다운 구동부는 다음과 같이 동작되어진다.
PMOS 트랜지스터(200)의 드레인단은, 도시되고 있는 실시예에서 (b) 점선 또는 (a) 점선 어디에든지 연결할 수 있다. 이와 같이 연결된 상태에서 Ncode(4) 신호가 하이상태(또는 Ncode(0)~Ncode(3) 중의 임의의 Ncode 신호가 하이상태)일 때, 해당되는 NMOS 트랜지스터는 턴 온 상태가 된다. 이때 노드(P1)에 연결되고 있는 PMOS 트랜지스터(200)는 마치 다이오드와 같은 역할을 한다.
이와 같은 상태에서 DQ/DQS/DQSB 출력라인(103)의 전압이 점점 증가하면, PMOS 트랜지스터(200)의 소스단 전압이 게이트단 전압보다 높아지게 되어, PMOS 트랜지스터(200)도 턴 -온 상태에 도달되어진다. 상기 PMOS 트랜지스터(200)가 턴 온 되면, 상기 트랜지스터를 통하여 출력라인(103)으로부터 접지전원(VSS)으로 연결되는 전류 통로가 형성되어져서, 접지전원으로 전류가 흐르게 되면서 본 발명의 전송회로는 선형성이 개선된다.
다음, 도 7은 본 발명의 또 다른 실시예에 따른 메인 드라이버의 풀 다운 구동부의 상세 구성도이다.
도시하는 바와 같이 본 발명에 따른 메인 드라이버의 풀 다운 구동부는, 서브 드라이버에서 출력되는 출력라인(102dn)과 접지전원(VSS) 사이에 두개의 NMOS 트랜지스터가 직렬 연결된 구성을 한 쌍으로 해서 다수개의 트랜지스터 쌍(401~405)이 병렬 연결되고 있다. 상기 직렬 연결된 NMOS 트랜지스터 쌍(401~405)은, 서브 드라이버의 출력라인(102dn)에 게이트단을 연결하고, 드레인단은 저항(R10)을 통해서 DQ/DQS/DQSB 출력라인(103)에 연결되는 하나의 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 소스단에 드레인단을 연결하고, 게이트단은 Ncode(0)~Ncode(4) 신호를 입력하고, 소스단은 접지전압(VSS)에 연결되는 또 하나의 NMOS 트랜지스터로 구성되어진다. 상기와 같은 직렬 연결된 NMOS 트랜지스터 쌍(401~405)은, Ncode 제어량만큼 구비되어진다. 본 발명의 실시예에서는 Ncode신호가 0에서 4번까지 구비되므로, 상기 직렬 연결된 NMOS 트랜지스터 쌍은 5쌍이 구비되어진다.
그리고 상기 DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에는 저항(R5)과 NMOS 트랜지스터가 연결되는데, 상기 NMOS 트랜지스터의 게이트단은 상기 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 저항(R5)에 연결되며, 소스단은 접지전원에 연결된다.
또한 본 발명의 일 실시예에 따른 메인 드라이버의 풀 다운 구동부는, 선형성을 증가시키기 위하여 PMOS 트랜지스터(200)를 추가적으로 연결하고 있다. 즉, Ncode(0)~Ncode(4)가 입력되는 트랜지스터의 드레인단을 모두 하나의 노드(P2)로 연결하고, 상기 노드(P2)에 게이트단을 연결하고, 드레인단은 접지전원에 연결되며, 소스단은 상기 DQ/DQS/DQSB 출력라인(103)에 연결되어지는{도 7에 도시되는 도면에서 (b) 라인}, 선형성 개선형 PMOS 트랜지스터(200)가 포함되어진다.
본 발명의 다른 실시형태로 상기 PMOS 트랜지스터(200)의 소스단을 저항(R6)과 연결되는 라인(201)에 연결하는 것도 가능하다{도 7에 도시되는 도면에서 (a) 라인}.
이와 같이 구성되어지는 도 7에 도시되고 있는 본 발명에 따른 메인 드라이버의 풀 다운 구동부는 다음과 같이 동작되어진다.
PMOS 트랜지스터(200)의 드레인단은, 도시되고 있는 실시예에서 (b) 점선 또 는 (a) 점선 어디에든지 연결할 수 있다. 이와 같이 연결된 상태에서 Ncode(4) 신호가 하이상태(또는 Ncode(0)~Ncode(3) 중의 임의의 Ncode 신호가 하이상태)일 때, 상기 하이신호를 입력하는 NMOS 트랜지스터는 턴 온 상태가 된다. 이때 노드(P2)에 연결되고 있는 PMOS 트랜지스터(200)는 마치 다이오드와 같은 역할을 한다.
이와 같은 상태에서 DQ/DQS/DQSB 출력라인(103)의 전압이 점점 증가하면, PMOS 트랜지스터(200)의 소스단 전압이 게이트단 전압보다 높아지게 되어, PMOS 트랜지스터(200)도 턴 -온 상태에 도달되어진다. 상기 PMOS 트랜지스터(200)가 턴 온 되면, 상기 트랜지스터를 통하여 출력라인(103)으로부터 접지전원(VSS)으로 연결되는 전류 통로가 형성되어져서, 접지전원으로 전류가 흐르게 되면서 본 발명의 전송회로는 선형성이 개선된다.
도 7에 도시되고 있는 PMOS 트랜지스터(200)는, 도 5 및 도 6의 경우와 비교해서 상대적으로 더욱 이상적인 다이오드의 동작에 훨씬 더 가까워지기 때문에, 도 7의 실시예에 따른 메인 드라이버의 선형성은 더욱 더 좋아진다.
다음, 도 8은 본 발명의 다른 실시예에 따른 메인 드라이버의 풀 다운 구동부의 상세 구성도이다.
도시되는 실시예는 앞의 경우와 달리, 서브 드라이버의 출력라인(102dn)과 연결된 트랜지스터가 코드신호{Ncode(0)~Ncode(4)}와 연결된 트랜지스터의 아래에 위치하는 구성이다.
즉, 도시하는 바와 같이 본 발명에 따른 메인 드라이버의 풀 다운 구동부는, DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에 두개의 NMOS 트랜지스터가 직렬 연결된 구성을 한 쌍으로 해서 다수개의 트랜지스터 쌍이 병렬 연결되고 있다. 상기 직렬 연결된 NMOS 트랜지스터 쌍은, 게이트단으로 Ncode(0)~Ncode(4) 신호를 입력하고, 드레인단은 저항(R14)을 통해서 DQ/DQS/DQSB 출력라인(103)에 연결되는 상단의 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 접지전압(VSS) 사이에 직렬 연결되는 하단의 NMOS 트랜지스터로 구성된다. 상기 하단의 NMOS 트랜지스터는, 게이트단은 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 상단의 NMOS 트랜지스터의 소스단에 연결되며, 소스단은 접지전압에 연결되어진다. 상기와 같은 직렬 연결된 NMOS 트랜지스터 쌍은, Ncode 제어량만큼 구비되어진다. 본 발명의 실시예에서는 Ncode신호가 0에서 4번까지 구비되므로, 상기 직렬 연결된 NMOS 트랜지스터 쌍은 5쌍이 구비되어진다.
그리고 상기 DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에는 저항(R13)과 NMOS 트랜지스터가 연결되는데, 상기 NMOS 트랜지스터의 게이트단은 상기 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 저항(R13)에 연결되며, 소스단은 접지전원에 연결된다.
또한 본 발명의 일 실시예에 따른 메인 드라이버의 풀 다운 구동부는, 선형성을 증가시키기 위하여 PMOS 트랜지스터(200)를 추가적으로 연결하고 있다. 상기 PMOS 트랜지스터(200)의 게이트단은 Ncode(0) 신호가 공급되는 직렬 연결된 NMOS 트랜지스터 쌍에 연결되는 접속점(P1)에 연결되고, 드레인단은 접지전원에 연결되며, 소스단은 상기 DQ/DQS/DQSB 출력라인(103)에 연결되어진다{도 8에 도시되는 도 면에서 (b) 라인}
본 발명의 다른 실시형태로 상기 PMOS 트랜지스터(200)의 소스단을 저항(R14)과 연결되는 라인에 연결하는 것도 가능하다{도 8에 도시되는 도면에서 (a) 라인}.
이와 같이 구성되어지는 도 8에 도시되고 있는 본 발명에 따른 메인 드라이버의 풀 다운 구동부는 다음과 같이 동작되어진다.
우선, 본 발명의 메인 드라이버 풀 다운 구동부는, 종래와 같이 저항(R13,R14)을 사용하여 적정한 선형성 특성을 확보하고, 이와 함께 적정 크기의 트랜지스터가 이용될 수 있도록 하고 있다. 종래 구성에 따르면 선형성 특성은 충분히 만족이 되지 않으나, 적정 크기의 트랜지스터에 의해 기생 캐패시턴스 값이 감소하여 전송회로의 고속화는 만족되어진다. 따라서 본 발명은 상기 종래의 구성에 선형성 특성을 더 증가시킬 수 있도록 추가로 트랜지스터를 더 구성하고 있다.
PMOS 트랜지스터(200)의 드레인단은, 도시되고 있는 실시예에서 (b) 점선 또는 (a) 점선 어디에든지 연결할 수 있다. 이와 같이 연결된 상태에서 서브 드라이버의 출력라인(102dn)의 출력신호가 하이상태일 때, 상기 하이신호를 게이트단으로 입력하는 하단의 NMOS 트랜지스터들은 모두 턴 온 상태가 된다. 이때 노드(P1)에 연결되고 있는 PMOS 트랜지스터(200)는 마치 다이오드와 같은 역할을 한다.
이와 같은 상태에서 DQ/DQS/DQSB 출력라인(103)의 전압이 점점 증가하면, PMOS 트랜지스터(200)의 소스단 전압이 게이트단 전압보다 높아지게 되어, PMOS 트 랜지스터(200)도 턴 -온 상태에 도달되어진다. 상기 PMOS 트랜지스터(200)가 턴 온 되면, 상기 트랜지스터를 통하여 출력라인(103)으로부터 접지전원(VSS)으로 연결되는 전류 통로가 형성되어져서, 접지전원으로 전류가 흐르게 된다.
이때의 구간이 도 4에 도시되고 있는 종래 곡선(Conventional curve)과 본 발명의 실시예에서 얻어지는 선형 곡선(Linearized curve)의 차이가 된다.
또한 도시하고 있는 본 발명의 실시예에서는 Ncode(0) 신호가 공급되는 NMOS 트랜지스터 쌍의 연결 노드(P1)에만 선형성 증가를 위한 트랜지스터(200)를 적용하고 있으나, 이에 한정되는 것은 아니다.
즉, 도 9에서와 같이 Ncode(0) 신호 ~ Ncode(4) 신호가 공급되는 각각의 트랜지스터에 선형성 증가를 위한 트랜지스터를 적용하는 것도 가능하다. 이때 추가로 구비되어지는 선형성 증가를 위한 트랜지스터는 서로 다른 크기를 설치하는 것도 가능하다.
도 9에 도시되고 있는 본 발명의 다른 실시예에 따른 메인 드라이버의 풀 다운 구동부는, DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에 두개의 NMOS 트랜지스터가 직렬 연결된 구성을 한 쌍으로 해서 다수개의 트랜지스터 쌍들(701~705)이 병렬 연결되고 있다. 상기 직렬 연결된 NMOS 트랜지스터 쌍(701~705)은, 게이트단으로 Ncode(0)~Ncode(4) 신호를 입력하고, 드레인단은 저항(R16)을 통해서 DQ/DQS/DQSB 출력라인(103)에 연결되는 상단의 NMOS 트랜지스터 와, 상기 상단의 NMOS 트랜지스터와 접지전압(VSS) 사이에 직렬 연결되는 하단의 NMOS 트랜지스터로 구성된다. 상기 하단의 NMOS 트랜지스터는, 게이트단은 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 상단의 NMOS 트랜지스터의 소스단에 연결되며, 소스단은 접지전압에 연결되어진다.
상기와 같은 직렬 연결된 NMOS 트랜지스터 쌍(701~705)은, Ncode 제어량만큼 구비되어진다. 본 발명의 실시예에서는 Ncode신호가 0에서 4번까지 구비되므로, 상기 직렬 연결된 NMOS 트랜지스터 쌍은 5쌍(701~705)이 구비되어진다. 그리고 상기 각각의 NMOS트랜지스터 쌍(701~705)에는 선형성을 증가시키기 위하여 PMOS 트랜지스터(200)를 추가적으로 연결하고 있다.
본 발명의 실시예에서는 상기 선형성 증가를 위한 PMOS 트랜지스터(200)를 각 트랜지스터 쌍(701~705)마다 개별적으로 구비되고 있다. 즉, 각각의 Ncode(0)~Ncode(4)신호가 입력되는 NMOS 트랜지스터 쌍(701~705)에 연결되는 접속점(P1)에 게이트단이 연결되고, 드레인단은 접지전원에 연결되며, 소스단은 상기 DQ/DQS/DQSB 출력라인(103)에 연결되어진다{도 9에 도시되는 도면에서 (b) 라인} 이때 각각의 선형성 증가를 위한 트랜지스터는, 서로 크기가 다를 수 있다.
본 발명의 다른 실시형태로 상기 PMOS 트랜지스터(200)의 소스단을 저항(R16)과 연결되는 라인에 연결하는 것도 가능하다{도 9에 도시되는 도면에서 (a) 라인}.
그리고 상기 DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에는 저항(R15)과 NMOS 트랜지스터가 연결되는데, 상기 NMOS 트랜지스터의 게이트단은 상기 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 저항(R15)에 연결되며, 소스단은 접지전원에 연결된다.
이와 같이 구성되어지는 도 9에 도시되고 있는 본 발명에 따른 메인 드라이버의 풀 다운 구동부는 다음과 같이 동작되어진다.
PMOS 트랜지스터(200)의 드레인단은, 도시되고 있는 실시예에서 (b) 점선 또는 (a) 점선 어디에든지 연결할 수 있다. 이와 같이 연결된 상태에서 서브 드라이버의 출력신호가 하이상태일 때, 하단의 NMOS 트랜지스터는 턴 온 상태가 된다. 이때 각각의 트랜지스터쌍(70~705)의 노드(P1)에 연결되고 있는 모든 PMOS 트랜지스터(200)는 다이오드와 같은 역할을 한다.
이와 같은 상태에서 DQ/DQS/DQSB 출력라인(103)의 전압이 점점 증가하면, PMOS 트랜지스터(200)의 소스단 전압이 게이트단 전압보다 높아지게 되어, PMOS 트랜지스터(200)도 턴 -온 상태에 도달되어진다. 상기 PMOS 트랜지스터(200)가 턴 온 되면, 상기 트랜지스터를 통하여 출력라인(103)으로부터 접지전원(VSS)으로 연결되는 전류 통로가 형성되어져서, 접지전원으로 전류가 흐르게 되면서 본 발명의 전송회로는 선형성이 개선된다.
마지막으로 도 10도 본 발명의 또 하나의 실시예에 따른 메인 드라이버의 풀 다운 구동부의 상세 구성도이다.
도시하는 바와 같이 본 발명에 따른 메인 드라이버의 풀 다운 구동부는, DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에 두개의 NMOS 트랜지스터가 직렬 연결된 구성을 한 쌍으로 해서 다수개의 트랜지스터 쌍이 병렬 연결되고 있다. 상기 직렬 연결된 NMOS 트랜지스터 쌍(701~705)은, 게이트단으로 Ncode(0)~Ncode(4) 신호를 입력하고, 드레인단은 저항(R18)을 통해서 DQ/DQS/DQSB 출력라인(103)에 연결되는 상단의 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 접지전압(VSS) 사이에 직렬 연결되는 하단의 NMOS 트랜지스터로 구성된다. 상기 하단의 NMOS 트랜지스터는, 게이트단은 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 상단의 NMOS 트랜지스터의 소스단에 연결되며, 소스단은 접지전압에 연결되어진다. 상기와 같은 직렬 연결된 NMOS 트랜지스터 쌍(701~705)은, Ncode 제어량만큼 구비되어진다. 본 발명의 실시예에서는 Ncode신호가 0에서 4번까지 구비되므로, 상기 직렬 연결된 NMOS 트랜지스터 쌍은 5쌍이 구비되어진다.
그리고 상기 DQ/DQS/DQSB 출력라인(103)과 접지전원(VSS) 사이에는 저항(R17)과 NMOS 트랜지스터가 연결되는데, 상기 NMOS 트랜지스터의 게이트단은 상기 서브 드라이버의 출력라인(102dn)에 연결되고, 드레인단은 상기 저항(R17)에 연결되며, 소스단은 접지전원에 연결된다.
또한 본 발명의 일 실시예에 따른 메인 드라이버의 풀 다운 구동부는, 선형성을 증가시키기 위하여 PMOS 트랜지스터(200)를 추가적으로 연결하고 있다. 즉, Ncode(0)~Ncode(4)가 입력되는 트랜지스터의 소스단을 모두 하나의 노드(P3)로 연결하고, 상기 노드(P3)에 게이트단을 연결하고, 드레인단은 접지전원에 연결되며, 소스단은 상기 DQ/DQS/DQSB 출력라인(103)에 연결되어지는{도 10에 도시되는 도면에서 (b) 라인}, 선형성 개선형 PMOS 트랜지스터(200)가 포함되어진다.
본 발명의 다른 실시형태로 상기 PMOS 트랜지스터(200)의 소스단을 저항(R18)과 연결되는 라인(601)에 연결하는 것도 가능하다{도 10에 도시되는 도면에서 (a) 라인}.
이와 같이 구성되어지는 도 10에 도시되고 있는 본 발명에 따른 메인 드라이버의 풀 다운 구동부는 다음과 같이 동작되어진다.
PMOS 트랜지스터(200)의 드레인단은, 도시되고 있는 실시예에서 (b) 점선 또는 (a) 점선 어디에든지 연결할 수 있다. 이와 같이 연결된 상태에서 서브 드라이버의 출력신호가 하이상태일 때, 상기 하이신호를 입력하는 하단의 모든 NMOS 트랜지스터는 턴 온 상태가 된다. 이때 노드(P3)에 연결되고 있는 PMOS 트랜지스터(200)는 다이오드와 같은 역할을 한다.
이와 같은 상태에서 DQ/DQS/DQSB 출력라인(103)의 전압이 점점 증가하면(포화영역), PMOS 트랜지스터(200)의 소스단 전압이 게이트단 전압보다 높아지게 되어, PMOS 트랜지스터(200)도 턴 -온 상태에 도달되어진다. 상기 PMOS 트랜지스터(200)가 턴 온 되면, 상기 트랜지스터를 통하여 출력라인(103)으로부터 접지전원(VSS)으로 연결되는 전류 통로가 형성되어져서, 접지전원으로 전류가 흐르 게 되면서 본 발명의 전송회로는 선형성이 개선된다.
도 10에 도시되고 있는 PMOS 트랜지스터(200)는, 도 8 및 도 9의 경우와 비교해서 상대적으로 더욱 이상적인 다이오드의 동작에 훨씬 더 가까워지기 때문에, 도 10의 실시예에 따른 메인 드라이버의 선형성은 더욱 더 좋아진다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 반도체메모리장치의 전송회로에 이용되어지는 메인 드라이버의 선형성을 개선하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
일 예로, 도시되고 있는 본 발명의 모든 실시예에서 선형성 개선을 위한 트랜지스터는 PMOS 트랜지스터를 적용하고 있다. 그러나 NMOS 트랜지스터를 적용하여 전송회로를 구성하는 경우에 있어서도 선형성 개선을 이룰 수 있다.
또한, 설명되고 있는 본 발명의 실시예는, 반도체 메모리장치에서 메인 드라버에 해당하는 부분에 선형성 향상을 위한 구성을 적용해서 설명하고 있다. 그러나 이에 한정되는 것은 아니며, 예를 들어서 메인 드라이버의 앞단의 서브 드라이버에도 적용 가능함은 물론이다.
도 1은 일반적인 서브 드라이버와 메인 드라이버의 연결관계에 따른 구성도,
도 2, 도 3은 종래 메인 드라이버의 상세 구성도,
도 4는 본 발명의 실시예에 따라 선형성이 개선된 메인 드라이버의 출력 특성도,
도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 메모리장치의 메인 드라이버의 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 서브 드라이버 101 : 메인 드라이버
103 : DQ/DQS/DQSB 출력라인 300 : 패드
200 : 선형성 개선을 위한 추가된 트랜지스터

Claims (24)

  1. 풀 업 구동부를 포함하는 반도체메모리장치의 메인 드라이버로서,
    상기 풀 업 구동부는,
    출력라인과 전원전압 사이에 직렬 연결되고, 입력라인을 통한 신호를 입력하는 제 1 트랜지스터;
    상기 제 1 트랜지스터 상단에 코드신호를 입력하는 제 2 트랜지스터;
    상기 제 1, 2 트랜지스터의 공통 노드의 신호를 입력으로 하고, 출력라인과 전원전압 사이에 연결되는 선형성 개선 트랜지스터
    를 포함하여
    상기 풀 업 구동부가 포화 영역으로 들어가 비선형 특성을 나타낼 때, 상기 선형성 개선 트랜지스터를 동작시켜서 출력라인의 전류를 흘려주는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  2. 풀 다운 구동부를 포함하는 반도체메모리장치의 메인 드라이버로서,
    상기 풀 다운 구동부는,
    출력라인과 접지전원 사이에 직렬 연결되고, 입력라인을 통한 신호를 입력하는 제 1 트랜지스터;
    상기 제 1 트랜지스터 하단에 코드신호를 입력하는 제 2 트랜지스터;
    상기 제 1, 2 트랜지스터의 공통 노드의 신호를 입력으로 하고, 출력라인과 접지전원 사이에 연결되는 선형성 개선 트랜지스터
    를 포함하여
    상기 풀 다운 구동부가 포화 영역으로 들어가 비선형 특성을 나타낼 때, 상기 선형성 개선 트랜지스터를 동작시켜서 출력라인의 전류를 흘려주는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  3. 제 2 항에 있어서,
    상기 풀 다운 구동부는, 상기 제 1, 2 트랜지스터를 한 쌍으로 하는 트랜지스터쌍을 다수개 구비하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  4. 제 3 항에 있어서,
    상기 풀 다운 구동부의 선형성 개선 트랜지스터는, 트랜지스터쌍마다 구비되는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  5. 제 3 항에 있어서,
    상기 풀 다운 구동부의 선형성 개선 트랜지스터는, 마지막 연결된 트랜지스터쌍에만 구비되는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 풀 다운 구동부는, 상기 출력라인과 제 1 트랜지스터 사이에 연결된 저항을 더 포함하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  7. 제 6 항에 있어서,
    상기 선형성 개선 트랜지스터는, 상기 출력라인에 소스단을 연결하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  8. 제 6 항에 있어서,
    상기 선형성 개선 트랜지스터는, 상기 저항에 연결된 라인에 소스단을 연결하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  9. 제 2 항에 있어서,
    상기 풀 다운 구동부는, 출력라인과 접지전원 사이에 저항과 트랜지스터를 직렬 연결하고,
    상기 트랜지스터는, 입력라인을 통한 신호를 입력하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  10. 입력라인을 통한 신호를 입력하는 제 1 트랜지스터와 상기 제 1 트랜지스터에 직렬 연결되며 코드신호를 입력하는 제 2 트랜지스터를 한 쌍으로 하여 출력라인과 풀업전원 또는 풀다운전원 사이에 연결되는 다수개의 트랜지스터군;
    상기 트렌지스터쌍의 접속노드를 공통 노드로 연결하고, 상기 공통 노드의 신호를 입력으로 하여 상기 출력라인과 풀업전원 또는 풀다운전원 사이에 연결되는 선형성 개선 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  11. 제 10 항에 있어서,
    상기 출력라인과 제 1 트랜지스터 사이에 연결된 저항을 더 포함하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  12. 제 11 항에 있어서,
    상기 선형성 개선 트랜지스터는, PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 메인 드라이버.
  13. 제 12 항에 있어서,
    상기 선형성 개선 트랜지스터는, 상기 출력라인에 소스단을 연결하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  14. 제 12 항에 있어서,
    상기 선형성 개선 트랜지스터는, 상기 저항에 연결된 라인에 소스단을 연결하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  15. 제 10 항에 있어서,
    상기 출력라인과 풀업전원 또는 풀다운전원 사이에 직렬 연결된 저항과 트랜지스터를 더 포함하고,
    상기 트랜지스터는, 입력라인을 통한 신호를 입력하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  16. 코드신호를 입력하는 제 1 트랜지스터와, 상기 제 1 트랜지스터와 직렬연결되며 입력라인을 통한 신호를 입력하는 제 2 트랜지스터를 한 쌍으로 하여 출력라인과 풀업전원 또는 풀다운전원 사이에 연결되는 다수개의 트랜지스터군;
    적어도 하나의 상기 트랜지스터쌍의 접속 노드의 신호를 입력으로 하여 출력라인과 풀업전원 또는 풀다운전원 사이에 연결되는 선형성 개선 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  17. 제 16 항에 있어서,
    상기 선형성 개선 트랜지스터는, 트랜지스터쌍 마다 구비되는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  18. 제 16항에 있어서,
    상기 선형성 개선 트랜지스터는, 마지막 연결된 트랜지스터쌍에만 구비되는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 출력라인과 제 1 트랜지스터 사이에 연결된 저항을 더 포함하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  20. 제 19 항에 있어서,
    상기 선형성 개선 트랜지스터는, 상기 출력라인에 소스단을 연결하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  21. 제 19 항에 있어서,
    상기 선형성 개선 트랜지스터는, 상기 저항이 연결된 라인에 소스단을 연결하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  22. 제 16 항에 있어서,
    상기 출력라인과 풀업전원 또는 풀다운전원 사이에 직렬 연결된 저항과 트랜지스터를 더 포함하고,
    상기 트랜지스터는, 입력라인을 통한 신호를 입력하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  23. 제 16 항에 있어서,
    상기 다수개의 트랜지스터군의 드레인단을 공통 노드로 연결하고, 상기 선형성 개선 트랜지스터는, 상기 공통 노드의 신호를 입력으로 하는 것을 특징으로 하는 반도체메모리장치의 메인 드라이버.
  24. 출력라인과 풀업전원 또는 풀다운전원 사이에 직렬 연결되고, 입력라인을 통한 신호를 입력하는 제 1 트랜지스터, 상기 제 1 트랜지스터와 직렬 연결되며 코드신호를 입력하는 제 2 트랜지스터, 상기 제 1, 2 트랜지스터의 공통 노드의 신호를 입력으로 하고 출력라인과 풀업전원 또는 풀다운전원 사이에 연결되는 선형성 개선 트랜지스터를 포함하는 풀 다운 구동부와 풀 업 구동부를 포함하는 반도체메모리장치의 메인 드라이버에서,
    상기 풀 업 구동부 또는 풀 다운 구동부를 구동시키는 제 2 단계;
    상기 풀 업 구동부 또는 풀 다운 구동부가 포화 영역으로 들어가는 것을 감시하는 제 2 단계;
    상기 선형성 개선 트랜지스터를 동작시켜서 출력라인의 전류를 흘려주는 제 3 단계를 포함하는 반도체메모리장치의 메인 드라이버의 제어방법.
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