KR102441423B1 - 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 - Google Patents
스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 Download PDFInfo
- Publication number
- KR102441423B1 KR102441423B1 KR1020170176828A KR20170176828A KR102441423B1 KR 102441423 B1 KR102441423 B1 KR 102441423B1 KR 1020170176828 A KR1020170176828 A KR 1020170176828A KR 20170176828 A KR20170176828 A KR 20170176828A KR 102441423 B1 KR102441423 B1 KR 102441423B1
- Authority
- KR
- South Korea
- Prior art keywords
- pull
- signal
- generate
- terminal
- receive
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Electrophonic Musical Instruments (AREA)
- Stroboscope Apparatuses (AREA)
Abstract
본 기술은 클럭 신호에 따라 풀업 신호 및 풀다운 신호를 생성하도록 구성된 트리거 회로; 상기 풀업 신호 및 상기 풀다운 신호를 입력 받아 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버; 및 상기 풀업 신호 및 상기 풀다운 신호를 상기 제 1 메인 드라이버와 반대로 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함할 수 있다.
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 회로 예를 들어, DRAM 또는 FLASH 메모리는 리드 동작 시, 자신이 데이터를 출력함을 수신측에 알리기 위한 스트로브(Strobe) 신호를 수신측에 제공할 수 있다.
반도체 회로는 메모리 영역 및 메모리 영역과 연계하여 데이터 입/출력을 수행하기 위한 다수의 회로들 및 스트로브 신호를 생성하기 위한 회로가 집적되어 있으므로 가능한 회로 면적을 줄여 레이아웃이 용이하도록 하고 소비 전력을 줄이는 것이 중요하다.
대한민국 공개특허공보 제10-2012-0053241호(2012. 05. 25)
본 발명의 실시예는 회로 면적 및 소비 전력을 줄일 수 있는 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 클럭 신호에 따라 풀업 신호 및 풀다운 신호를 생성하도록 구성된 트리거 회로; 상기 풀업 신호 및 상기 풀다운 신호를 입력 받아 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버; 및 상기 풀업 신호 및 상기 풀다운 신호를 상기 제 1 메인 드라이버와 반대로 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함할 수 있다.
본 발명의 실시예는 차동 클럭 신호 및 온 다이 터미네이션 신호에 따라 제 1 풀업 신호 및 제 2 풀업 신호와 제 1 풀다운 신호 및 제 2 풀다운 신호를 생성하도록 구성된 트리거 회로; 상기 제 1 풀업 신호 및 상기 제 1 풀다운 신호를 입력 받아 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버; 및 상기 제 2 풀업 신호 및 상기 제 2 풀다운 신호를 상기 제 1 메인 드라이버와 반대로 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함할 수 있다.
본 발명의 실시예는 메모리 셀 어레이를 포함하는 코어 블록; 상기 데이터의 입/출력을 위한 패드들 및 상기 데이터의 출력을 수신측에 알리기 위한 차동 데이터 스트로브 신호의 출력을 위한 패드들을 포함하는 패드 어레이; 리드 동작 시, 상기 코어 블록에서 출력되는 병렬 데이터를 클럭 신호를 이용하여 직렬화 및 드라이빙하여 상기 데이터의 입/출력을 위한 패드들 통해 상기 반도체 장치 외부로 출력하도록 구성된 직렬화 및 드라이빙 회로; 및 상기 클럭 신호에 따라 상기 차동 데이터 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 회로를 포함하며, 상기 스트로브 신호 생성 회로는 상기 클럭 신호에 따라 풀업 신호 및 풀다운 신호를 생성하도록 구성된 트리거 회로, 상기 풀업 신호 및 상기 풀다운 신호를 입력 받아 상기 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버, 및 상기 풀업 신호 및 상기 풀다운 신호를 상기 제 1 메인 드라이버와 반대로 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함할 수 있다.
본 기술은 회로 면적 및 소비 전력을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(10)의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 스트로브 신호 생성 회로(100)의 구성을 나타낸 도면,
도 3은 도 2의 제 1 프리 드라이버(220)의 구성을 나타낸 도면,
도 4는 도 2의 제 2 프리 드라이버(230)의 구성을 나타낸 도면,
도 5는 도 2의 제 1 메인 드라이버(300)의 구성을 나타낸 도면,
도 6은 도 2의 제 2 메인 드라이버(400)의 구성을 나타낸 도면이고,
도 7은 본 발명의 실시예에 따른 스트로브 신호 생성 방식을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 실시예에 따른 스트로브 신호 생성 회로(100)의 구성을 나타낸 도면,
도 3은 도 2의 제 1 프리 드라이버(220)의 구성을 나타낸 도면,
도 4는 도 2의 제 2 프리 드라이버(230)의 구성을 나타낸 도면,
도 5는 도 2의 제 1 메인 드라이버(300)의 구성을 나타낸 도면,
도 6은 도 2의 제 2 메인 드라이버(400)의 구성을 나타낸 도면이고,
도 7은 본 발명의 실시예에 따른 스트로브 신호 생성 방식을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치(10)의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(10)는 코어 블록(20), 패드 어레이(30), 데이터 처리회로(40) 및 스트로브 신호 생성 회로(100)를 포함할 수 있다.
코어 블록(20)은 메모리 셀 어레이(21) 및 메모리 셀 어레이(21)와 외부의 데이터 입/출력을 위한 회로들(도시 생략)을 포함할 수 있다.
패드 어레이(30)는 데이터 입/출력을 위한 패드들(31) 및 데이터 출력을 수신측에 알리기 위한 차동 데이터 스트로브 신호(DQS, DQSB)의 출력을 위한 패드들(32)을 포함할 수 있다.
데이터 처리회로(40)는 리드 동작 시 코어 블록(20)에서 출력되는 병렬 데이터(DATA_OUT)를 차동 클럭 신호(ICLK, ICLKB) 및 온 다이 터미네이션 신호(ODT)를 이용하여 직렬화 및 드라이빙하여 패드들(31)을 통해 반도체 장치 외부로 출력할 수 있다.
스트로브 신호 생성 회로(100)는 차동 클럭 신호(ICLK, ICLKB), 온 다이 터미네이션 신호(ODT) 및 리드 인에이블 신호(RDEN)에 따라 차동 데이터 스트로브 신호(DQS, DQSB)를 생성할 수 있다.
이때 온 다이 터미네이션 신호(ODT)는 반도체 장치의 라이트 동작 구간 동안 활성화될 수 있고, 리드 인에이블 신호(RDEN)는 리드 명령에 따라 반도체 장치의 리드 동작 구간 동안 활성화될 수 있다. 온 다이 터미네이션 신호(ODT)는 하이 레벨인 경우 활성화되고 로우 레벨인 경우 비 활성화될 수 있다. 리드 인에이블 신호(RDEN)는 하이 레벨인 경우 활성화되고 로우 레벨인 경우 비 활성화될 수 있다. 한편, 도 1에 나타나 있지 않으나, 추후 언급할 부 온 다이 터미네이션 신호(ODTB)는 로우 레벨인 경우 활성화되고 하이 레벨인 경우 비 활성화될 수 있다.
도 2는 본 발명의 실시예에 따른 스트로브 신호 생성 회로(100)의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 스트로브 신호 생성 회로(100)는 트리거 회로(200), 제 1 메인 드라이버(300) 및 제 2 메인 드라이버(400)를 포함할 수 있다.
트리거 회로(200)는 리드 동작 시, 클럭 신호에 따라 풀업 신호 및 풀다운 신호를 생성할 수 있다.
제 1 메인 드라이버(300)는 풀업 신호 및 풀다운 신호를 풀업 단자와 풀다운 단자에 각각 입력 받아 차동 데이터 스트로브 신호(DQS, DQSB) 중에서 하나 예를 들어, DQS를 생성할 수 있다.
제 2 메인 드라이버(400)는 풀업 신호 및 풀다운 신호를 풀업 단자와 풀다운 단자에 제 1 메인 드라이버(300)와 반대로 입력 받아 차동 데이터 스트로브 신호(DQS, DQSB) 중에서 다른 하나 즉, DQSB를 생성할 수 있다.
트리거 회로(200)는 전원 전압(VDD), 접지 전압(VSS), 차동 클럭 신호(ICLK, ICLKB), 온 다이 터미네이션 신호(ODT) 및 리드 인에이블 신호(RDEN)를 이용하여 제 1 및 제 2 풀업 신호(UP1, UP2)와 제 1 및 제 2 풀다운 신호(DN1, DN2)를 생성할 수 있다.
트리거 회로(200)는 직렬화기(210), 제 1 프리 드라이버(220) 및 제 2 프리 드라이버(230)를 포함한다.
직렬화기(210)는 제 1 데이터 입력단(DATAR) 및 제 2 데이터 입력단(DATAF)을 통해 입력된 신호들을 제 1 클럭 입력단(CLKR) 및 제 2 클럭 입력단(CLKF)을 통해 입력된 신호에 따라 직렬화하여 전치 풀업 신호(PRE_UP) 및 전치 풀다운 신호(PRE_DN)를 생성할 수 있다.
직렬화기(210)는 제 1 데이터 입력단(DATAR)에 전원 전압(VDD)를 입력 받고, 제 2 데이터 입력단(DATAF)에 접지 전압(VSS)을 입력 받으며, 제 1 클럭 입력단(CLKR)에 클럭 신호(ICLK)를 입력 받고, 제 2 클럭 입력단(CLKF)에 부(negative) 클럭 신호(ICLKB)를 입력 받는다.
직렬화기(210)는 파이프 래치(도시 생략)를 이용하여 구성할 수 있다.
제 1 프리 드라이버(220)는 전치 풀업 신호(PRE_UP)를 리드 인에이블 신호(RDEN), 온 다이 터미네이션 신호(ODT) 및 부 온 다이 터미네이션 신호(ODTB)에 따라 드라이빙하여 풀업 신호 즉, 제 1 및 제 2 풀업 신호(UP1, UP2)를 생성할 수 있다.
제 2 프리 드라이버(230)는 전치 풀다운 신호(PRE_DN)를 리드 인에이블 신호(RDEN), 온 다이 터미네이션 신호(ODT) 및 부 온 다이 터미네이션 신호(ODTB)에 따라 드라이빙하여 풀다운 신호 즉, 제 1 및 제 2 풀다운 신호(DN1, DN2)를 생성할 수 있다.
트리거 회로(200)는 온 다이 터미네이션 신호(ODT)를 반전시켜 부 온 다이 터미네이션 신호(ODTB)를 생성하기 위한 로직 게이트(240)를 더 포함할 수 있다.
이때 본 발명의 실시예는 로직 게이트(240)를 이용하여 부 온 다이 터미네이션 신호(ODTB)를 생성한 예를 든 것일 뿐, 부 온 다이 터미네이션 신호(ODTB)를 반도체 장치 내부의 다른 구성에서 제공받을 수 있으며 이 경우에는 로직 게이트(240)의 제거가 가능하다.
제 1 메인 드라이버(300)는 제 1 프리 드라이버(220)에서 출력된 제 1 풀업 신호(UP1)와 제 2 프리 드라이버(230)에서 출력된 제 1 풀다운 신호(DN1)에 따라 데이터 스트로브 신호(DQS)를 생성할 수 있다.
제 1 메인 드라이버(300)는 풀업 단자(PU)에 제 1 풀업 신호(UP1)를 입력 받고, 풀다운 단자(PD)에 제 1 풀다운 신호(DN1)를 입력 받는다.
제 2 메인 드라이버(400)는 제 2 프리 드라이버(230)에서 출력된 제 2 풀다운 신호(DN2)와 제 1 프리 드라이버(220)에서 출력된 제 2 풀업 신호(UP2)에 따라 부 데이터 스트로브 신호(DQSB)를 생성할 수 있다.
제 2 메인 드라이버(400)는 풀업 단자(PU)에 제 2 풀다운 신호(DN2)를 입력 받고, 풀다운 단자(PD)에 제 2 풀업 신호(UP2)를 입력 받는다.
상술한 바와 같이, 본 발명의 실시예는 하나의 트리거 회로(200)만을 구성하고, 하나의 트리거 회로(200)를 이용하여 데이터 스트로브 신호(DQS)와 반대의 위상을 가지는 부 데이터 스트로브 신호(DQSB)를 생성할 수 있도록 제 2 메인 드라이버(400)의 풀업 단자(PU)에 제 2 풀업 신호(UP2) 대신 제 2 풀다운 신호(DN2)를 입력하고, 풀다운 단자(PD)에 제 2 풀다운 신호(DN2) 대신 제 2 풀업 신호(UP2)를 입력한다.
한편, 데이터 스트로브 신호(DQS)와 반대의 위상을 가져야 하는 부 데이터 스트로브 신호(DQSB)를 생성하기 위해 본 발명의 실시예에 따른 트리거 회로(200)와는 별도의 트리거 회로를 추가로 구성할 경우, 추가된 트리거 회로의 직렬화기의 제 1 데이터 입력단(DATAR)과 제 2 데이터 입력단(DATAF) 각각에는 본 발명의 실시예에 따른 직렬화기(210)와 반대로 접지 전압(VSS)과 전원 전압(VDD)을 입력해야 한다. 그러나 데이터 스트로브 신호(DQS), 그리고 이와 반대의 위상을 가지는 부 데이터 스트로브 신호(DQSB)를 생성하기 위해 2개의 트리거 회로를 사용하는 경우, 회로 면적 증가 및 소비 전력 증가의 문제가 발생하게 된다.
도 3은 도 2의 제 1 프리 드라이버(220)의 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 제 1 프리 드라이버(220)는 제 1 내지 제 5 로직 게이트(221 - 225)와 제 1 및 제 2 트랜지스터(226, 227)를 포함할 수 있다.
제 1 로직 게이트(221)는 전치 풀업 신호(PRE_UP)와 리드 인에이블 신호(RDEN)를 논리곱하여 출력할 수 있다.
제 1 로직 게이트(221)는 리드 인에이블 신호(RDEN)가 활성화된 경우에만 전치 풀업 신호(PRE_UP)를 통과시킨다.
제 1 로직 게이트(221)는 리드 인에이블 신호(RDEN)가 비 활성화된 경우(예를 들어, 라이트 동작)에는 출력단을 로우 레벨로 천이시킴으로써 제 1 풀업 신호(UP1)를 로우 레벨로 유지시킬 수 있다.
제 2 로직 게이트(222)는 제 1 및 제 2 제어 단자에 각각 전원 전압(VDD)과 접지 전압(VSS)을 입력 받으며 제 1 로직 게이트(221)의 출력을 반전시켜 출력할 수 있다.
제 3 로직 게이트(223)는 제 2 로직 게이트(222)의 출력을 반전시켜 제 1 풀업 신호(UP1)로서 출력할 수 있다.
제 1 트랜지스터(226)는 게이트 단자에 접지 전압(VSS)을 입력 받고, 소오스 단자가 접지 단자와 연결되며, 드레인 단자가 제 2 로직 게이트(222)의 출력 단자와 제 3 로직 게이트(223)의 입력 단자에 공통 연결될 수 있다.
제 4 로직 게이트(224)는 제 1 및 제 2 제어 단자에 각각 부 온 다이 터미네이션 신호(ODTB)와 온 다이 터미네이션 신호(ODT)를 입력 받으며, 부 온 다이 터미네이션 신호(ODTB)가 비 활성화된 경우에만 제 1 로직 게이트(221)의 출력을 반전시켜 출력할 수 있다.
제 5 로직 게이트(225)는 제 4 로직 게이트(224)의 출력을 반전시켜 제 2 풀업 신호(UP2)로서 출력할 수 있다.
제 2 트랜지스터(227)는 게이트 단자에 온 다이 터미네이션 신호(ODT)를 입력 받고, 소오스 단자가 접지 단자와 연결되며, 드레인 단자가 제 4 로직 게이트(224)의 출력 단자와 제 5 로직 게이트(225)의 입력 단자에 공통 연결될 수 있다.
제 2 트랜지스터(227)는 온 다이 터미네이션 신호(ODT)가 활성화된 경우 제 5 로직 게이트(225)의 입력 단자를 로우 레벨로 풀 다운 시킬 수 있다.
도 4는 도 2의 제 2 프리 드라이버(230)의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, 제 2 프리 드라이버(230)는 제 1 내지 제 5 로직 게이트(231 - 235)와 제 1 및 제 2 트랜지스터(236, 237)를 포함할 수 있다.
제 1 로직 게이트(231)는 전치 풀다운 신호(PRE_DN)와 리드 인에이블 신호(RDEN)를 논리곱하여 출력할 수 있다.
제 1 로직 게이트(231)는 리드 인에이블 신호(RDEN)가 활성화된 경우에만 전치 풀다운 신호(PRE_UP)를 통과시킨다.
제 1 로직 게이트(231)는 리드 인에이블 신호(RDEN)가 비 활성화된 경우(예를 들어, 라이트 동작)에는 출력단을 로우 레벨로 천이시킴으로써 제 2 풀다운 신호(UP1)를 로우 레벨로 유지시킬 수 있다.
제 2 로직 게이트(232)는 제 1 및 제 2 제어 단자에 각각 부 온 다이 터미네이션 신호(ODTB)와 온 다이 터미네이션 신호(ODT)를 입력 받으며, 부 온 다이 터미네이션 신호(ODTB)가 비 활성화된 경우에만 제 1 로직 게이트(231)의 출력을 반전시켜 출력할 수 있다.
제 3 로직 게이트(233)는 제 2 로직 게이트(232)의 출력을 반전시켜 제 1 풀다운 신호(DN1)로서 출력할 수 있다.
제 1 트랜지스터(236)는 게이트 단자에 온 다이 터미네이션 신호(ODT)를 입력 받고, 소오스 단자가 접지 단자와 연결되며, 드레인 단자가 제 2 로직 게이트(232)의 출력 단자와 제 3 로직 게이트(233)의 입력 단자에 공통 연결될 수 있다.
제 1 트랜지스터(236)는 온 다이 터미네이션 신호(ODT)가 활성화된 경우 제 3 로직 게이트(233)의 입력 단자를 로우 레벨로 풀 다운 시킬 수 있다.
제 4 로직 게이트(234)는 제 1 및 제 2 제어 단자에 각각 전원 전압(VDD)과 접지 전압(VSS)을 입력 받으며 제 1 로직 게이트(231)의 출력을 반전시켜 출력할 수 있다.
제 5 로직 게이트(235)는 제 4 로직 게이트(234)의 출력을 반전시켜 제 2 풀다운 신호(DN2)로서 출력할 수 있다.
제 2 트랜지스터(237)는 게이트 단자에 접지 전압(VSS)을 입력 받고, 소오스 단자가 접지 단자와 연결되며, 드레인 단자가 제 4 로직 게이트(234)의 출력 단자와 제 5 로직 게이트(235)의 입력 단자에 공통 연결될 수 있다.
도 5는 도 2의 제 1 메인 드라이버(300)의 구성을 나타낸 도면이다.
도 5에 도시된 바와 같이, 제 1 메인 드라이버(300)는 제 1 및 제 2 트랜지스터(310, 320)를 포함할 수 있다.
제 1 트랜지스터(310)는 게이트 단자에 제 1 풀업 신호(UP1)를 입력 받고, 소오스 단자에 전원단이 연결된다.
제 2 트랜지스터(320)는 게이트 단자에 제 1 풀다운 신호(DN1)를 입력 받고, 소오스 단자가 접지단과 연결되며, 드레인 단자가 제 1 트랜지스터(310)의 드레인 단자와 연결될 수 있다.
제 1 트랜지스터(310)의 드레인 단자와 제 2 트랜지스터(320)의 드레인 단자가 연결된 노드에서 데이터 스트로브 신호(DQS)가 출력될 수 있다.
도 6은 도 2의 제 2 메인 드라이버(400)의 구성을 나타낸 도면이다.
도 6에 도시된 바와 같이, 제 2 메인 드라이버(400)는 제 1 및 제 2 트랜지스터(410, 420)를 포함할 수 있다.
제 1 트랜지스터(410)는 게이트 단자에 제 2 풀다운 신호(DN2)를 입력 받고, 소오스 단자에 전원단이 연결된다.
제 2 트랜지스터(420)는 게이트 단자에 제 2 풀업 신호(UP2)를 입력 받고, 소오스 단자가 접지단과 연결되며, 드레인 단자가 제 1 트랜지스터(410)의 드레인 단자와 연결될 수 있다.
제 1 트랜지스터(410)의 드레인 단자와 제 2 트랜지스터(420)의 드레인 단자가 연결된 노드에서 부 데이터 스트로브 신호(DQSB)가 출력될 수 있다.
도 7은 본 발명의 실시예에 따른 스트로브 신호 생성 방식을 설명하기 위한 타이밍도이다.
도 7에 도시된 바와 같이, 반도체 장치의 리드 동작 구간 동안 리드 인에이블 신호(RDEN)는 활성화를 유지하고, 온 다이 터미네이션 신호(ODT)는 비 활성화를 유지하며, 부 온 다이 터미네이션 신호(ODTB)는 비 활성화를 유지한다.
제 1 프리 드라이버(220)는 전치 풀업 신호(PRE_UP)에 따라 서로 동일한 위상을 갖는 제 1 및 제 2 풀업 신호(UP1, UP2)를 생성할 수 있다.
제 2 프리 드라이버(230)는 전치 풀다운 신호(PRE_DN)에 따라 서로 동일한 위상을 갖는 제 1 및 제 2 풀다운 신호(DN1, DN2)를 생성할 수 있다.
제 1 메인 드라이버(300)는 제 1 풀업 신호(UP1)의 하이 레벨 구간에 따라 데이터 스트로브 신호(DQS)의 하이 레벨 구간을 생성하고, 제 1 풀다운 신호(DN1)의 하이 레벨 구간에 따라 데이터 스트로브 신호(DQS)의 로우 레벨 구간을 생성할 수 있다.
제 2 메인 드라이버(400)는 제 2 풀다운 신호(DN2)의 하이 레벨 구간에 따라 부 데이터 스트로브 신호(DQSB)의 하이 레벨 구간을 생성하고, 제 2 풀업 신호(UP2)의 하이 레벨 구간에 따라 부 데이터 스트로브 신호(DQSB)의 로우 레벨 구간을 생성할 수 있다.
한편, 반도체 장치의 라이트 동작 구간 동안 리드 인에이블 신호(RDEN)는 비 활성화를 유지하고, 온 다이 터미네이션 신호(ODT)는 활성화를 유지하며, 부 온 다이 터미네이션 신호(ODTB)는 활성화를 유지한다.
제 1 프리 드라이버(220)는 리드 인에이블 신호(RDEN)가 로우 레벨이므로 제 1 풀업 신호(UP1)를 로우 레벨로 유지시키고, 온 다이 터미네이션 신호(ODT)가 하이 레벨이므로 제 2 풀업 신호(UP2)를 하이 레벨로 유지시킬 수 있다.
제 2 프리 드라이버(230)는 리드 인에이블 신호(RDEN)가 로우 레벨이므로 제 2 풀다운 신호(DN2)를 로우 레벨로 유지시키고, 온 다이 터미네이션 신호(ODT)가 하이 레벨이므로 제 1 풀다운 신호(DN1)를 하이 레벨로 유지시킬 수 있다.
제 1 메인 드라이버(300)는 제 1 풀업 신호(UP1)를 로우 레벨이고, 제 1 풀다운 신호(DN1)가 하이 레벨이므로 데이터 스트로브 신호(DQS)를 로우 레벨로 유지시킬 수 있다.
제 2 메인 드라이버(400)는 제 2 풀다운 신호(DN2)가 로우 레벨이고, 제 2 풀업 신호(UP2)가 하이 레벨이므로 부 데이터 스트로브 신호(DQSB)를 로우 레벨로 유지시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (15)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제 1 데이터 입력단 및 제 2 데이터 입력단을 통해 입력된 신호들을 클럭 신호에 따라 직렬화하여 전치 풀업 신호 및 전치 풀다운 신호를 생성하도록 구성된 직렬화기;
상기 전치 풀업 신호를 온 다이 터미네이션 신호에 따라 드라이빙하여 제 1 풀업 신호 및 제 2 풀업 신호를 생성하도록 구성된 제 1 프리 드라이버;
상기 전치 풀다운 신호를 상기 온 다이 터미네이션 신호에 따라 드라이빙하여 제 1 풀다운 신호 및 제 2 풀다운 신호를 생성하도록 구성된 제 2 프리 드라이버;
풀업 단자에 상기 제 1 풀업 신호를 입력 받고 풀다운 단자에 상기 제 1 풀다운 신호를 입력 받아 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버; 및
상기 제 1 메인 드라이버와 반대로 풀업 단자에 상기 제 2 풀다운 신호를 입력 받고 풀다운 단자에 상기 제 2 풀업 신호를 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함하는 스트로브 신호 생성 회로. - 삭제
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 직렬화기는
상기 제 1 데이터 입력단을 통해 전원 전압을 입력 받고, 상기 제 2 데이터 입력단을 통해 접지 전압을 입력받도록 구성되는 스트로브 신호 생성 회로. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 1 프리 드라이버는
상기 전치 풀업 신호를 드라이빙하여 상기 제 1 풀업 신호를 생성하고, 상기 전치 풀업 신호를 상기 온 다이 터미네이션 신호에 따라 드라이빙하여 상기 제 2 풀업 신호를 생성하도록 구성되는 스트로브 신호 생성 회로. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 2 프리 드라이버는
상기 전치 풀다운 신호를 드라이빙하여 상기 제 2 풀다운 신호를 생성하고, 상기 전치 풀다운 신호를 상기 온 다이 터미네이션 신호에 따라 드라이빙하여 상기 제 1 풀다운 신호를 생성하도록 구성되는 스트로브 신호 생성 회로. - 메모리 셀 어레이를 포함하는 코어 블록;
데이터의 입/출력을 위한 패드들 및 상기 데이터의 출력을 수신측에 알리기 위한 차동 데이터 스트로브 신호의 출력을 위한 패드들을 포함하는 패드 어레이;
리드 동작 시, 상기 코어 블록에서 출력되는 병렬 데이터를 클럭 신호를 이용하여 직렬화 및 드라이빙하여 상기 데이터의 입/출력을 위한 패드들 통해 반도체 장치 외부로 출력하도록 구성된 데이터 처리회로; 및
상기 클럭 신호에 따라 상기 차동 데이터 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 회로를 포함하며,
상기 스트로브 신호 생성 회로는
제 1 데이터 입력단 및 제 2 데이터 입력단을 통해 입력된 신호들을 상기 클럭 신호에 따라 직렬화하여 전치 풀업 신호 및 전치 풀다운 신호를 생성하도록 구성된 직렬화기;
상기 전치 풀업 신호를 온 다이 터미네이션 신호에 따라 드라이빙하여 제 1 풀업 신호 및 제 2 풀업 신호를 생성하도록 구성된 제 1 프리 드라이버;
상기 전치 풀다운 신호를 상기 온 다이 터미네이션 신호에 따라 드라이빙하여 제 1 풀다운 신호 및 제 2 풀다운 신호를 생성하도록 구성된 제 2 프리 드라이버,
풀업 단자에 상기 제 1 풀업 신호를 입력 받고 풀다운 단자에 상기 제 1 풀다운 신호를 입력 받아 상기 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버, 및
상기 제 1 메인 드라이버와 반대로 풀업 단자에 상기 제 2 풀다운 신호를 입력 받고, 풀다운 단자에 상기 제 2 풀업 신호를 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함하는 반도체 장치. - 삭제
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 직렬화기는
상기 제 1 데이터 입력단을 통해 전원 전압을 입력 받고, 상기 제 2 데이터 입력단을 통해 접지 전압을 입력받도록 구성되는 반도체 장치. - 삭제
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 온 다이 터미네이션 신호는 반도체 장치의 라이트 동작 구간 동안 활성화되는 반도체 장치.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170176828A KR102441423B1 (ko) | 2017-12-21 | 2017-12-21 | 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 |
US15/982,741 US10658020B2 (en) | 2017-12-21 | 2018-05-17 | Strobe signal generation circuit and semiconductor apparatus including the same |
CN201810837883.XA CN109949838B (zh) | 2017-12-21 | 2018-07-26 | 选通信号发生电路和包括其的半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170176828A KR102441423B1 (ko) | 2017-12-21 | 2017-12-21 | 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20190075329A KR20190075329A (ko) | 2019-07-01 |
KR102441423B1 true KR102441423B1 (ko) | 2022-09-07 |
Family
ID=66951404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170176828A KR102441423B1 (ko) | 2017-12-21 | 2017-12-21 | 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10658020B2 (ko) |
KR (1) | KR102441423B1 (ko) |
CN (1) | CN109949838B (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10726883B2 (en) * | 2018-01-31 | 2020-07-28 | Samsung Electronics Co., Ltd. | Integrated circuit devices having strobe signal transmitters with enhanced drive characteristics |
KR102680452B1 (ko) * | 2019-09-26 | 2024-07-02 | 에스케이하이닉스 주식회사 | 기준 전압 트래이닝 회로 및 이를 포함하는 반도체 장치 |
US20220368333A1 (en) * | 2020-04-09 | 2022-11-17 | SK Hynix Inc. | Integrated circuit and memory system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080201596A1 (en) | 2006-12-29 | 2008-08-21 | Hynix Semiconductor Inc. | Clock buffer circuit of semiconductor device |
KR101053542B1 (ko) | 2010-04-12 | 2011-08-03 | 주식회사 하이닉스반도체 | 데이터 스트로브 신호 출력 드라이버 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100333683B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 반도체장치의데이터스트로브신호발생기 |
KR100296913B1 (ko) * | 1999-06-28 | 2001-07-12 | 박종섭 | 반도체메모리장치의 데이터스트로브신호 출력버퍼 |
JP2004110906A (ja) * | 2002-09-17 | 2004-04-08 | Renesas Technology Corp | 半導体記憶装置 |
US7417797B2 (en) * | 2003-12-16 | 2008-08-26 | Searete, Llc | Image correction using individual manipulation of microlenses in a microlens array |
KR100515068B1 (ko) * | 2003-12-19 | 2005-09-16 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 온 다이 터미네이션을 위한 회로 및방법 |
US7215579B2 (en) * | 2005-02-18 | 2007-05-08 | Micron Technology, Inc. | System and method for mode register control of data bus operating mode and impedance |
US7227809B2 (en) * | 2005-10-14 | 2007-06-05 | Micron Technology, Inc. | Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration |
KR100744004B1 (ko) * | 2006-06-30 | 2007-07-30 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로를 구비하는 반도체메모리소자 및그의 구동방법 |
JP2008070715A (ja) * | 2006-09-15 | 2008-03-27 | Renesas Technology Corp | 半導体集積回路及び携帯端末システム |
KR100919813B1 (ko) * | 2008-03-28 | 2009-10-01 | 주식회사 하이닉스반도체 | 데이터 스트로브신호 생성회로 |
KR100965776B1 (ko) * | 2008-04-11 | 2010-06-24 | 주식회사 하이닉스반도체 | 반도체메모리장치의 메인 드라이버 및 그 제어방법 |
JP5451012B2 (ja) * | 2008-09-04 | 2014-03-26 | ピーエスフォー ルクスコ エスエイアールエル | Dll回路及びその制御方法 |
KR101679036B1 (ko) * | 2009-04-14 | 2016-11-24 | 삼성전자 주식회사 | Odt 레이턴시 클럭 제어회로 및 제어방법 |
US7999589B2 (en) * | 2009-09-03 | 2011-08-16 | Micron Technology, Inc. | Circuits and methods for clock signal duty-cycle correction |
KR101132800B1 (ko) * | 2010-06-09 | 2012-04-02 | 주식회사 하이닉스반도체 | 데이터입력회로 |
KR101157031B1 (ko) | 2010-11-17 | 2012-07-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 포함하는 반도체 시스템 |
JP2013074562A (ja) * | 2011-09-29 | 2013-04-22 | Elpida Memory Inc | 半導体装置 |
KR101869866B1 (ko) * | 2011-11-07 | 2018-06-22 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
KR20140146330A (ko) * | 2013-06-17 | 2014-12-26 | 에스케이하이닉스 주식회사 | 구동 장치 |
KR20150143900A (ko) * | 2014-06-13 | 2015-12-24 | 에스케이하이닉스 주식회사 | 집적회로 및 반도체 시스템 |
KR20160002503A (ko) * | 2014-06-30 | 2016-01-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작방법 |
-
2017
- 2017-12-21 KR KR1020170176828A patent/KR102441423B1/ko active IP Right Grant
-
2018
- 2018-05-17 US US15/982,741 patent/US10658020B2/en active Active
- 2018-07-26 CN CN201810837883.XA patent/CN109949838B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080201596A1 (en) | 2006-12-29 | 2008-08-21 | Hynix Semiconductor Inc. | Clock buffer circuit of semiconductor device |
KR101053542B1 (ko) | 2010-04-12 | 2011-08-03 | 주식회사 하이닉스반도체 | 데이터 스트로브 신호 출력 드라이버 |
Also Published As
Publication number | Publication date |
---|---|
CN109949838A (zh) | 2019-06-28 |
US10658020B2 (en) | 2020-05-19 |
KR20190075329A (ko) | 2019-07-01 |
US20190198071A1 (en) | 2019-06-27 |
CN109949838B (zh) | 2023-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8891318B2 (en) | Semiconductor device having level shift circuit | |
CN111954905B (zh) | 用于时钟的负载循环失真校正的设备及方法 | |
US11120846B2 (en) | Sense amplifier based flip-flop capable of resolving metastable state by removing unintentional current from output nodes | |
KR102441423B1 (ko) | 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 | |
US7940074B2 (en) | Data transmission circuit and semiconductor apparatus including the same | |
US7668021B2 (en) | Semiconductor memory device including output driver | |
US9735780B2 (en) | Tri-state driver circuits having automatic high-impedance enabling | |
US9041436B2 (en) | Semiconductor device having pull-up circuit and pull-down circuit | |
US10607666B2 (en) | Data transfer device and semiconductor device including the data transfer device | |
US8856577B2 (en) | Semiconductor device having multiplexer | |
US8432188B2 (en) | Latch circuit, flip-flop having the same and data latching method | |
US8699285B2 (en) | Semiconductor memory device and integrated circuit | |
US8754688B2 (en) | Signal output circuit and semiconductor device including the same | |
KR100892643B1 (ko) | 데이터 출력 드라이버 회로 | |
KR100667594B1 (ko) | 프리엠퍼시스 출력버퍼와, 반도체 메모리 장치 및 데이터출력구동방법. | |
KR100771551B1 (ko) | 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법 | |
KR100826645B1 (ko) | 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법 | |
CN110998732A (zh) | 输入缓冲器电路 | |
KR20060096695A (ko) | 반도체 소자의 데이터 입력 버퍼 | |
US20240249766A1 (en) | Systems and methods for improved dual-tail latch with load control | |
US20230267971A1 (en) | Systems and methods for improved dual-tail latch with wide input common mode range | |
US20240291492A1 (en) | High speed dual-tail latch with power gating | |
US11276468B2 (en) | High-speed efficient level shifter | |
KR100991384B1 (ko) | 반도체 메모리 소자와 그의 동작 방법 | |
US20120038406A1 (en) | Delay circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |