KR102441423B1 - 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술은 클럭 신호에 따라 풀업 신호 및 풀다운 신호를 생성하도록 구성된 트리거 회로; 상기 풀업 신호 및 상기 풀다운 신호를 입력 받아 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버; 및 상기 풀업 신호 및 상기 풀다운 신호를 상기 제 1 메인 드라이버와 반대로 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함할 수 있다.

Description

스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치{STROBE SIGNAL GENERATION CIRCUIT AND SEMICONDUCTOR APPARATUS}
본 발명은 반도체 회로에 관한 것으로서, 특히 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 회로 예를 들어, DRAM 또는 FLASH 메모리는 리드 동작 시, 자신이 데이터를 출력함을 수신측에 알리기 위한 스트로브(Strobe) 신호를 수신측에 제공할 수 있다.
반도체 회로는 메모리 영역 및 메모리 영역과 연계하여 데이터 입/출력을 수행하기 위한 다수의 회로들 및 스트로브 신호를 생성하기 위한 회로가 집적되어 있으므로 가능한 회로 면적을 줄여 레이아웃이 용이하도록 하고 소비 전력을 줄이는 것이 중요하다.
대한민국 공개특허공보 제10-2012-0053241호(2012. 05. 25)
본 발명의 실시예는 회로 면적 및 소비 전력을 줄일 수 있는 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 클럭 신호에 따라 풀업 신호 및 풀다운 신호를 생성하도록 구성된 트리거 회로; 상기 풀업 신호 및 상기 풀다운 신호를 입력 받아 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버; 및 상기 풀업 신호 및 상기 풀다운 신호를 상기 제 1 메인 드라이버와 반대로 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함할 수 있다.
본 발명의 실시예는 차동 클럭 신호 및 온 다이 터미네이션 신호에 따라 제 1 풀업 신호 및 제 2 풀업 신호와 제 1 풀다운 신호 및 제 2 풀다운 신호를 생성하도록 구성된 트리거 회로; 상기 제 1 풀업 신호 및 상기 제 1 풀다운 신호를 입력 받아 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버; 및 상기 제 2 풀업 신호 및 상기 제 2 풀다운 신호를 상기 제 1 메인 드라이버와 반대로 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함할 수 있다.
본 발명의 실시예는 메모리 셀 어레이를 포함하는 코어 블록; 상기 데이터의 입/출력을 위한 패드들 및 상기 데이터의 출력을 수신측에 알리기 위한 차동 데이터 스트로브 신호의 출력을 위한 패드들을 포함하는 패드 어레이; 리드 동작 시, 상기 코어 블록에서 출력되는 병렬 데이터를 클럭 신호를 이용하여 직렬화 및 드라이빙하여 상기 데이터의 입/출력을 위한 패드들 통해 상기 반도체 장치 외부로 출력하도록 구성된 직렬화 및 드라이빙 회로; 및 상기 클럭 신호에 따라 상기 차동 데이터 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 회로를 포함하며, 상기 스트로브 신호 생성 회로는 상기 클럭 신호에 따라 풀업 신호 및 풀다운 신호를 생성하도록 구성된 트리거 회로, 상기 풀업 신호 및 상기 풀다운 신호를 입력 받아 상기 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버, 및 상기 풀업 신호 및 상기 풀다운 신호를 상기 제 1 메인 드라이버와 반대로 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함할 수 있다.
본 기술은 회로 면적 및 소비 전력을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(10)의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 스트로브 신호 생성 회로(100)의 구성을 나타낸 도면,
도 3은 도 2의 제 1 프리 드라이버(220)의 구성을 나타낸 도면,
도 4는 도 2의 제 2 프리 드라이버(230)의 구성을 나타낸 도면,
도 5는 도 2의 제 1 메인 드라이버(300)의 구성을 나타낸 도면,
도 6은 도 2의 제 2 메인 드라이버(400)의 구성을 나타낸 도면이고,
도 7은 본 발명의 실시예에 따른 스트로브 신호 생성 방식을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치(10)의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(10)는 코어 블록(20), 패드 어레이(30), 데이터 처리회로(40) 및 스트로브 신호 생성 회로(100)를 포함할 수 있다.
코어 블록(20)은 메모리 셀 어레이(21) 및 메모리 셀 어레이(21)와 외부의 데이터 입/출력을 위한 회로들(도시 생략)을 포함할 수 있다.
패드 어레이(30)는 데이터 입/출력을 위한 패드들(31) 및 데이터 출력을 수신측에 알리기 위한 차동 데이터 스트로브 신호(DQS, DQSB)의 출력을 위한 패드들(32)을 포함할 수 있다.
데이터 처리회로(40)는 리드 동작 시 코어 블록(20)에서 출력되는 병렬 데이터(DATA_OUT)를 차동 클럭 신호(ICLK, ICLKB) 및 온 다이 터미네이션 신호(ODT)를 이용하여 직렬화 및 드라이빙하여 패드들(31)을 통해 반도체 장치 외부로 출력할 수 있다.
스트로브 신호 생성 회로(100)는 차동 클럭 신호(ICLK, ICLKB), 온 다이 터미네이션 신호(ODT) 및 리드 인에이블 신호(RDEN)에 따라 차동 데이터 스트로브 신호(DQS, DQSB)를 생성할 수 있다.
이때 온 다이 터미네이션 신호(ODT)는 반도체 장치의 라이트 동작 구간 동안 활성화될 수 있고, 리드 인에이블 신호(RDEN)는 리드 명령에 따라 반도체 장치의 리드 동작 구간 동안 활성화될 수 있다. 온 다이 터미네이션 신호(ODT)는 하이 레벨인 경우 활성화되고 로우 레벨인 경우 비 활성화될 수 있다. 리드 인에이블 신호(RDEN)는 하이 레벨인 경우 활성화되고 로우 레벨인 경우 비 활성화될 수 있다. 한편, 도 1에 나타나 있지 않으나, 추후 언급할 부 온 다이 터미네이션 신호(ODTB)는 로우 레벨인 경우 활성화되고 하이 레벨인 경우 비 활성화될 수 있다.
도 2는 본 발명의 실시예에 따른 스트로브 신호 생성 회로(100)의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 스트로브 신호 생성 회로(100)는 트리거 회로(200), 제 1 메인 드라이버(300) 및 제 2 메인 드라이버(400)를 포함할 수 있다.
트리거 회로(200)는 리드 동작 시, 클럭 신호에 따라 풀업 신호 및 풀다운 신호를 생성할 수 있다.
제 1 메인 드라이버(300)는 풀업 신호 및 풀다운 신호를 풀업 단자와 풀다운 단자에 각각 입력 받아 차동 데이터 스트로브 신호(DQS, DQSB) 중에서 하나 예를 들어, DQS를 생성할 수 있다.
제 2 메인 드라이버(400)는 풀업 신호 및 풀다운 신호를 풀업 단자와 풀다운 단자에 제 1 메인 드라이버(300)와 반대로 입력 받아 차동 데이터 스트로브 신호(DQS, DQSB) 중에서 다른 하나 즉, DQSB를 생성할 수 있다.
트리거 회로(200)는 전원 전압(VDD), 접지 전압(VSS), 차동 클럭 신호(ICLK, ICLKB), 온 다이 터미네이션 신호(ODT) 및 리드 인에이블 신호(RDEN)를 이용하여 제 1 및 제 2 풀업 신호(UP1, UP2)와 제 1 및 제 2 풀다운 신호(DN1, DN2)를 생성할 수 있다.
트리거 회로(200)는 직렬화기(210), 제 1 프리 드라이버(220) 및 제 2 프리 드라이버(230)를 포함한다.
직렬화기(210)는 제 1 데이터 입력단(DATAR) 및 제 2 데이터 입력단(DATAF)을 통해 입력된 신호들을 제 1 클럭 입력단(CLKR) 및 제 2 클럭 입력단(CLKF)을 통해 입력된 신호에 따라 직렬화하여 전치 풀업 신호(PRE_UP) 및 전치 풀다운 신호(PRE_DN)를 생성할 수 있다.
직렬화기(210)는 제 1 데이터 입력단(DATAR)에 전원 전압(VDD)를 입력 받고, 제 2 데이터 입력단(DATAF)에 접지 전압(VSS)을 입력 받으며, 제 1 클럭 입력단(CLKR)에 클럭 신호(ICLK)를 입력 받고, 제 2 클럭 입력단(CLKF)에 부(negative) 클럭 신호(ICLKB)를 입력 받는다.
직렬화기(210)는 파이프 래치(도시 생략)를 이용하여 구성할 수 있다.
제 1 프리 드라이버(220)는 전치 풀업 신호(PRE_UP)를 리드 인에이블 신호(RDEN), 온 다이 터미네이션 신호(ODT) 및 부 온 다이 터미네이션 신호(ODTB)에 따라 드라이빙하여 풀업 신호 즉, 제 1 및 제 2 풀업 신호(UP1, UP2)를 생성할 수 있다.
제 2 프리 드라이버(230)는 전치 풀다운 신호(PRE_DN)를 리드 인에이블 신호(RDEN), 온 다이 터미네이션 신호(ODT) 및 부 온 다이 터미네이션 신호(ODTB)에 따라 드라이빙하여 풀다운 신호 즉, 제 1 및 제 2 풀다운 신호(DN1, DN2)를 생성할 수 있다.
트리거 회로(200)는 온 다이 터미네이션 신호(ODT)를 반전시켜 부 온 다이 터미네이션 신호(ODTB)를 생성하기 위한 로직 게이트(240)를 더 포함할 수 있다.
이때 본 발명의 실시예는 로직 게이트(240)를 이용하여 부 온 다이 터미네이션 신호(ODTB)를 생성한 예를 든 것일 뿐, 부 온 다이 터미네이션 신호(ODTB)를 반도체 장치 내부의 다른 구성에서 제공받을 수 있으며 이 경우에는 로직 게이트(240)의 제거가 가능하다.
제 1 메인 드라이버(300)는 제 1 프리 드라이버(220)에서 출력된 제 1 풀업 신호(UP1)와 제 2 프리 드라이버(230)에서 출력된 제 1 풀다운 신호(DN1)에 따라 데이터 스트로브 신호(DQS)를 생성할 수 있다.
제 1 메인 드라이버(300)는 풀업 단자(PU)에 제 1 풀업 신호(UP1)를 입력 받고, 풀다운 단자(PD)에 제 1 풀다운 신호(DN1)를 입력 받는다.
제 2 메인 드라이버(400)는 제 2 프리 드라이버(230)에서 출력된 제 2 풀다운 신호(DN2)와 제 1 프리 드라이버(220)에서 출력된 제 2 풀업 신호(UP2)에 따라 부 데이터 스트로브 신호(DQSB)를 생성할 수 있다.
제 2 메인 드라이버(400)는 풀업 단자(PU)에 제 2 풀다운 신호(DN2)를 입력 받고, 풀다운 단자(PD)에 제 2 풀업 신호(UP2)를 입력 받는다.
상술한 바와 같이, 본 발명의 실시예는 하나의 트리거 회로(200)만을 구성하고, 하나의 트리거 회로(200)를 이용하여 데이터 스트로브 신호(DQS)와 반대의 위상을 가지는 부 데이터 스트로브 신호(DQSB)를 생성할 수 있도록 제 2 메인 드라이버(400)의 풀업 단자(PU)에 제 2 풀업 신호(UP2) 대신 제 2 풀다운 신호(DN2)를 입력하고, 풀다운 단자(PD)에 제 2 풀다운 신호(DN2) 대신 제 2 풀업 신호(UP2)를 입력한다.
한편, 데이터 스트로브 신호(DQS)와 반대의 위상을 가져야 하는 부 데이터 스트로브 신호(DQSB)를 생성하기 위해 본 발명의 실시예에 따른 트리거 회로(200)와는 별도의 트리거 회로를 추가로 구성할 경우, 추가된 트리거 회로의 직렬화기의 제 1 데이터 입력단(DATAR)과 제 2 데이터 입력단(DATAF) 각각에는 본 발명의 실시예에 따른 직렬화기(210)와 반대로 접지 전압(VSS)과 전원 전압(VDD)을 입력해야 한다. 그러나 데이터 스트로브 신호(DQS), 그리고 이와 반대의 위상을 가지는 부 데이터 스트로브 신호(DQSB)를 생성하기 위해 2개의 트리거 회로를 사용하는 경우, 회로 면적 증가 및 소비 전력 증가의 문제가 발생하게 된다.
도 3은 도 2의 제 1 프리 드라이버(220)의 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 제 1 프리 드라이버(220)는 제 1 내지 제 5 로직 게이트(221 - 225)와 제 1 및 제 2 트랜지스터(226, 227)를 포함할 수 있다.
제 1 로직 게이트(221)는 전치 풀업 신호(PRE_UP)와 리드 인에이블 신호(RDEN)를 논리곱하여 출력할 수 있다.
제 1 로직 게이트(221)는 리드 인에이블 신호(RDEN)가 활성화된 경우에만 전치 풀업 신호(PRE_UP)를 통과시킨다.
제 1 로직 게이트(221)는 리드 인에이블 신호(RDEN)가 비 활성화된 경우(예를 들어, 라이트 동작)에는 출력단을 로우 레벨로 천이시킴으로써 제 1 풀업 신호(UP1)를 로우 레벨로 유지시킬 수 있다.
제 2 로직 게이트(222)는 제 1 및 제 2 제어 단자에 각각 전원 전압(VDD)과 접지 전압(VSS)을 입력 받으며 제 1 로직 게이트(221)의 출력을 반전시켜 출력할 수 있다.
제 3 로직 게이트(223)는 제 2 로직 게이트(222)의 출력을 반전시켜 제 1 풀업 신호(UP1)로서 출력할 수 있다.
제 1 트랜지스터(226)는 게이트 단자에 접지 전압(VSS)을 입력 받고, 소오스 단자가 접지 단자와 연결되며, 드레인 단자가 제 2 로직 게이트(222)의 출력 단자와 제 3 로직 게이트(223)의 입력 단자에 공통 연결될 수 있다.
제 4 로직 게이트(224)는 제 1 및 제 2 제어 단자에 각각 부 온 다이 터미네이션 신호(ODTB)와 온 다이 터미네이션 신호(ODT)를 입력 받으며, 부 온 다이 터미네이션 신호(ODTB)가 비 활성화된 경우에만 제 1 로직 게이트(221)의 출력을 반전시켜 출력할 수 있다.
제 5 로직 게이트(225)는 제 4 로직 게이트(224)의 출력을 반전시켜 제 2 풀업 신호(UP2)로서 출력할 수 있다.
제 2 트랜지스터(227)는 게이트 단자에 온 다이 터미네이션 신호(ODT)를 입력 받고, 소오스 단자가 접지 단자와 연결되며, 드레인 단자가 제 4 로직 게이트(224)의 출력 단자와 제 5 로직 게이트(225)의 입력 단자에 공통 연결될 수 있다.
제 2 트랜지스터(227)는 온 다이 터미네이션 신호(ODT)가 활성화된 경우 제 5 로직 게이트(225)의 입력 단자를 로우 레벨로 풀 다운 시킬 수 있다.
도 4는 도 2의 제 2 프리 드라이버(230)의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, 제 2 프리 드라이버(230)는 제 1 내지 제 5 로직 게이트(231 - 235)와 제 1 및 제 2 트랜지스터(236, 237)를 포함할 수 있다.
제 1 로직 게이트(231)는 전치 풀다운 신호(PRE_DN)와 리드 인에이블 신호(RDEN)를 논리곱하여 출력할 수 있다.
제 1 로직 게이트(231)는 리드 인에이블 신호(RDEN)가 활성화된 경우에만 전치 풀다운 신호(PRE_UP)를 통과시킨다.
제 1 로직 게이트(231)는 리드 인에이블 신호(RDEN)가 비 활성화된 경우(예를 들어, 라이트 동작)에는 출력단을 로우 레벨로 천이시킴으로써 제 2 풀다운 신호(UP1)를 로우 레벨로 유지시킬 수 있다.
제 2 로직 게이트(232)는 제 1 및 제 2 제어 단자에 각각 부 온 다이 터미네이션 신호(ODTB)와 온 다이 터미네이션 신호(ODT)를 입력 받으며, 부 온 다이 터미네이션 신호(ODTB)가 비 활성화된 경우에만 제 1 로직 게이트(231)의 출력을 반전시켜 출력할 수 있다.
제 3 로직 게이트(233)는 제 2 로직 게이트(232)의 출력을 반전시켜 제 1 풀다운 신호(DN1)로서 출력할 수 있다.
제 1 트랜지스터(236)는 게이트 단자에 온 다이 터미네이션 신호(ODT)를 입력 받고, 소오스 단자가 접지 단자와 연결되며, 드레인 단자가 제 2 로직 게이트(232)의 출력 단자와 제 3 로직 게이트(233)의 입력 단자에 공통 연결될 수 있다.
제 1 트랜지스터(236)는 온 다이 터미네이션 신호(ODT)가 활성화된 경우 제 3 로직 게이트(233)의 입력 단자를 로우 레벨로 풀 다운 시킬 수 있다.
제 4 로직 게이트(234)는 제 1 및 제 2 제어 단자에 각각 전원 전압(VDD)과 접지 전압(VSS)을 입력 받으며 제 1 로직 게이트(231)의 출력을 반전시켜 출력할 수 있다.
제 5 로직 게이트(235)는 제 4 로직 게이트(234)의 출력을 반전시켜 제 2 풀다운 신호(DN2)로서 출력할 수 있다.
제 2 트랜지스터(237)는 게이트 단자에 접지 전압(VSS)을 입력 받고, 소오스 단자가 접지 단자와 연결되며, 드레인 단자가 제 4 로직 게이트(234)의 출력 단자와 제 5 로직 게이트(235)의 입력 단자에 공통 연결될 수 있다.
도 5는 도 2의 제 1 메인 드라이버(300)의 구성을 나타낸 도면이다.
도 5에 도시된 바와 같이, 제 1 메인 드라이버(300)는 제 1 및 제 2 트랜지스터(310, 320)를 포함할 수 있다.
제 1 트랜지스터(310)는 게이트 단자에 제 1 풀업 신호(UP1)를 입력 받고, 소오스 단자에 전원단이 연결된다.
제 2 트랜지스터(320)는 게이트 단자에 제 1 풀다운 신호(DN1)를 입력 받고, 소오스 단자가 접지단과 연결되며, 드레인 단자가 제 1 트랜지스터(310)의 드레인 단자와 연결될 수 있다.
제 1 트랜지스터(310)의 드레인 단자와 제 2 트랜지스터(320)의 드레인 단자가 연결된 노드에서 데이터 스트로브 신호(DQS)가 출력될 수 있다.
도 6은 도 2의 제 2 메인 드라이버(400)의 구성을 나타낸 도면이다.
도 6에 도시된 바와 같이, 제 2 메인 드라이버(400)는 제 1 및 제 2 트랜지스터(410, 420)를 포함할 수 있다.
제 1 트랜지스터(410)는 게이트 단자에 제 2 풀다운 신호(DN2)를 입력 받고, 소오스 단자에 전원단이 연결된다.
제 2 트랜지스터(420)는 게이트 단자에 제 2 풀업 신호(UP2)를 입력 받고, 소오스 단자가 접지단과 연결되며, 드레인 단자가 제 1 트랜지스터(410)의 드레인 단자와 연결될 수 있다.
제 1 트랜지스터(410)의 드레인 단자와 제 2 트랜지스터(420)의 드레인 단자가 연결된 노드에서 부 데이터 스트로브 신호(DQSB)가 출력될 수 있다.
도 7은 본 발명의 실시예에 따른 스트로브 신호 생성 방식을 설명하기 위한 타이밍도이다.
도 7에 도시된 바와 같이, 반도체 장치의 리드 동작 구간 동안 리드 인에이블 신호(RDEN)는 활성화를 유지하고, 온 다이 터미네이션 신호(ODT)는 비 활성화를 유지하며, 부 온 다이 터미네이션 신호(ODTB)는 비 활성화를 유지한다.
제 1 프리 드라이버(220)는 전치 풀업 신호(PRE_UP)에 따라 서로 동일한 위상을 갖는 제 1 및 제 2 풀업 신호(UP1, UP2)를 생성할 수 있다.
제 2 프리 드라이버(230)는 전치 풀다운 신호(PRE_DN)에 따라 서로 동일한 위상을 갖는 제 1 및 제 2 풀다운 신호(DN1, DN2)를 생성할 수 있다.
제 1 메인 드라이버(300)는 제 1 풀업 신호(UP1)의 하이 레벨 구간에 따라 데이터 스트로브 신호(DQS)의 하이 레벨 구간을 생성하고, 제 1 풀다운 신호(DN1)의 하이 레벨 구간에 따라 데이터 스트로브 신호(DQS)의 로우 레벨 구간을 생성할 수 있다.
제 2 메인 드라이버(400)는 제 2 풀다운 신호(DN2)의 하이 레벨 구간에 따라 부 데이터 스트로브 신호(DQSB)의 하이 레벨 구간을 생성하고, 제 2 풀업 신호(UP2)의 하이 레벨 구간에 따라 부 데이터 스트로브 신호(DQSB)의 로우 레벨 구간을 생성할 수 있다.
한편, 반도체 장치의 라이트 동작 구간 동안 리드 인에이블 신호(RDEN)는 비 활성화를 유지하고, 온 다이 터미네이션 신호(ODT)는 활성화를 유지하며, 부 온 다이 터미네이션 신호(ODTB)는 활성화를 유지한다.
제 1 프리 드라이버(220)는 리드 인에이블 신호(RDEN)가 로우 레벨이므로 제 1 풀업 신호(UP1)를 로우 레벨로 유지시키고, 온 다이 터미네이션 신호(ODT)가 하이 레벨이므로 제 2 풀업 신호(UP2)를 하이 레벨로 유지시킬 수 있다.
제 2 프리 드라이버(230)는 리드 인에이블 신호(RDEN)가 로우 레벨이므로 제 2 풀다운 신호(DN2)를 로우 레벨로 유지시키고, 온 다이 터미네이션 신호(ODT)가 하이 레벨이므로 제 1 풀다운 신호(DN1)를 하이 레벨로 유지시킬 수 있다.
제 1 메인 드라이버(300)는 제 1 풀업 신호(UP1)를 로우 레벨이고, 제 1 풀다운 신호(DN1)가 하이 레벨이므로 데이터 스트로브 신호(DQS)를 로우 레벨로 유지시킬 수 있다.
제 2 메인 드라이버(400)는 제 2 풀다운 신호(DN2)가 로우 레벨이고, 제 2 풀업 신호(UP2)가 하이 레벨이므로 부 데이터 스트로브 신호(DQSB)를 로우 레벨로 유지시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 데이터 입력단 및 제 2 데이터 입력단을 통해 입력된 신호들을 클럭 신호에 따라 직렬화하여 전치 풀업 신호 및 전치 풀다운 신호를 생성하도록 구성된 직렬화기;
    상기 전치 풀업 신호를 온 다이 터미네이션 신호에 따라 드라이빙하여 제 1 풀업 신호 및 제 2 풀업 신호를 생성하도록 구성된 제 1 프리 드라이버;
    상기 전치 풀다운 신호를 상기 온 다이 터미네이션 신호에 따라 드라이빙하여 제 1 풀다운 신호 및 제 2 풀다운 신호를 생성하도록 구성된 제 2 프리 드라이버;
    풀업 단자에 상기 제 1 풀업 신호를 입력 받고 풀다운 단자에 상기 제 1 풀다운 신호를 입력 받아 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버; 및
    상기 제 1 메인 드라이버와 반대로 풀업 단자에 상기 제 2 풀다운 신호를 입력 받고 풀다운 단자에 상기 제 2 풀업 신호를 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함하는 스트로브 신호 생성 회로.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 직렬화기는
    상기 제 1 데이터 입력단을 통해 전원 전압을 입력 받고, 상기 제 2 데이터 입력단을 통해 접지 전압을 입력받도록 구성되는 스트로브 신호 생성 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 1 프리 드라이버는
    상기 전치 풀업 신호를 드라이빙하여 상기 제 1 풀업 신호를 생성하고, 상기 전치 풀업 신호를 상기 온 다이 터미네이션 신호에 따라 드라이빙하여 상기 제 2 풀업 신호를 생성하도록 구성되는 스트로브 신호 생성 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 2 프리 드라이버는
    상기 전치 풀다운 신호를 드라이빙하여 상기 제 2 풀다운 신호를 생성하고, 상기 전치 풀다운 신호를 상기 온 다이 터미네이션 신호에 따라 드라이빙하여 상기 제 1 풀다운 신호를 생성하도록 구성되는 스트로브 신호 생성 회로.
  11. 메모리 셀 어레이를 포함하는 코어 블록;
    데이터의 입/출력을 위한 패드들 및 상기 데이터의 출력을 수신측에 알리기 위한 차동 데이터 스트로브 신호의 출력을 위한 패드들을 포함하는 패드 어레이;
    리드 동작 시, 상기 코어 블록에서 출력되는 병렬 데이터를 클럭 신호를 이용하여 직렬화 및 드라이빙하여 상기 데이터의 입/출력을 위한 패드들 통해 반도체 장치 외부로 출력하도록 구성된 데이터 처리회로; 및
    상기 클럭 신호에 따라 상기 차동 데이터 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 회로를 포함하며,
    상기 스트로브 신호 생성 회로는
    제 1 데이터 입력단 및 제 2 데이터 입력단을 통해 입력된 신호들을 상기 클럭 신호에 따라 직렬화하여 전치 풀업 신호 및 전치 풀다운 신호를 생성하도록 구성된 직렬화기;
    상기 전치 풀업 신호를 온 다이 터미네이션 신호에 따라 드라이빙하여 제 1 풀업 신호 및 제 2 풀업 신호를 생성하도록 구성된 제 1 프리 드라이버;
    상기 전치 풀다운 신호를 상기 온 다이 터미네이션 신호에 따라 드라이빙하여 제 1 풀다운 신호 및 제 2 풀다운 신호를 생성하도록 구성된 제 2 프리 드라이버,
    풀업 단자에 상기 제 1 풀업 신호를 입력 받고 풀다운 단자에 상기 제 1 풀다운 신호를 입력 받아 상기 차동 데이터 스트로브 신호 중에서 하나를 생성하도록 구성된 제 1 메인 드라이버, 및
    상기 제 1 메인 드라이버와 반대로 풀업 단자에 상기 제 2 풀다운 신호를 입력 받고, 풀다운 단자에 상기 제 2 풀업 신호를 입력 받아 상기 차동 데이터 스트로브 신호 중에서 다른 하나를 생성하도록 구성된 제 2 메인 드라이버를 포함하는 반도체 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 직렬화기는
    상기 제 1 데이터 입력단을 통해 전원 전압을 입력 받고, 상기 제 2 데이터 입력단을 통해 접지 전압을 입력받도록 구성되는 반도체 장치.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 온 다이 터미네이션 신호는 반도체 장치의 라이트 동작 구간 동안 활성화되는 반도체 장치.
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