KR100296913B1 - 반도체메모리장치의 데이터스트로브신호 출력버퍼 - Google Patents
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- 239000000872 buffer Substances 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title description 4
- 230000004044 response Effects 0.000 claims abstract description 26
- 230000003139 buffering effect Effects 0.000 claims abstract description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 230000008859 change Effects 0.000 abstract description 2
- 101100243022 Mus musculus Pcnt gene Proteins 0.000 description 20
- 238000010586 diagram Methods 0.000 description 17
- 230000000630 rising effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract
본 발명은 풀업 및 풀다운 노드에 걸리는 부하량을 줄임으로서 면적의 감소와 동작속도의 증가 및 연속적으로 출력하는 데이터량의 변화에도 데이터스트로브신호의 출력 타이밍이 변하지 않는 DDR(Double Data Rate) SynchronousDRAM을 제공하고자 하는 것으로, 이를 위한 본 발명은 제1제어신호와 풀업신호 및 풀다운신호에 응답하여 데이터스트로브신호를 출력하는 출력구동부와, 제2제어신호에 응답하여 상기 데이터스트로브신호의 프리앰블 상태를 제어하기 위한 프리앰블제어부 및 파이프카운트신호에 제어 받아 상기 풀업신호 및 상기 풀다운신호를 생성하여 출력하는 풀업및풀다운신호생성부를 포함하는 DDR SDRAM의 데이터스트로브신호발생장치에 있어서, 상기 풀업및풀다운신호생성부는, 이전의 풀업신호 및 풀다운신호를 피드백받고 각각 해당 파이프카운트신호에 동기되어 상기 풀업신호 및 상기 풀다운신호를 연속적으로 토글링시키는 다수의 풀업및풀다운신호구동부; 및 상기 다수의 풀업및풀다운신호구동부로 상기 이전의 풀업신호 및 풀다운신호를 버퍼링하여 피드백시키는 버퍼링수단을 포함하여, 상기 다수의 풀업및풀다운신호구동부는 각각 상기 버퍼링수단에 의해 공통으로 상기 이전의 풀업신호 및 이전의 풀다운신호를 피드백받는 것을 특징으로 한다.
Description
본 발명은 차세대 메모리소자인 DDR(Double Data Rate) SDRAM(Synchronous DRAM)에 관한 것으로, 특히 DDR SDRAM의 읽기(Read) 구동시 사용되는 데이터스트로브신호(data strobe signal) 출력버퍼에 관한 것이다.
잘 알려진 바와 같이, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다. 통상의 SDRAM은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다. 한편, 출력되는 데이터들의 정확한 타이밍을 메모리 장치 외부의 중앙처리장치(CPU)나 제어기(Controller)에 알려주고, 메모리 칩셋(Chip Set)에서의 각 칩들 간에 발생되는 타임스큐(Time Skew)를 최소화하기 위하여, 메모리 칩은 읽기 구동시 칩 외부로 데이터와 함께 데이터스트로브신호(Data Strobe Signal : DQS)를 출력하는 바, 이 데이터스트로브신호에 관하여 살펴본다.
도1은 DDR SDRAM에 인가되는 클럭 clk, 데이터스트로브신호 DQS, 출력 데이터 DQ와, 제어 신호인 데이터스트로브 인에이블신호 qsen 및 데이터스트로브 프리앰블제어신호 qsen_pre의 타이밍도이다. 도시된 바와 같이, 도1의 타이밍도는 버스트 길이(burst length)가 2이고, 카스 잠복기(CAS Latency : CL)가 2.5인 경우를 예로 들어 도시하였다.
출력되는 데이터 DQ는 클럭 clk의 하강 에지 및 상승 에지에 동기되어 하나의 클럭 주기 내에 두 개의 데이터가 연속하여 출력된다. 상기 데이터스트로브신호 DQS는 제1 읽기 명령 RD1이 입력되기 전에는 Hi-Z 상태를 유지하다가, 상기 읽기 명령 RD1이 입력된 때로부터 1.5주기 후에 '로우(Low)'가 된다. 이렇게 데이터 출력 전에 상기 데이터스트로브신호 DQS가 '로우'로 되는 것을 '프리앰블(preamble)상태'라 한다. 이어서, 데이터가 출력되면, 상기 데이터스트로브신호 DQS는 최초에 출력되는 데이터에 동기되어 상기 프리앰블 상태에서 '하이(High)'로 전이되고, 다시 다음 데이터가 출력됨에 따라 토글(toggle)되어 '로우'로 전이된다. 만약 데이터가 더 출력되는 경우(즉, 상기 버스트 길이가 2보다 큰 경우)에는 상기 데이터스트로브신호 DQS가 다시 토글 되어 '하이'로 전이되는 과정을 반복한다. 데이터의 출력이 완료되면 상기 데이터스트로브신호 DQS는 다시 Hi-Z상태로 복귀하여 데이터가 출력되지 않음을 외부의 장치에 알린다.
한편, 상기 데이터스트로브 인에이블신호 qsen은 최초에 '로우' 상태로 대기하다가, 상기 읽기 명령 RD1이 입력된 때로부터 1.5 클럭 후에 '하이'로 활성화된다. 즉, 상기 데이터스트로브 인에이블신호 qsen이 '로우'인 동안에는 상기 데이터스트로브신호 DQS는 Hi-Z 상태에 있어서 외부로부터 구동되는 데이터스트로브신호 DQS를 수신할 수 있어야 하며, '하이'인 동안에는 메모리장치에 의하여 데이터스트로브신호 DQS가 구동되어야 한다. 또한, 상기 데이터스트로브 프리앰블제어신호 qsen_pre는 후술하는 바와 같이 상기 데이터스트로브신호 DQS의 프리앰블 상태를 제어한다.
상기한 바와 같이 데이터스트로브신호 DQS는 데이터 DQ가 출력될 때, 데이터 DQ의 에지에 자신의 에지가 맞추어져(Edge Trigger) 데이터가 모두 출력될 때까지 토글(Toggle)되어야 한다. 따라서 프리앰블 및 포스트앰블 구간의 정확한 설정과 더불어 데이터 에지에 맞춰 토글링되는 데이터스트로브신호를 생성하여야 하는 바, 이를 만족하는 데이터스트로브신호 출력버퍼가 필요시 된다.
도2는 상기한 조건을 만족시키기 위하여 지난 1998년 12월 30일 자에 출원번호 98-61121로서 본 출원인에 의해 제안된 바 있는 데이터스트로브신호 출력버퍼(200)의 구성을 나타낸다. 도2를 참조하면 데이터스트로브신호 출력버퍼(200)는 데이터스트로브신호 DQS의 프리앰블 상태를 제어하기 위한 프리앰블제어부(202), 파이프카운트신호 pcnt_even<0:2> 및 pcnt_odd<0:2>를 수신하여 풀업신호 pd 및 풀다운신호 pu를 생성하기 위한 풀업 및 풀다운신호 생성부(204) 및 상기 풀업 및 풀다운신호에 응답하여 상기 데이터스트로브신호 DQS를 출력하기 위한 데이터스트로브신호 구동부(208)를 포함하여 구성된다.
상기 프리앰블제어부(202)는, 상기 데이터스트로브 프리앰블제어신호 qsen_pre의 상승 에지를 감지하여 소정의 폭을 갖는 프리앰블 제어 펄스(preamble control pulse)를 생성한다. 상기 프리앰블 제어 펄스는 '하이' 상태에서 '로우' 상태로 전이될 때 인에이블 되는 '로우 인이에블(low enable)' 신호이다. 상기 프리앰블 제어 펄스가 전원전압(VCC)에 접속된 PMOS 트랜지스터 P1의 게이트로 입력되어 풀다운신호 pd를 '하이' 펄스로 생성시킨다.
이해의 편의를 위하여 상기 풀다운신호 pd와 풀업신호 pu를 입력으로 하는 데이터스트로브신호 구동부(208)에 관하여 먼저 설명한다.
도3을 참조하면, 도3은 상기 데이터스트로브신호 구동부(208)의 상세 회로도이다. 도시된 바와 같이, 상기 데이터스트로브신호 구동부(208)는 일반적인 데이터 핀에 사용되는 데이터 출력구동부와 유사한 구조와 구동 능력을 갖는다. 즉, 두 개의 입력 신호 풀업신호 pu 및 풀다운신호 pd를 수신하는 입력단(302a 및 302b)에는 공히 입력 래치(304a 및 304b)가 형성되어 상기 입력신호 pu 및 pd를 임시 저장할 수 있게 되어 있다. 또한, 상기 입력단(302a 및 302b)에는 상기 데이터스트로브 인에이블신호 qsen을 소정 시간 지연시키고 다시 반전시킨 출력차단신호 outoff를 수신하는 리셋 유닛(reset unit)(306a 및 306b)이 포함된다. 상기 리셋 유닛(306a 및306b)에 의하여 상기 입력단(302a 및 302b)이 '로우'로 초기화되고, 출력단의 데이터스트로브신호 DQS가 Hi-Z 상태로 된다.
상기 출력차단신호 outoff가 '로우'로 되면, 상기 입력단(302a 및 302b)에서 상기 입력신호 pu 및 pd를 수신할 수 있게 되고, 상기 입력 신호 pu 또는 pd의 어느 하나가 '하이'로 되면, 출력단 DQS에서는 그에 대응되는 '하이' 또는 '로우' 데이터를 출력하게 된다. 즉, 풀업신호 pu가 '하이'가 되면 출력단 DQS가 '하이' 데이터를 출력하고, 풀다운신호 pd가 '하이'가 되면 출력단 DQS가 '로우' 데이터를 출력한다.
그리하여, 상기 프리앰블제어부(202)로부터 발생된 프리앰블 제어 펄스에 의하여 상기 풀다운신호 pd가 '하이' 상태로 되면, 상기 데이터스트로브신호 구동부(208)의 출력단 DQS에서 '로우' 신호가 출력된다.
다음으로, 다시 도2를 참조하면, 상기 풀업 및 풀다운신호 생성부(204)는 세 쌍의 제1 및 제2 풀업 및 풀다운신호 구동부(206a 및 206b, 216a 및 216b, 226a 및 226b)로 구성되었음을 알 수 있다. 이는, 데이터 출력 경로가 세 개의 파이프라인 구조로 이루어진 DDR SDRAM을 그 예로써 설명하기 위한 것이다.
상기 세 쌍의 제1 및 제2 풀업 및 풀다운신호 구동부(206a 및 206b, 216a 및 216b, 226a 및 226b)는 각각 해당 제1 및 제2 파이프카운터신호 pcnt_even<0:2> 및 pcnt_odd<0:2>를 입력으로 수신한다. 또한, 그 출력인 풀업신호 pu와 풀다운신호 pd는 풀업신호노드 PU와 풀다운신호노드 PD에 각각 교차하여 접속되어 있다. 즉, 각 쌍의 제1 풀업 및 풀다운신호 구동부(206a, 216a 또는 226a)의 풀업신호 pu와제2 풀업 및 풀다운신호 구동부(206b, 216b 또는 226b)의 풀다운신호 pd는 풀업신호노드 PU에 접속되며. 각 쌍의 제1 풀업 및 풀다운신호 구동부(206a, 216a 또는 226a)의 풀다운신호 pd와 제2 풀업 및 풀다운신호 구동부(206b, 216b 또는 226b)의 풀업신호 pu는 풀다운신호노드 PD에 접속된다. 그리하여, 상기 각 쌍의 제1 풀업 및 풀다운신호 구동부(206a, 216a 및 226a)의 풀업신호 pu와 제2 풀업 및 풀다운신호 구동부(206b, 216b 및 226b)의 풀다운신호 pd는 상기 데이터스트로브신호 구동기(208)의 풀업신호 입력단(302a)에 입력되고, 상기 각 쌍의 제1 풀업 및 풀다운신호 구동부(206a, 216a 및 226a)의 풀다운신호 pd와 제2 풀업 및 풀다운신호 구동부(206b, 216b 및 226b)의 풀업신호 pu는 상기 데이터스트로브신호 구동기(208)의 풀다운신호 입력단(302b)에 입력된다.
이제 도4를 참조하면, 도4는 상기 풀업 및 풀다운신호 구동부의 상세 회로도이다. 도시된 바와 같이, 상기 각 풀업 및 풀다운신호 구동부(206a 및 206b, 216a 및 216b, 226a 및 226b)는 그 출력단의 접속이 각각 다를 뿐이며, 그 회로 구성은 동일하다. 상기 풀업 및 풀다운신호 구동부(206a)는 상기 파이프카운터신호 pcnt를 수신하고 그의 반전신호 pcntz를 출력하는 입력단(402)과, 상기 파이프카운터신호 pcnt 및 그 반전신호 pcntz에 응답하여 출력 신호인 풀업신호 pu 및 풀다운신호 pd를 피드백하는 피드백 루프(406)와, 상기 입력단(402) 및 피드백 루프(406)에 의하여 제어되는 출력단(404)을 포함한다.
여기에서 상기 피드백 루프(406)는 풀업신호 pu 및 풀다운신호 pd를 각각 버퍼링하기 위한 인버터(INV41, INV42, INV43, INV44)를 구비하고 있음을 주목하여야한다. 즉, 모든 풀업 및 풀다운신호 구동부(206a 및 206b, 216a 및 216b, 226a 및 226b)가 각각 피드백되는 신호를 버퍼링하는 인버터(INV41, INV42, INV43, INV44)를 구비하고 있음을 주목하여야 한다.
도5는 상기 풀업 및 풀다운신호 구동부(206a)의 동작 파형도이다. 도4 및 도5를 참조하여 상기 풀업 및 풀다운신호 구동부의 구조와 동작을 설명한다. 먼저, 상기 파이프 카운터 신호 pcnt가 '로우'인 동안에는, 상기 피드백 루프(406)의 전송 게이트(transmission gate)(416a 및 416b)가 온 상태가 되고, 상기 출력단(404)의 풀업신호 pu 및 풀다운신호 pd가 두 단의 인버터(INV41 및 INV42, INV43 및 INV44)를 거쳐 버퍼링된 후 피드백되어, 반전래치(418a 및 418b)의 일측 인버터에 의하여 반전된 신호 pdz 및 puz가 다시 출력단(404)으로 전달된다. 여기서, 도4를 참조하면, 상기한 바와 같이, 상기 출력단(404)은 상기 데이터스트로브신호 출력버퍼(208)의 리셋 유닛(306a 및 306b)에 의하여 상기 입력단(302a 및 302b)이 '로우'로 초기화되며, 이에 따라 상기 풀업 및 풀다운신호 구동부(206a)의 출력단(404)도 '로우'로 초기화된다.
이러한 상태에서, 상기 데이터스트로브 프리앰블제어신호 qsen_pre가 활성화되면, 제1 풀업 및 풀다운신호 구동부(206a, 216a 또는 226a)의 풀다운신호 pd에는 상기 프리앰블 제어부(202)의 PMOS 트랜지스터 P1이 연결되어 있으므로, 상기 제1 풀업 및 풀다운신호 구동부(206a, 216a 또는 226a)의 풀다운신호 pd는 '하이'가 된다. 한편, 상기 제2 풀업 및 풀다운신호 구동부(206b, 216b, 또는 226b)의 경우는 풀업신호 pu도 상기 프리앰블 제어부(202)의 PMOS 트랜지스터 P1에 연결되어 있으므로, 상기 풀업신호 pu도 '하이'로 된다.
그 다음에, 상기 파이프카운터신호 pcnt가 '하이'로 활성화되면, 상기 피드백 루프(406)의 전송 게이트(416a 및 416b)는 오프 상태로 되고 상기 반전 래치가 활성화되어 전달되고 있던 반전신호 pdz 및 puz를 저장하여 이전의 데이터와 반대위상을 갖는 데이터를 출력한다. 이때, 상기 파이프카운터신호 pcnt는 하나의 풀업 및 풀다운신호 구동부만을 활성화하므로(도6의 파형도 참조), 나머지 풀업 및 풀다운신호 구동부에는 변경된 데이터가 피드백 루프를 통하여 전달되게 된다.
그리하여, 다음에 활성화되는 파이프카운터신호 pcnt에 의하여 출력되는 풀업신호 pu 또는 풀다운신호 pd는, 항상 이전의 출력과 반대 위상을 갖는 출력을 발생시킬 수 있게 된다.
이제, 도6을 참조하여 상기 데이터스트로브신호 출력버퍼(200)의 전체적인 동작을 설명한다. 도6은 상기 데이터스트로브신호 출력버퍼(200)의 전체적인 동작 파형도이다. 먼저, 데이터스트로브 인에이블신호 qsen이 활성화되지 않은 '로우' 상태인 동안에는 상기 풀업 및 풀다운신호 pu 및 pd가 모두 '로우'로 초기화되어 상기 데이터스트로브신호 DQS는 Hi-Z 상태로 유지된다. 이어서, 상기 데이터스트로브인에이블 신호 qsen이 '하이'로 활성화되면, 상기 데이터스트로브신호 구동부(208)의 입력이 '로우' 상태에서 해제되고, 상기 데이터스트로브 프리앰블제어신호 qsen_pre가 활성화됨에 따라 풀다운신호 pd가 '하이'로 활성화되어 상기 데이터스트로브신호 DQS는 프리앰블 상태인 '로우' 상태로 된다. 이때, 상기 풀업 및 풀다운신호 생성부(204)의 모든 제1 및 제2 풀업 및 풀다운신호 구동부(206a 및206b, 216a 및 216b, 226a 및 226b)는 그에 입력되는 파이프카운터신호 pcnt가 '로우' 상태이므로 상기 풀업 및 풀다운신호 pu 및 pd가 모두 피드백되어 있다.
그 다음에, 최초의 파이프카운터신호 pcnt(도6의 예에서는 pcnt_even_0)가 '하이'로 입력되면 상기 풀업 및 풀다운신호 생성부(204)의 활성화된 해당 풀업 및 풀다운신호 구동부(206a)에서 그 이전 상태의 신호와 위상이 반대인 신호가 출력된다. 이 출력은 다시 활성화되지 않은 나머지 풀업 및 풀다운신호 구동부에 피드백되고, 다음의 파이프카운터신호(도6의 예에서는 pcnt_odd_0)가 '하이'로 활성화된 상기 풀업 및 풀다운신호 구동부(206b)에 의하여 그 위상이 반전되어 출력된다.
상기 풀업 및 풀다운신호 pu 및 pd가 상기 파이프카운터신호에 의하여 순차적으로 토글됨에 따라 상기 데이터스트로브신호 DQS도 토글된다. 동작이 끝날 때는 데이터스트로브 인에이블신호 qsen이 '로우'로 디스에이블되어 데이터스트로브신호 구동부(208)의 입력단인 PU 및 PD 노드를 모두 '로우'로 만들어 데이터스트로브신호 DQS는 Hi-Z로 된다.
상술한 바와 같이 종래의 데이터스트로브신호 출력버퍼에서, 종래의 풀업 및 풀다운신호 구동부(206a 및 206b, 216a 및 216b, 226a 및 226b)는 풀업신호 pu 및 풀다운신호 pd를 피드백 받을 때, 각각의 풀업 및 풀다운신호 구동부에서 모두 버퍼링을 수행하고 있기 때문에, 결국 풀업신호노드 PU와 풀다운신호노드 PD의 접합 커패시턴스를 증가시켜 동작속도가 저하된다.
또한 파이프카운트신호가 증가되면(파이프라인구조가 세쌍 이상이 되면) PU 노드와 PD 노드의 접합 커패시턴스는 더욱 증가해서, 동작속도가 일정하지 않다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한것으로서, 풀업신호 노드와 풀다운신호 노드에서 버퍼링을 한 신호를 공통으로 이용함으로서, 동작속도를 높이고 연속으로 출력하는 데이터의 수가 변해도 동작속도가 일정한 반도체메모리장치의 데이터스트로브신호 출력버퍼를 제공하는 데 그 목적이 있다.
도1 DDR SDRAM에서의 데이터스트로브신호의 출력 타이밍을 나타낸 도면.
도2는 종래 기술에 따른 데이터스트로브신호 출력버퍼의 블록 구성도.
도3은 도2의 데이터스트로브신호 구동부의 상세 회로도.
도4는 도2의 풀업 및 풀다운신호 생성부의 회로도.
도5는 도4의 각 신호에 대한 타이밍도.
도6은 데이터스트로브 출력버퍼의 전체적인 동작 파형도.
도7은 본 발명의 일실시예에 따른 데이터스트로브신호 출력버퍼의 블록 구성도.
도8은 본 발명의 일실시예에 따른 풀업 및 풀다운신호 구동부의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명
700 : 데이터스트로브신호 출력버퍼
702 : 프리앰블 제어부 704 : 풀업 및 풀다운신호 생성부
705 : 버퍼링수단
708 : 데이터스트로브신호 구동부
qsen : 데이터스트로브 인에이블신호
qsen_pre : 데이터스트로브 프리앰블제어신호
pcnt : 파이프카운트신호
pu : 풀업신호 pd : 풀다운신호
DQS : 데이터스트로브신호
상기 목적을 달성하기 위한 본 발명은 반도체메모리장치에 있어서, 제1제어신호와 풀업신호 및 풀다운신호에 응답하여 데이터스트로브신호를 출력하는 출력구동부와, 제2제어신호에 응답하여 상기 데이터스트로브신호의 프리앰블 상태를 제어하기 위한 프리앰블제어부 및 파이프카운트신호에 제어 받아 상기 풀업신호 및 상기 풀다운신호를 생성하여 출력하는 풀업및풀다운신호생성부를 포함하는 DDR SDRAM의 데이터스트로브신호발생장치에 있어서, 상기 풀업및풀다운신호생성부는, 이전의 풀업신호 및 풀다운신호를 피드백받고 각각 해당 파이프카운트신호에 동기되어 상기 풀업신호 및 상기 풀다운신호를 연속적으로 토글링시키는 다수의 풀업및풀다운신호구동부; 및 상기 다수의 풀업및풀다운신호구동부로 상기 이전의 풀업신호 및 풀다운신호를 버퍼링하여 피드백시키는 버퍼링수단을 포함하여, 상기 다수의 풀업및풀다운신호구동부는 각각 상기 버퍼링수단에 의해 공통으로 상기 이전의 풀업신호 및 이전의 풀다운신호를 피드백받는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도7은 본 발명의 일실시예에 따른 데이터스트로브신호를 생성하기 위한 데이터스트로브신호 출력버퍼의 블록 구성도이다. 도시된 바와 같이, 데이터스트로브 인에이블신호 qsen과 풀업신호 pu 및 풀다운신호 pd에 응답하여 데이터스트로브신호 DQS를 출력하는 데이터스트로브신호 구동부(708)와, 데이터스트로브 프리앰블제어신호 qsen_pre에 응답하여 상기 데이터스트로브신호 DQS의 프리앰블 상태를 제어하기 위한 프리앰블제어부(702) 및 파이프카운트신호 pcnt_even<0:2> 및 pcnt_odd<0:2>에 제어 받아 상기 풀업신호 pu 및 상기 풀다운신호 pd를 생성하여 출력하는 풀업 및 풀다운신호 생성부(704)를 포함하여 구성된다.
상기 프리앰블제어부(702)와 데이트스트로브신호 구동부(708)는, 종래 기술에서 상술한 바와 동일한 구조와 동작 경로를 거치므로 그에 대한 상세한 설명은 생략한다.
상기 풀업 및 풀다운신호 생성부(704)는, 파이프카운터신호 pcnt_even<0:2> 및 pcnt_odd<0:2>를 입력으로 하고 풀업신호노드 PU와 풀다운신호노드 PD를 출력하는 세 쌍의 제1 및 제2 풀업 및 풀다운신호 구동부(706a 및 706b, 716a 및 716b, 726a 및 726b)와 상기 풀업 및 풀다운신호 구동부의 출력 풀업신호노드 PU와 풀다운신호노드 PD를 각각 버퍼링한 풀업입력신호 pu_i와 풀다운입력신호 pd_i를 풀업 및 풀다운신호로 입력하는 버퍼링수단(705)으로 구성되어 있다.
구체적으로, 상기 세 쌍의 제1 및 제2 풀업 및 풀다운신호 구동부(706a 및 706b, 716a 및 716b, 726a 및 726b)는 각각 해당 제1 및 제2 파이프카운터신호 pcnt_even<0:2> 및 pcnt_odd<0:2>와 상기 풀업입력신호 pu_i 와 상기 풀다운입력신호 pd_i를 입력으로 수신한다. 또한, 그 출력인 풀업신호노드 PU와 풀다운신호노드 PD가 각각 교차하여 접속되어 있다. 그리하여, 상기 제1 풀업 및 풀다운신호 구동부(706a, 716a 및 726a)의 풀업신호 pu와 제2 풀업 및 풀다운신호 구동부(706b, 716b 및 726b)의 풀다운신호 pd는 상기 데이터스트로브신호 구동부(708)의 풀업신호 입력단(302a)과 상기 버퍼링수단(705)을 거쳐 세 쌍의 제1 및 제2 풀업 및 풀다운신호 구동부(706a 및 706b, 716a 및 716b, 726a 및 726b)의 상기 풀업입력신호 pu_i로 입력되고, 상기 제1 풀업 및 풀다운신호 구동부(706a, 716a 및 726a)의 풀다운신호 pd와 제2 풀업 및 풀다운신호 구동부(706b, 716b 및 726b)의 풀업신호 pu는 상기 데이터스트로브신호 구동부(708)의 풀다운신호 입력단(302b)과 상기 버퍼링수단(705)을 거쳐 세 쌍의 제1 및 제2 풀업 및 풀다운신호 구동부(706a 및 706b, 716a 및 716b, 726a 및 726b)의 상기 풀다운입력신호 pd_i로 입력된다.
상술한 바와 같이 본 발명은 이전의 풀업신호와 풀다운신호를 피드백하는 버퍼링부가 종래 기술과 같이 각 풀업 및 풀다운신호 구동부(706a 및 706b, 716a 및 716b, 726a 및 726b)에 사용되는 것이 아니고, 모든 풀업 및 풀다운신호 구동부에 공통으로 피드백 시키도록 구성된 것에 주목하여야 한다.
이제 도8을 참조하면, 도8은 본 발명의 일실시예에 따른 상기 풀업 및 풀다운신호 구동부의 상세 회로도이다. 도시된 바와 같이, 상기 각 풀업 및 풀다운신호구동부(706a 및 706b, 716a 및 716b, 726a 및 726b)는 그 출력단의 접속이 각각 다를 뿐이며, 그 회로 구성은 동일하다.
상기 풀업 및 풀다운신호 구동부(706a)는 상기 파이프카운트신호 pcnt를 수신하고 그의 반전신호 pcntz를 출력하는 입력단(801)과, 상기 파이프카운트신호 pcnt에 응답하여 상기 풀업입력신호 pu_i를 패스시키는 제1패스게이트(803a)와, 상기 파이프카운트신호 pcnt에 응답하여 상기 풀다운입력신호 pd_i를 패스시키는 제2패스게이트(803b)와, 상기 파이프카운트신호 pcnt에 응답하여 상기 제1패스게이트(803a)의 출력신호를 반전 및 래치시키는 제1래치(805a)와, 상기 파이프카운트신호 pcnt에 응답하여 상기 제2패스게이트(803b)의 출력신호를 반전 및 래치시키는 제2래치(805b)와, 상기 제2래치(805b)의 출력신호와 상기 파이프카운트신호 pcnt에 응답하여 상기 풀업신호 pu를 풀업 구동하기 위한 제1풀업부(807a)와, 상기 제2래치(805b)의 출력신호와 상기 파이프카운트신호 pcnt에 응답하여 상기 풀업신호 pu를 풀다운구동하기 위한 제1풀다운부(807b)와, 상기 제1래치의 출력신호와 상기 파이프카운트신호 pcnt에 응답하여 상기 풀다운신호 pd를 풀업구동하기 위한 제2풀업부(809a)와, 상기 제1래치의 출력신호와 상기 파이프카운트신호 pcnt에 응답하여 상기 풀다운신호 pd를 풀다운 구동하기 위한 제2풀다운부(809b)를 포함하여 구성된다.
도6의 데이터스트로브신호 출력버퍼의 전체 동작 파형도를 참조하여 상기와 같은 구성을 갖는 본 발명의 실시예에 따른 동작을 살펴본다.
먼저 상기 프리앰블제어부(702)에서 상기 데이터스트로브 프리앰블제어신호qsen_pre의 상승 에지를 감지하여 소정의 폭을 갖는 프리앰블 제어 펄스(preamble control pulse)를 생성하고, 상기 프리앰블 제어 펄스가 전원에 접속된 PMOS 트랜지스터 P1의 게이트로 입력되어 풀다운신호노드 PD를 '하이' 펄스로 생성시킨다. 그리하여, 상기 프리앰블제어부(702)로부터 발생된 프리앰블 제어 펄스에 의하여 상기 풀다운신호노드 PD가 '하이' 상태로 되면, 상기 데이터스트로브신호 구동부(708)의 출력단 DQS에서 '로우' 신호가 출력된다.
이때, 상기 풀업 및 풀다운신호 생성부(704)의 모든 제1 및 제2 풀업 및 풀다운신호 구동부(706a 및 706b, 716a 및 716b, 726a 및 726b)는 그에 입력되는 파이프카운터신호 pcnt가 '로우' 상태이므로 모든 풀업 및 풀다운신호 구동부(706a 및 706b, 716a 및 716b, 726a 및 726b)가 디스에이블되어 상기 풀업 및 풀다운입력신호 pu_i 및 pd_i가 출력으로 전달되지 못하고 이전의 풀업 및 풀다운 신호가 유지된다.
그 다음에, 최초의 파이프카운터신호 pcnt(도6의 예에서는 pcnt_even_0)가 '하이'로 입력되면 상기 풀업 및 풀다운신호 생성부(704)의 활성화된 상기 제1 풀업 및 풀다운신호 구동부(706a)에서 그 이전 상태의 신호와 위상이 반대인 신호가 출력된다. 이 출력은 상기 버퍼링수단(705)을 거쳐 상기 제2 풀업 및 풀다운신호 구동부(706b)에 피드백되고, 다음의 파이프카운터신호 pcnt(도6의 예에서는 pcnt_odd_0)가 '하이'로 활성화되어 그 위상이 반전되어 출력된다. 또한 상기 출력 풀업 및 풀다운 신호는 다시 버퍼링수단을 거쳐 다음 제1 풀업 및 풀다운신호 구동부(716a)의 입력으로 피드백된다.
동일한 방법으로 상기 풀업 및 풀다운신호노드 PU 및 PD가 상기 파이프카운터신호 pcnt에 의하여 순차적으로 토글됨에 따라 상기 데이터스트로브신호 DQS도 토글된다. 동작이 끝날 때는 데이터스트로브 인에이블신호 qsen이 '로우'로 디스에이블되어 데이터스트로브신호 구동부(708)의 입력단인 PU 및 PD 노드를 모두 '로우'로 만들어 데이터스트로브신호 DQS를 Hi-Z로 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, DDR SDRAM에서 읽기 동작 중 데이터스트로브신호를 생성하기 위하여 입력되는 풀업 및 풀다운신호 생성부에서, 각각의 풀업 및 풀다운신호 구동부에 존재하던 피드백을 위한 버퍼들을 공통으로 사용함으로서, 각각의 풀업 및 풀다운 노드에 걸리는 부하량을 줄임으로서 면적의 감소와 동작속도의 증가를 동시에 꾀하였으며 연속적으로 출력하는 데이터량의 변화에도 동작속도가 영향을 받지 않도록 하였다.
Claims (2)
- 제1제어신호와 풀업신호 및 풀다운신호에 응답하여 데이터스트로브신호를 출력하는 출력구동부와, 제2제어신호에 응답하여 상기 데이터스트로브신호의 프리앰블 상태를 제어하기 위한 프리앰블제어부 및 파이프카운트신호에 제어 받아 상기 풀업신호 및 상기 풀다운신호를 생성하여 출력하는 풀업및풀다운신호생성부를 포함하는 DDR SDRAM의 데이터스트로브신호발생장치에 있어서,상기 풀업및풀다운신호생성부는,이전의 풀업신호 및 풀다운신호를 피드백받고 각각 해당 파이프카운트신호에 동기되어 상기 풀업신호 및 상기 풀다운신호를 연속적으로 토글링시키는 다수의 풀업및풀다운신호구동부; 및상기 다수의 풀업및풀다운신호구동부로 상기 이전의 풀업신호 및 풀다운신호를 버퍼링하여 피드백시키는 버퍼링수단을 포함하여,상기 다수의 풀업및풀다운신호구동부는 각각 상기 버퍼링수단에 의해 공통으로 상기 이전의 풀업신호 및 이전의 풀다운신호를 피드백받는 것을 특징으로 하는 데이터스트로브신호 출력버퍼.
- 제1항에 있어서,다수의 풀업및풀다운신호구동부는 각각,상기 파이프카운트신호에 응답하여 상기 이전의 풀업신호를 패스시키는 제1패스게이트;상기 파이프카운트신호에 응답하여 상기 이전의 풀다운신호를 패스시키는 제2패스게이트;상기 파이프카운트신호에 응답하여 상기 제1패스게이트의 출력신호를 반전/래치시키는 제1래치;상기 파이프카운트신호에 응답하여 상기 제2패스게이트의 출력신호를 반전/래치시키는 제2래치;상기 제2래치의 출력신호와 상기 파이프카운트신호에 응답하여 상기 풀업신호 출력노드를 풀업구동하기 위한 제1풀업부;상기 제2래치의 출력신호와 상기 파이프카운트신호에 응답하여 상기 풀업신호 출력노드를 풀다운 구동하기 위한 제1풀다운부;상기 제1래치의 출력신호와 상기 파이프카운트신호에 응답하여 상기 풀다운신호 출력노드를 풀업구동하기 위한 제2풀업부; 및상기 제1래치의 출력신호와 상기 파이프카운트신호에 응답하여 상기 풀다운신호 출력노드를 풀다운 구동하기 위한 제2풀다운부를 포함하여 이루어짐을 특징으로 하는 데이터스트로브신호 출력버퍼.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025006A KR100296913B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체메모리장치의 데이터스트로브신호 출력버퍼 |
| US09/603,912 US6288971B1 (en) | 1999-06-28 | 2000-06-26 | Apparatus for generating data strobe signal applicable to double data rate SDRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025006A KR100296913B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체메모리장치의 데이터스트로브신호 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004375A KR20010004375A (ko) | 2001-01-15 |
| KR100296913B1 true KR100296913B1 (ko) | 2001-07-12 |
Family
ID=19596487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025006A KR100296913B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체메모리장치의 데이터스트로브신호 출력버퍼 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6288971B1 (ko) |
| KR (1) | KR100296913B1 (ko) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625702B2 (en) | 2001-04-07 | 2003-09-23 | Hewlett-Packard Development Company, L.P. | Memory controller with support for memory modules comprised of non-homogeneous data width RAM devices |
| US6633965B2 (en) | 2001-04-07 | 2003-10-14 | Eric M. Rentschler | Memory controller with 1×/M× read capability |
| US6678811B2 (en) * | 2001-04-07 | 2004-01-13 | Hewlett-Packard Development Company, L.P. | Memory controller with 1X/MX write capability |
| US6889335B2 (en) | 2001-04-07 | 2005-05-03 | Hewlett-Packard Development Company, L.P. | Memory controller receiver circuitry with tri-state noise immunity |
| DE10136852C2 (de) * | 2001-07-27 | 2003-09-25 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zur Erzeugung eines Datenstrobesignals für sehr schnelle Halbleiterspeichersysteme |
| KR100480598B1 (ko) * | 2002-05-25 | 2005-04-06 | 삼성전자주식회사 | 프리앰블 기능을 갖는 반도체 메모리 장치 |
| KR100480599B1 (ko) * | 2002-06-11 | 2005-04-06 | 삼성전자주식회사 | 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법 |
| KR100510516B1 (ko) * | 2003-01-23 | 2005-08-26 | 삼성전자주식회사 | 이중 데이터율 동기식 반도체 장치의 데이터 스트로브신호 발생 회로 |
| KR100900772B1 (ko) * | 2003-04-29 | 2009-06-02 | 주식회사 하이닉스반도체 | 동기식 메모리 장치 |
| US7177379B1 (en) | 2003-04-29 | 2007-02-13 | Advanced Micro Devices, Inc. | DDR on-the-fly synchronization |
| US6922367B2 (en) * | 2003-07-09 | 2005-07-26 | Micron Technology, Inc. | Data strobe synchronization circuit and method for double data rate, multi-bit writes |
| US7440340B2 (en) * | 2004-10-19 | 2008-10-21 | Samsung Electronics Co., Ltd. | Output buffer of a semiconductor memory device |
| US7082073B2 (en) | 2004-12-03 | 2006-07-25 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
| KR100559737B1 (ko) * | 2005-03-14 | 2006-03-10 | 삼성전자주식회사 | 반도체 장치, 반도체 메모리 장치 및 반도체 장치의 데이터스트로브 제어 방법 |
| US7280417B2 (en) * | 2005-04-26 | 2007-10-09 | Micron Technology, Inc. | System and method for capturing data signals using a data strobe signal |
| KR100911197B1 (ko) * | 2007-12-27 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
| KR20160041535A (ko) * | 2014-10-08 | 2016-04-18 | 에스케이하이닉스 주식회사 | 신호를 전송하는데 있어 피크 전류를 감소시키는 반도체 장치 및 시스템 |
| KR102441423B1 (ko) * | 2017-12-21 | 2022-09-07 | 에스케이하이닉스 주식회사 | 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3386705B2 (ja) * | 1997-12-25 | 2003-03-17 | 株式会社東芝 | 半導体記憶装置およびそのバーストアドレスカウンタ |
| JPH11213666A (ja) * | 1998-01-30 | 1999-08-06 | Mitsubishi Electric Corp | 出力回路および同期型半導体記憶装置 |
-
1999
- 1999-06-28 KR KR1019990025006A patent/KR100296913B1/ko not_active IP Right Cessation
-
2000
- 2000-06-26 US US09/603,912 patent/US6288971B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6288971B1 (en) | 2001-09-11 |
| KR20010004375A (ko) | 2001-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130426 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20140423 Year of fee payment: 14 |
|
| FPAY | Annual fee payment | ||
| LAPS | Lapse due to unpaid annual fee |