KR100416619B1

KR100416619B1 - 동기식 반도체 장치의 데이터 출력 회로 및 그 방법

Info

Publication number: KR100416619B1
Application number: KR10-2002-0018806A
Authority: KR
Inventors: 곽진석; 장성진
Original assignee: 삼성전자주식회사
Priority date: 2002-04-06
Filing date: 2002-04-06
Publication date: 2004-02-05
Also published as: US6631090B1; TWI263126B; US20030189844A1; KR20030079623A; DE10305588A1; JP3953973B2; JP2003347922A; TW200305072A

Abstract

동기식 반도체 장치의 데이터 출력 회로 및 데이터 출력 방법이 개시된다. 본 발명은 둘 이상의 클럭에 걸쳐 일련의 데이터를 출력하는 동기식 반도체 장치의 데이터 출력 회로에 관한 것이다. 본 발명의 데이터 출력 회로는 다수의 래치들 및 버퍼링 래치수단을 구비한다. 다수의 래치들은 전단부 래치들과 후단부 래치들을 포함하며, 출력될 데이터를 저장한다. 버퍼링 래치수단은 전단부 래치들 및 후단부 래치들 사이에 배치되고, 후단부 래치들에 입력된 데이터를 일시적으로 저장한다. 전단부 래치들의 데이터는 멀티플렉싱 노드를 통하여 출력되고, 후단부 래치들의 데이터는 버퍼링 래치수단을 경유하여 전단부 그룹의 래치들에 입력된 후 멀티플렉싱 노드를 통하여 출력된다. 본 발명에 의하면, 동기식 반도체 장치의 출력 노드에 걸리는 부하가 줄어드는 효과가 있다. 따라서, 출력 노드에서의 주파수 특성이 개선되어, 전체 반도체 장치의 전체적인 동작 속도 및 tAA를 포함하는 억세스 시간이 향상될 수 있다.

Description

동기식 반도체 장치의 데이터 출력 회로 및 그 방법{Circuit and Method for output data in synchronous semiconductor device}

본 발명은 반도체 장치에 관한 것으로, 특히 고속의 동기식 반도체 메모리 장치에서의 데이터 출력 회로 및 그 방법에 관한 것이다.

최근 고속의 그래픽 메모리는 500MHz 정도의 초고속 동작 속도를 요구하고 있다. 이를 달성하기 위해서 카스 레이턴시(CAS Latency)를 7 정도로 하고, 기존의 2비트 프리페치(Pre-fetch) 방식을 넘어서 4 비트 프리페치 방식을 채용하려는 경향이 나타나고 있다. 설명의 편의상, 카스 레이턴시 n(n은 1 이상의 자연수)인 경우 CLn으로 표시한다. 또한, 고속의 데이터 입출력을 위하여 한 클럭 싸이클 동안에 2개의 데이터를 입출력하는 더블 데이터 레이트(Double Data Rate, 이하 DDR이라 함) 메모리가 보편화되고 있다.

DDR 메모리에서 4 비트 프리페치란 4 비트를 동시에 준비한다는 것으로, 2 비트 프리페치 방식에 비해 칼럼 선택 라인(Column Select Line, 이하 CSL이라 함)을 두 배로 활성화하고, CSL의 활성화 구간을 2 클럭 싸이클(tCK)로 한다는 것을 의미한다.

클럭 싸이클의 단위로서, tCK가 사용된다. 따라서, 일반적으로 4 비트 프리페치 방식의 메모리에서는, 2 tCK에 걸쳐 하나의 데이터 입출력 핀에서 4개의 데이터가 입력 또는 출력된다. 또한, 4 비트 프리페치 방식에서는 CSL이 두 클럭 동안 활성화되어 있기 때문에 독출(read) 명령을 두 클럭 싸이클에 한 번씩 줄 수 있다. 따라서, 독출 명령간의 최소 시간 간격(이를 tCCD라 함)이 2 tCK가 된다.

상기와 같이, 동시에 활성화되는 CSL의 수를 증가시키고 CSL의 활성화 구간을 늘림으로써, 코아 타이밍(Core Timing), 즉 CSL의 활성화 시점으로부터 입출력센스앰프(Input/Output Sensing Amplifier)에 의해 데이터가 디벨럽(develop)되기까지의 시간은 500MHz 정도의 고속 반도체 장치에서도 크게 문제되지 않는다. 따라서, 반도체 장치의 고주파수 구현에 가장 큰 한계로 작용하는 부분의 하나가 데이터의 입출력 부분이다.

고속 메모리에서는 CL7 정도의 긴 레이턴시를 구현하기 위하여 웨이브 파이프라인(Wave-pipeline) 방식이 많이 사용된다. 램버스 메모리(Rambus memory)의 경우는 주파수가 변하더라도 카스 레이턴시가 CL8로 고정되어 있어 변하지 않으므로 풀-파이프라인(Full-pipeline)을 사용한다. 그러나, 보통의 고속 DDR 메모리는 낮은 주파수에서는 CL6 내지 CL5 를 제공하여야 하므로 낮은 레이턴시에 대한 제어를 쉽게 하기 위해서 웨이브 파이프라인 방식을 많이 사용한다.

낮은 주파수에서도 CL7 방식이 문제없이 동작할 수 있도록 하고 4 비트 프리페치 방식을 구현하기 위해서는 데이터 입출력 핀당 16개의 래치 소자가 필요하다. 이는 매 비트당 '최대 레이턴시/tCCD '의 래치 소자가 필요하기 때문이다. 최대 레이턴시가 7이고(CL7) tCCD가 2 tCK 이면, 3.5(CL7/2) 개의 래치소자가 필요한데, 반 개의 래치소자는 구현할 수 없으므로 매 비트마다 4개의 래치 소자가 필요하다. 4비트 프리페치 방식의 메모리에서는 한 번의 독출 명령으로 데이터 입출력 핀당 4비트의 데이터가 출력되므로, 데이터 입출력 핀당 총 16개의 래치 소자가 필요한 것이다.

도 1은 종래 기술에 따른 반도체 장치의 데이터 출력 회로를 나타내는 도면이다. 도 1에 도시된 데이터 출력 회로(100)는 카스 레이턴시 7(CL7), tCCD=2 tCK,4 비트 프리페치를 위한 웨이브 파이프라인 방식의 데이터 출력 회로이다.

종래 기술에 따른 반도체 장치의 데이터 출력 회로(100)는 총 16개의 래치(111~126)를 포함하는데, 설명의 편의를 위하여, 데이터 출력 회로(100)와 함께 비트라인 센스 앰프(B/L S/A), 입출력 센스앰프(I/O S/A) 및 버스트 오더링부(200)가 도시된다.

메모리셀에 저장되어 있는 데이터는 워드라인이 활성화될 때 비트라인(도시되지 않음)에 실림으로써 비트라인 센스앰프(bit-line sense amplifier)(B/L S/A)에 의해 감지, 증폭된다.

비트라인 센스앰프(B/L S/A)에 의해 감지된 데이터 중 활성화된 칼럼 선택 라인(CSLj, j=0~3)에 해당되는 데이터는 입출력 센스앰프(I/O S/A)로 전달되어 증폭된다. 여기서는 4 비트 프리페치 방식이 사용되므로, 한 번의 독출 명령에 대해서 4개의 칼럼 선택라인(CSLj, j=0~3)이 동시에 활성화된다.

활성화된 4개의 칼럼 선택라인(CSLj, j=0~3)에 대응하는 비트라인 센스앰프(B/L S/A)의 데이터는 입출력 센스앰프(I/O S/A)에 의하여 디벨럽(Develop)되고, 버스트 오더링부(200)에 의해 적절한 순서로 배열되어 데이터 출력 회로(100)의 래치들(111~126) 중 4개의 래치들에 동시에 입력된다.

도 1에 도시된 종래 기술에 따른 데이터 출력 회로(100)는 래치들(111~126)로부터 출력되는 데이터를 멀티플렉싱하기 위하여 2단의 멀티플렉싱 스킴을 사용한다. 즉, 첫 번째 단(120)에서는 우수(even) 데이터끼리 기수(odd) 데이터끼리 각각 멀티플렉싱(multiplexing) 한 후, 첫 번째 단에서 멀티플렉싱되어 출력되는 두 데이터를 두 번째 단(130)에서 다시 최종적으로 멀티플렉싱한다. 우수 데이터란 클럭의 상승 에지(rising edge)와 관련하여 출력되는 데이터이고, 기수 데이터는 클럭의 하강 에지(falling edge)와 관련하여 출력되는 데이터이다.

상기와 같이 2 단계로 데이터를 멀티플렉싱하면 첫 번째 단(120)에서의 멀티플렉싱 노드(DOFi, DOSi)가 각각 8 개의 접합(Junction)으로 줄어, 한 번에 16개의 래치의 출력을 멀티플렉싱하는 것에 비해서는 멀티플렉싱 노드(DOFi, DOSi)에서의 부하가 줄어든다. 그렇지만, 여전히 각 멀티플렉싱 노드(DOFi, DOSi)에서의 부하는 큰 편이며, 이로 인해 대역폭에 한계가 있다.

도 2는 도 1에 도시된 종래 기술에 따른 데이터 출력 회로(100)의 출력 타이밍도를 나타내는 도면이다. 도 1과 도 2를 함께 참조하여 종래 기술에 따른 데이터 출력 회로(100)의 동작을 기술하면 다음과 같다.

버스트 오더링부(200)에서 동시에 출력되는 4개의 데이터(SDIO_F0, SDIO_F1, SDIO_S0, SDIO_S1)는 각 해당 비트의 래치에 순서대로 입력된다. 제1 데이터(SDIO_F0)는 제1 내지 제4 래치(111~114) 중에서 순서에 따라 어느 하나에, 제2 데이터(SDIO_F1)는 제5 내지 제8 래치(115~118) 중에서 순서에 따라 어느 하나에, 제3 데이터(SDIO_S0)는 제9 내지 제12 래치(119~122) 중에서 순서에 따라 어느 하나에, 그리고, 제4 데이터(SDIO_S1)는 제13 내지 제16 래치(123~126) 중에서 순서에 따라 어느 하나에 입력된다. 이 때, 제1 내지 제4 데이터(SDIO_F0, SDIO_F1, SDIO_S0, SDIO_S1)를 해당되는 래치들 중 어느 래치에 입력할 것인지를 제어하는 신호가 입력 제어 신호들(DLj, j=0~3)이다.

어느 래치의 데이터를 멀티플렉싱 노드들인 우수 노드(DOFi) 및 기수 노드(DOSi)로 출력할 것인지는 멀티플렉싱 제어 신호들(CDQj_F, CDQj_S, j=0~7)에 의해 결정된다.

제1 내지 제8 래치(111~118)의 데이터는 해당 멀티플렉싱 제어 신호(CDQj_F, j=0~7)가 활성화될 때 우수 노드(DOFi)로 출력된다. 그리고, 제9 내지 제16 래치(119~126)의 데이터는 해당 멀티플렉싱 제어 신호(CDQj_S, j=0~7)가 활성화될 때 기수 노드(DOSi)로 출력된다.

우수 노드(DOFi)의 데이터 및 기수 노드(DOSi)의 데이터는 각각 우수 클럭(CLKDQ_F) 및 기수 클럭(CLKDQ_S)에 응답하여 출력 데이터(DOUT)로 멀티플렉싱된다.

도 2를 참조하면, 4개의 멀티플렉싱 제어 신호(CDQ0_F, CDQ0_S, CDQ1_F, CDQ1_S)가 차례로 활성화되고, 이에 따라, 제1 래치(111)의 데이터가 우수 노드(DOFi)에, 제9 래치(119)의 데이터가 기수 노드(DOSi)에, 제5 래치(115)의 데이터가 다시 우수 노드(DOFi)에, 그리고, 제13 래치(123)의 데이터가 다시 기수 노드(DOSi)에 순차적으로 출력된다. 우수 노드(DOFi)의 데이터는 우수 클럭(CLKDQ_F)에 응답하여, 기수 노드(DOSi)의 데이터는 기수 클럭(CLKDQ_S)에 응답하여 출력 데이터(DOUT)로 출력된다. 따라서, 데이터 입출력 핀당 4비트의 데이터가 클럭(ECLK)의 2 싸이클에 걸쳐 연속적으로 출력된다.

상술한 바와 같이, 종래 기술의 데이터 출력 회로(100)는 우수 데이터를 위한 8개의 래치(111~118)의 출력이 하나의 노드(DOFi)에 멀티플렉싱되고, 기수 데이터를 위한 8개의 래치(119~126)의 출력이 하나의 노드(DOSi)에 멀티플렉싱됨으로써, 각 노드(DOFi, DOSi)의 부하가 커 대역폭에 한계가 있다. 각 노드(DOFi, DOSi)의 부하가 크면, 래치소자들로부터 각 노드(DOFi, DOSi)로 데이터가 나타나기까지의 시간이 길어진다.

또한 각 노드에 8개의 접합(Junction)이 연결되어 데이터를 감지하는 디벨럽 속도가 열화된다. 데이터의 디벨럽 속도가 늦어지면, 도 2에 표시된 각 노드(DOFi, DOSi)에 데이터가 나타난 시점으로부터 클럭(CLKDQ_F, CLKDQ_F)의 상승 에지까지의 시간(TDF, TDS)이 길어진다.

그러므로, 멀티플렉싱 노드에서의 큰 부하는 tAA로 표시되는 데이터 억세스 시간에 있어서 지연 요소가 된다. tAA는 독출 명령이 주어지는 클럭으로부터 출력 데이터가 출력 데이터 패드(pad)에 나타나기까지의 시간, 즉 칼럼 어드레스(column address)가 주어진 시점으로부터 출력 데이터가 출력되기까지의 억세스(access) 시간을 의미한다.

따라서 본 발명이 이루고자 하는 기술적 과제는 동기식 반도체 장치의 출력 노드에 걸리는 부하를 줄임으로써, 주파수 특성을 개선하고 tAA 도 향상시킬 수 있는 동기식 반도체 장치의 데이터 출력 회로를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 동기식 반도체 장치의 출력 노드에 걸리는 부하를 줄임으로써, 주파수 특성을 개선하고 tAA 도 향상시킬 수 있는 동기식 반도체 장치의 데이터 출력 방법을 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래 기술에 따른 반도체 장치의 데이터 출력 회로를 나타내는 도면이다.

도 2는 도 1에 도시된 종래 기술에 따른 데이터 출력 회로의 출력 타이밍도를 나타내는 도면이다.

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 사용하는 동기식 반도체 장치의 데이터 출력 회로를 도시하는 도면이다.

도 4는 도 3a 및 도 3b에 도시된 데이터 출력 회로의 입/출력 타이밍도를 나타내는 도면이다.

도 5는 도 3a 및 도 3b에 도시된 우수 입력 제어 신호 및 기수 입력 제어 신호를 발생하는 회로의 일 구현예를 나타내는 회로도이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일면은 동기식 반도체 장치의 데이터 출력 회로에 관한 것이다. 본 발명의 일면에 따른 데이터 출력 회로는 출력될 데이터가 입력되는 다수의 래치들로서, 전단부 래치들과 후단부 래치들을 포함하는 상기 다수의 래치들; 및 상기 전단부 래치들 및 상기 후단부 래치들 사이에 배치되고, 상기 후단부 래치들에 입력된 데이터를 일시적으로 저장하는 버퍼링 래치수단을 구비하며, 상기 전단부 래치들의 데이터는 두 클럭 싸이클로 이루어지는 출력 클럭의 첫 번째 클럭에 응답하여 멀티플렉싱 노드를 통하여 출력되고, 상기 후단부 래치들의 데이터는 상기 버퍼링 래치수단을 경유하여 상기 전단부 그룹의 래치들에 입력된 후 상기 출력클럭의 두번째 클럭에 응답하여 상기 멀티플렉싱 노드를 통하여 출력되는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 4 비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로에 관한 것이다. 본 발명의 다른 일면에 따른 데이터 출력 회로는 제1 우수 데이터를 저장하는 우수 전단 래치부, 제2 우수 데이터를 저장하는 우수 후단 래치부, 제2 우수 데이터를 일시적으로 제1 우수 데이터를 저장하기 위하여 상기 우수 후단 래치부의 출력단에 연결되고, 상기 우수 전단 래치부의 입력단으로 상기 제 2 우수 데이터를 전송하는 우수 버퍼링 래치수단부를 포함하는 우수 데이터 출력부; 및 제1 기수 데이터를 저장하는 기수 전단 래치부, 제2 기수 데이터를 저장하는 기수 후단 래치부, 제2 기수 데이터를 일시적으로 저장하기 위하여 상기 기수 후단 래치부의 출력단에 연결되고, 상기 기수 전단 래치부의 입력단으로 상기 제 2 기수 데이터를 전송하는 기수 버퍼링 래치수단부를 포함하는 기수 데이터 출력부를 구비하며, 상기 제1 우수 데이터 및 제1 기수 데이터는 소정의 제1 클럭에 응답하여 출력되고, 상기 제2 우수 데이터는 상기 우수 버퍼링 래치수단부를 통하여 상기 우수 전단 래치부에 입력된 후 소정의 제2 클럭에 응답하여 출력되며, 상기 제2 기수 데이터는 상기 기수 버퍼링 래치수단부를 통하여 상기 제2 기수 전단 래치부에 입력된 후 상기 제2 클럭에 응답하여 출력되는 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명은 둘 이상의 클럭에 걸쳐 일련의 데이터를 출력하는 동기식 반도체 장치의 데이터 출력 방법에 관한 것이다. 본 발명에 따른 데이터 출력 방법은 (a) 입출력 센스앰프로부터 출력되는 데이터를 전단부 래치들 및 후단부 래치들에 병렬로 입력하는 단계; (b) 상기 전단부 래치들에 저장되어 있는 데이터를 멀티플렉싱하여 출력하는 단계; (c) 상기 후단부 래치들에 저장되어 있는 데이터를 소정의 버퍼링 래치수단을 통하여 상기 전단부 래치들에 입력하는 단계; 및 (d) 상기 버퍼링 래치수단을 통하여 상기 전단부 래치들에 입력된 데이터를 멀티플렉싱하여 출력하는 단계를 구비하는 것을 특징으로 한다.

도면을 참조하여 본 발명의 바람직한 실시예를 설명하기 이전에 본 발명의 개념을 간략하게 기술한다.

본 발명은 출력 노드에서의 주파수 한계(Frequency Limit)를 해소하기 위하여, 출력될 데이터 중에서 2 클럭 싸이클로 이루어지는 출력 클럭의 첫 번째 클럭(이하, 제1 클럭이라 함)에서 출력될 데이터만을 먼저 멀티플렉싱하고, 출력될 데이터 중에서 출력 클럭의 두 번째 클럭(이하, 제2 클럭이라 함)에서 출력될 데이터는 후에 멀티플렉싱하는 방법을 사용한다. 출력 클럭이란, 한 번의 독출 명령에 응답하여 일련의 데이터가 출력되는 동안의 클럭을 말한다.

구체적으로, 제1 클럭과 관련하여 출력될 데이터는 멀티플렉싱 노드에 연결되는 전단부 래치들에 입력된다. 그리고, 제2 클럭과 관련하여 출력될 데이터는 후단부 래치들에 입력되었다가 버퍼링 래치수단을 통하여 전단부 래치들로 쉬프트된 다음 멀티플렉싱된다. 따라서, 멀티플렉싱 노드에 연결되는 래치수가 줄어들어 접합 부하가 감소된다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로를 도시하는 도면이다. 도 3a 및 도 3b에 도시된 데이터 출력 회로는 카스 레이턴시 7(CL7), tCCD=2 tCK, 4 비트 프리페치 방식을 지원하기 위한 웨이브 파이프라인 방식의 데이터 출력 회로이다.

도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 데이터 출력 회로는 우수 데이터 출력부(300) 및 기수 데이터 출력부(400)를 구비한다.

우수 데이터 출력부(300)는 제1 우수 데이터(SDIO_F0)를 저장하는 우수 전단 래치부(310_1), 제2 우수 데이터(SDIO_F1)를 저장하는 우수 후단 래치부(320_1), 제2 우수 데이터(SDIO_F1)를 일시적으로 저장하는 우수 버퍼링 래치수단부(330_1)를 포함한다. 기수 데이터 출력부(400)는 제1 기수 데이터(SDIO_S0)를 저장하는 기수 전단 래치부(310_2), 제2 기수 데이터(SDIO_S1)를 저장하는 기수 후단 래치부(320_2), 제2 기수 데이터(SDIO_S1)를 일시적으로 저장하는 기수 버퍼링 래치수단부(330_2)를 포함한다.

우수 데이터란 클럭의 우수 페이즈(even phase)와 관련하여 출력될 데이터를 말하고, 기수 데이터란 기수 페이즈(odd phase)와 관련하여 출력될 데이터를 말한다. 클럭의 우수 페이즈 및 기수 페이즈는 클럭의 한 싸이클을 두 부분으로 구분한 것으로, 본 명세서에서는 우수 페이즈는 클럭의 제1 에지를 의미하고, 기수 페이즈는 클럭의 제2 에지를 의미한다. 그리고, 제1 에지는 상승 에지(rising edge)를 제2 에지는 하강 에지(falling edge)를 의미한다.

본 실시예의 반도체 장치는 4비트 프리페치 방식을 사용하므로, 출력될 데이터가 2 클럭 싸이클(2 tCK)에 걸쳐 출력된다. 설명의 편의상, 2 클럭 싸이클로 이루어진 출력 클럭의 첫 번째 클럭(즉, 제1 클럭)에서 출력될 데이터를 제1 데이터라 하고, 출력 클럭의 두 번째 클럭(즉, 제2 클럭)에서 출력될 데이터를 제2 데이터라 한다.

따라서, 제1 우수 데이터(SDIO_F0)는 제1 클럭의 우수 페이즈와 관련하여 출력되고, 제1 기수 데이터(SDIO_S0)는 제1 클럭의 기수 페이즈와 관련하여 출력되고, 제2 우수 데이터(SDIO_F1)는 제2 클럭의 우수 페이즈와 관련하여 출력되며, 제2 기수 데이터(SDIO_S1)는 제2 클럭의 기수 페이즈와 관련하여 출력되는 데이터이다.

본 발명에서, 제2 우수 데이터(SDIO_F1)는 우수 버퍼링 래치수단부(330_1)를 통하여 우수 전단 래치부(310_1)에 입력된 후 출력되며, 제2 기수 데이터(SDIO_S1)는 기수 버퍼링 래치수단부(330_2)를 통하여 기수 전단 래치부(310_2)에 입력된 후 출력되는 것이 특징이다.

도 3a를 참조하여, 우수 데이터 출력부(300)의 구성을 상세히 살펴본다. 우수 전단 래치부(310_1) 및 우수 후단 래치부(320_1)는 각각 다수의 래치 소자를 포함하는데, 래치소자들의 수는 상술한 바와 같이, 최대 레이턴시의 수 및 tCCD에 의해 결정된다.

본 실시예에서는, 최대 레이턴시의 수를 7, tCCD를 2로 가정하였으므로 우수 전단 래치부(310_1) 및 우수 후단 래치부(320_1)에 포함되는 래치소자들의 수는 각각 4이다. 설명의 편의상, 우수 전단 래치부(310_1)에 포함되는 4개의 래치소자들을 제1 내지 제4 전단 래치소자(311~314)라 하고, 우수 후단 래치부(320_1)에 포함되는 4개의 래치소자들을 제1 내지 제4 후단 래치소자(321~324)라 한다.

그리고, 전단 래치소자들(311~314)과 후단 래치소자들(321~324) 사이에는 각각 버퍼링 래치수단이 구비된다. 즉, 제1 전단 래치소자(311) 및 제1 후단 래치소자(321) 사이에는 제1 버퍼링 래치수단(331), 제2 전단 래치 소자(312) 및 제2 후단 래치소자(322) 사이에는 제2 버퍼링 래치수단(332), 제3 전단 래치 소자(313)및 제3 후단 래치소자(323) 사이에는 제3 버퍼링 래치수단(333), 그리고, 제4 전단 래치 소자(314) 및 제4 후단 래치소자(314) 사이에는 제4 버퍼링 래치수단(334)이 배치된다.

도 3b를 참조하면, 기수 데이터 출력부(400)의 기수 전단 래치부(310_2) 및 기수 후단 래치부(320_2) 역시 각각 4개의 래치소자들을 포함한다.

기수 전단 래치부(310_2)에 포함되는 4개의 래치소자들을 제5 내지 제8 전단 래치소자(315~318)라 하고, 우수 후단 래치부에 포함되는 4개의 래치소자들을 제5 내지 제8 후단 래치소자(325~328)라 한다.

그리고, 우수 데이터 출력부(300)에서와 마찬가지로, 기수 전단 래치부(310_2)의 래치소자들(315~318)과 기수 후단 래치부(320_2)의 래치소자들(325~328) 사이에는 각각 버퍼링 래치수단이 구비되는데, 이를 제5 내지 제8 버퍼링 래치수단(335~338)이라 한다.

본 발명의 일 실시예에 따른 데이터 출력 회로의 우수 데이터 출력부(300) 및 기수 데이터 출력부(400)는 각 래치소자와 각 버퍼링 래치수단으로의 데이터 입/출력을 제어하기 위한 다수의 스위치들을 포함한다. 스위치들은 도면에서 영문자 S에 일련번호를 붙여 식별한다.

제1 우수 데이터(SDIO_F0)는 제1 내지 제4 우수 입력 제어 신호들(DLj_F, j=0~3)에 응답하여 제1 내지 제4 전단 래치소자들(311~314) 중의 어느 하나로 입력된다. 제2 우수 데이터(SDIO_F1)는 제1 내지 제4 우수 입력 제어 신호들(DLj_F, j=0~3)에 응답하여 제1 내지 제4 후단 래치소자들(321~324) 중의 어느 하나로 입력된다. 제1 내지 제4 우수 입력 제어 신호들(DLj_F, j=0~3)은 제1 우수 데이터(SDIO_F0)가 실리는 라인과 제1 내지 제4 전단 래치소자(311~314)를 연결하는 스위치들(S11~S14) 및 제2 우수 데이터(SDIO_F1)가 실리는 라인과 제1 내지 제4 후단 래치소자(321~324)를 연결하는 스위치들(S15~S18)을 제어함으로써, 제1 및 제2 우수 데이터(SDIO_F0, SDIO_F1)가 입력될 래치소자들을 결정한다.

래치소자들(311~314, 321~324)에 입력된 데이터를 우수 멀티플렉싱 노드(DOF)로 출력하는 것을 제어하는 신호는 제1 내지 제8 우수 출력 제어 신호들(CDQj_F, j=0~7)이다.

래치소자들(311~314, 321~324)과 버퍼링 래치수단들(331~334)의 출력을 제어하는 스위치들(S19~S30)에 직접 입력되는 제어 신호는 제1 내지 제8 우수 출력 제어 신호들(CDQj_F, j=0~7)을 두 개씩(CDQ0_F CDQ1_F, CDQ2_F CDQ3_F, CDQ4_F CDQ5_F, CDQ6_F CDQ7_F) 논리합하여 지연한 신호인 제1 내지 제4 우수 지연 신호(CDQ01_FD, CDQ23_FD, CDQ45_FD, CDQ67_FD)이다. 출력 제어 신호들의 지연을 위하여 지연 소자들(341~348)이 사용된다. 지연 소자들(341~348)에 의해 출력 제어 신호들의 활성화 시점이 소정시간 지연된다.

우수 입력 제어 신호(DLj_F, j=0~4)는 우수 출력 제어 신호(CDQj_F, j=0~8)의 활성화에 응답하여 비활성화된다. 우수 입력 제어 신호(DLj_F, j=0~4) 및 기수 입력 제어 신호(DLj_S, j=0~4)를 발생하는 회로는 도 5에 도시되어 있다.

우수 출력 제어 신호(CDQj_F, j=0~8)의 활성화 후에 우수 입력 제어 신호(DLj_F, j=0~4)가 비활성화 되기까지 소정의 지연이 있기 때문에,래치소자들(311~314, 321~324)로의 데이터의 입력과 출력이 동시에 진행되어 오류가 발생될 여지가 있다. 이러한 오류 발생 가능성을 방지하기 위하여 래치소자들(311~314, 321~324)로부터의 데이터의 출력을 직접 제어하는 우수 지연 신호들(CDQ01_FD, CDQ23_FD, CDQ45_FD, CDQ67_FD)은 우수 출력 제어 신호들(CDQj_F, j=0~7)의 활성화 시점보다 소정 시간 지연되어 활성화되는 것이 바람직하다.

이 때, 지연 소자들(341~348)의 각 지연시간은 우수 출력 제어 신호(CDQj_F, j=0~8)의 활성화 후에 우수 입력 제어 신호(DLj_F, j=0~4)가 비활성화 되기까지 지연 시간 보다 약간 크게 설정되는 것이 바람직하다.

제1 우수 지연 신호(CDQ01_FD)가 하이레벨이 되면, 제1 전단 래치소자(311)와 우수 멀티플렉싱 노드(DOF) 사이의 스위치(S27)가 턴온되어 제1 전단 래치소자(311)의 데이터가 우수 멀티플렉싱 노드(DOF)로 출력된다. 이 때, 제1 후단 래치소자(321)와 제1 버퍼링 래치수단(331) 사이의 스위치(S19)도 턴온되므로, 제1 후단 래치소자(321)의 데이터는 제1 버퍼링 래치수단(331)으로 입력된다. 즉, 제1 우수 지연 신호(CDQ01_FD)의 제1 에지(상승 에지)에 응답하여 제1 우수 데이터(SDIO_F0)가 우수 멀티플렉싱 노드(DOF)로 출력되고, 제2 우수 데이터(SDIO_F1)는 제1 버퍼링 래치수단(331)으로 입력된다.

제1 우수 지연 신호(CDQ01_FD)가 하이레벨에서 로우레벨이 되면, 제1 버퍼링 래치수단(331)과 제1 전단 래치소자(311) 사이의 스위치(S23)가 턴온되어 제1 버퍼링 래치수단(331)의 데이터가 제1 전단 래치소자(311)로 입력된다. 즉, 제1 우수지연 신호(CDQ01_FD)의 제2 에지(하강 에지)에 응답하여, 제2 우수 데이터(SDIO_F1)가 제1 전단 래치소자(311)로 입력된다. 이 상태에서, 제1 우수 지연 신호(CDQ01_FD)가 다시 하이레벨이 되면, 제1 전단 래치소자(311)와 우수 멀티플렉싱 노드(DOF) 사이의 스위치(S27)가 다시 턴온되어 제1 버퍼링 래치수단(331)을 경유하여 제1 전단 래치소자(311)에 입력된 데이터가 우수 멀티플렉싱 노드(DOF)로 출력된다. 즉, 제1 우수 지연 신호(CDQ01_FD)의 두 번째 상승 에지에 응답하여 제2 우수 데이터(SDIO_F1)가 우수 멀티플렉싱 노드(DOF)로 출력된다.

상기와 같은 방식으로, 제2 내지 제4 후단 래치소자(322~324)에 입력되어 있던 데이터들은 각각 제2 내지 제4 버퍼링 래치수단(332~334)을 경유하여 제2 내지 제4 전단 래치소자(312~314)에 입력된 후 우수 멀티플렉싱 노드(DOF)로 출력된다.

상기와 같이, 래치소자들을 우수 전단 래치부(310_1)와 우수 후단 래치부(320_1)로 구분하고 상기 우수 전단 래치부(310_1)와 우수 후단 래치부(310_1) 사이에 버퍼링 래치수단부(330_1)를 둠으로써, 우수 데이터(SDIO_F0, SDIO_F1)가 출력되는 우수 멀티플렉싱 노드(DOF)의 접합 수가 4개로 줄어 종래 기술의 접합 수 8 개보다 감소된다. 따라서, 우수 멀티플렉싱 노드(DOF)의 부하가 감소하여 래치소자에서 우수 멀티플렉싱 노드(DOF)로 출력되는 데이터가 더 빨리 우수 멀티플렉싱 노드(DOF)에 나타날 수 있다. 즉, 우수 멀티플렉싱 노드(DOF)에서의 데이터의 천이(transition)가 더 빨라질 수 있어, 우수 멀티플렉싱 노드(DOF)에서 대역폭이 증대되며 또한 tAA 에도 향상을 가져올 수 있다.

제1 기수 데이터(SDIO_S0)는 제1 내지 제4 기수 입력 제어 신호들(DLj_S,j=0~3)에 응답하여 제5 내지 제8 전단 래치소자들(315~318) 중의 어느 하나로 입력된다. 제2 기수 데이터(SDIO_S1)는 제1 내지 제4 기수 입력 제어 신호들(DLj_S, j=0~3)에 응답하여 제5 내지 제8 후단 래치소자들(325~328) 중의 어느 하나로 입력된다.

래치소자들(315~318, 325~328)에 입력된 데이터를 기수 멀티플렉싱 노드(DOS로 출력하는 것을 제어하는 신호는 제1 내지 제8 기수 출력 제어 신호들(CDQj_S, j=0~7)이다.

우수 데이터 출력부(300)의 동작과 기수 데이터 출력부(400)의 동작은 유사하므로, 기수 데이터 출력부(400)의 동작에 대한 상세한 기술은 생략된다.

우수 멀티플렉싱 노드(DOF)로 출력된 우수 데이터는 우수 출력 클럭(CLKDQ_F)에 의해 출력 데이터(DOUT)로서 출력되고 기수 멀티플렉싱 노드(DOS)로 출력된 기수 데이터는 기수 출력 클럭(CLKDQ_S)에 의해 출력 데이터(DOUT)로 출력된다.

도 4는 도 3a 및 도 3b에 도시된 데이터 출력 회로의 입/출력 타이밍도를 나타내는 도면이다. 도 3a, 도 3b 및 도 4를 같이 참조하여, 본 발명의 일 실시예에 따른 데이터 출력 회로의 동작을 기술하면, 다음과 같다.

클럭(ECLK)의 두 싸이클마다 한 번의 독출 명령어(READ)가 입력된다. 독출 명령어(READ)가 입력될 때마다 제1 내지 제4 입력 제어 신호(DL0~DL3)가 순차적으로 하이레벨로 활성화된다. 즉, 첫 번째 독출 명령어(READ)가 입력되는 클럭(ECLK)의 상승 에지에 응답하여 제1 입력 제어 신호(DL0)가 하이레벨로 활성화되고, 두번째 독출 명령어(READ)가 입력되는 클럭(ECLK)의 상승 에지에 응답하여 제2 입력 제어 신호(DL1)가 하이레벨로 활성화되고, 제1 입력 제어 신호(DL0)는 로우레벨로 비활성화된다. 이와 같이, 독출 명령어(READ)가 발생할 때마다 제1 내지 제4 입력 제어 신호(DL0~DL3)가 순차적으로 하이레벨로 활성화된다.

제1 내지 제4 입력 제어 신호(DL0~DL3)는 제1 내지 제4 우수 입력 제어 신호(DL0_F ~ DL3_F) 및 제1 내지 제4 기수 입력 제어 신호(DL0_S ~ DL3_S)를 발생시키기 위한 신호이다. 제1 내지 제4 우수 입력 제어 신호(DL0_F ~ DL3_F) 및 제1 내지 제4 기수 입력 제어 신호(DL0_S ~ DL3_S)를 발생시키기 위한 입력 제어 신호 발생부의 일 구현예는 도 5에 도시된다.

제1 입력 제어 신호(DLO)의 활성화에 응답하여 제1 우수 입력 제어 신호(DL0_F)와 제1 기수 입력 제어 신호(DL0_S)가 하이레벨로 활성화되면, 입출력 센스앰프에 의해 디벨럽(develop)된 제1 및 제2 우수 데이터(SDIO_F0, SDIO_F1)가 병렬로 제1 전단 및 제1 후단 래치소자(311, 321)에 각각 입력된다. 설명의 편의상 우수 데이터 출력부(300)의 제1 전단 래치소자(311)의 데이터를 제1 임시 데이터(DATA_F), 기수 데이터 출력부(400)의 제1 전단 래치소자(315)의 데이터를 제2 임시 데이터(DATA_S)라 한다.

래치소자들로 데이터가 입력된 후, 데이터를 출력하기 위한 우수 출력 제어 신호들(CDQ0_F ~ CDQ7_F) 및 기수 출력 제어 신호들(CDQ0_S ~ CDQ7_S)이 입력 제어 신호들(DL0~DL3)의 활성화 방식과 유사한 방식으로 순차적으로 활성화된다.

제1 우수 출력 제어 신호(CDQ0_F)의 활성화에 응답하여 제1 우수 입력 제어신호(DL0_F)는 비활성화된다. 이는 래치소자들로의 데이터 입/출력이 동시에 일어나는 것을 방지하기 위함이다. 제1 우수 출력 제어 신호(CDQ0_F)가 활성화되면, 제1 우수 지연 신호(CDQ01_FD)가 소정의 지연 시간 후에 활성화된다.

제1 우수 지연 신호(CDQ01_FD)의 활성화에 응답하여, 우수 데이터 출력부(300)의 제1 전단 래치소자(311)에 입력되어 있던 데이터(DATA_F)가 우수 멀티플렉싱 노드(DOF)로 출력됨과 동시에, 제1 후단 래치소자(321)에 있던 데이터는 제1 버퍼링 래치수단(331)에 입력된다. 제1 우수 출력 제어 신호(CDQ0_F)가 반 클럭 후에 비활성화되면, 제1 우수 지연 신호(CDQ01_FD)도 비활성화되고, 제1 우수 지연 신호(CDQ01_FD)의 비활성화에 응답하여 제1 버퍼링 래치수단(331)에 있던 데이터가 제1 전단 래치소자(311)로 이동된다. 따라서, 제2 우수 출력 제어 신호(CDQ1_F)의 활성화에 따라 제1 우수 지연 신호(CDQ01_FD)가 다시 활성화될 때에는, 제1 버퍼링 래치수단(331)을 경유하여 제1 전단 래치소자(311)에 입력된 데이터가 우수 멀티플렉싱 노드(DOF)로 출력된다.

제1 기수 출력 제어 신호(CDQ0_S)의 활성화에 응답하여 제1 기수 입력 제어 신호(DL0_S)는 비활성화된다. 제1 기수 출력 제어 신호(CDQ0_S)가 활성화되면, 제1 우수 지연 신호(CDQ01_SD)가 소정의 지연 시간 후에 활성화된다.

제1 기수 지연 신호(CDQ01_SD)의 활성화에 응답하여, 기수 데이터 출력부(400)의 제5 전단 래치소자(315)에 입력되어 있던 데이터(DATA_S)가 기수 멀티플렉싱 노드(DOS)로 출력됨과 동시에, 제5 후단 래치소자(325)에 있던 데이터는 제5 버퍼링 래치수단(335)에 입력된다. 제1 기수 출력 제어 신호(CDQ0_S)가 반 클럭 후에 비활성화되면 제1 기수 지연 신호(CDQ01_SD)도 비활성화되고, 제1 기수 지연 신호(CDQ01_SD)의 비활성화에 응답하여 제5 버퍼링 래치수단(335)에 있던 데이터가 제5 전단 래치소자(315)로 이동된다. 따라서, 제2 기수 출력 제어 신호(CDQ1_S)의 활성화에 따라 제1 기수 지연 신호(CDQ01_SD)가 다시 활성화될 때에는, 제5 버퍼링 래치수단(335)을 경유하여 제5 전단 래치소자(315)에 입력된 데이터가 기수 멀티플렉싱 노드(DOS)로 출력된다.

우수 멀티플렉싱 노드(DOF)로 출력된 데이터는 우수 클럭(CLKDQ_F)의 상승 에지에 응답하여 출력 데이터(DOUT)로서 출력되고, 기수 멀티플렉싱 노드(DOS)로 출력된 데이터는 기수 클럭(CLKDQ_S)의 상승 에지에 응답하여 출력 데이터(DOUT)로서 출력된다. 이를 위하여, 우수 데이터 출력부(300)는 우수 멀티플렉싱 노드(DOF)의 데이터를 출력 데이터(DOUT) 노드로 출력하기 위한 스위치를 더 구비하고, 기수 데이터 출력부(400)는 기수 멀티플렉싱 노드(DOS)의 데이터를 출력 데이터(DOUT) 노드로 출력하기 위한 스위치를 더 구비하는 것이 바람직하다.

우수 클럭(CLKDQ_F)은 클럭(ECLK)의 상승 에지보다 약간 빠른 상승 에지를 가지고, 클럭(CLK)과 동일한 주기를 가지는 신호이다. 기수 클럭(CLKDQ_S)은 클럭(ECLK)의 하강 에지보다 약간 빠른 상승 에지를 가지고, 클럭(CLK)과 동일한 주기를 가지는 신호이다. 우수 클럭(CLKDQ_F)과 기수 클럭(CLKDQ_S)은 일반적으로 반도체 장치의 지연 동기회로(delay-locked loop)에서 발생되는 클럭 신호들로서, 출력 데이터(DOUT)의 발생 시점으로부터 출력 핀까지의 경로상에 발생되는 지연을 고려하여 클럭(ECLK)에 비하여 위상이 약간 빠르다.

따라서, 우수 멀티플렉싱 노드(DOF)의 데이터는 클럭(ECLK)의 상승 에지와 관련하여 출력되고, 기수 멀티플렉싱 노드(DOS)의 데이터는 클럭(ECLK)의 하강 에지와 관련하여 출력된다.

도 3a 및 도 3b에 나타나듯이, 본 발명에 의하여 출력 노드들인 우수 및 기수멀티플렉싱 노드(DOF, DOS)의 접합 수가 각각 4개로 줄어 종래 기술의 접합 수 8 개보다 감소된다. 따라서, 각 멀티플렉싱 노드(DOF)의 부하가 감소하여 래치소자에서 멀티플렉싱 노드(DOF, DOS)로 출력되는 데이터가 더 빨리 해당 노드에 나타날 수 있다. 즉, 래치소자들로부터 각 멀티플렉싱 노드(DOF, DOS)에 유효한 데이터가 나타나는 시간이 줄어든다. 따라서, 각 멀티플렉싱 노드(DOF, DOS)에서 대역폭이 증대되며 또한 전체적인 데이터 억세스 시간(즉, tAA)에도 향상을 가져올 수 있다.

도 5는 우수 입력 제어 신호(DLj_F, j=0~4) 및 기수 입력 제어 신호(DLj_S, j=0~4)를 발생하는 회로(이하, 입력 제어 신호 발생부라 함)(500)의 일 구현예이다. 도 5를 참조하면, 입력 제어 신호 발생부(500)는 각각 우수 입력 제어 신호(DLj_F, j=0~4), 기수 입력 제어 신호(DLj_S, j=0~4)를 발생시키기 위한 동일한 구성을 가지는 8개의 회로부들(510, 520, 530, 540, 550, 560, 570, 580)로 구성된다. 8개의 회로부들(510, 520, 530, 540, 550, 560, 570, 580)은 입력되는 신호와 출력되는 신호에서 차이가 있을 뿐, 그 구성 및 작용은 동일하므로 하나의 회로부(510)를 중심으로 구성 및 동작을 설명한다.

제1 우수 입력 제어 신호(DL0_F)를 발생하기 위한 회로부(510)는 자동 펄스 발생기(auto pulse generator)(511), 노아 게이트들(NOR1, NOR2)을 포함한다. 자동펄스 발생기(511~518)는 입력되는 신호의 상승 에지에 응답하여 짧은 펄스를 발생시키는 회로이다.

제1 입력 제어 신호(DL0)가 하이레벨로 활성화되면, 자동 펄스 발생기(511)에 의해 짧은 펄스가 발생된다. 이에 따라 노아 게이트(NOR1)의 출력이 로우레벨이 된다. 그러면, 노아 게이트(NOR2)의 입력이 둘 다 로우레벨이 되어, 제1 우수 입력 제어 신호(DL0_F)가 하이레벨로 활성화된다. 그러다가, 제1 우수 출력 제어 신호(CDQ0_F)가 하이레벨로 활성화되면, 노아 게이트(NOR2)에 의해 제1 우수 입력 제어 신호(DL0_F)가 로우레벨로 비활성화된다. 제1 우수 출력 제어 신호(CDQ0_F)의 활성화에 응답하여 제1 우수 입력 제어 신호(DL0_F)를 비활성화하는 이유는 상술한 바와 같이, 래치소자들로의 데이터 입/출력이 동시에 일어나는 것을 방지하기 위함이다.

본 발명에 따른 동기식 반도체 장치의 데이터 출력 회로에 적용되는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 방법을 기술하면, 다음과 같다. 먼저, 입출력 센스앰프로부터 출력되는 데이터를 전단부 래치들 및 후단부 래치들에 병렬로 입력한다. 다음으로, 전단부 래치들에 저장되어 있는 데이터를 멀티플렉싱하여 출력한다. 그리고, 후단부 래치들에 저장되어 있는 데이터를 소정의 버퍼링 래치수단을 통하여 전단부 래치들에 입력한다. 마지막으로, 버퍼링 래치수단을 통하여 전단부 래치들에 입력된 데이터를 멀티플렉싱하여 출력한다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 의하면, 동기식 반도체 장치의 출력 노드에 걸리는 부하를 줄어드는 효과가 있다. 따라서, 출력 노드에서의 주파수 특성이 개선되어, 전체 반도체 장치의 전체적인 동작 속도 및 tAA를 포함하는 억세스 시간이 향상될 수 있다.

Claims

동기식 반도체 장치의 데이터 출력 회로에 있어서,

출력될 데이터가 입력되는 다수의 래치들로서, 전단부 래치들과 후단부 래치들을 포함하는 상기 다수의 래치들; 및

상기 전단부 래치들 및 상기 후단부 래치들 사이에 배치되고, 상기 후단부 래치들에 입력된 데이터를 일시적으로 저장하는 버퍼링 래치수단을 구비하며,

상기 전단부 래치들의 데이터는 두 클럭 싸이클로 이루어지는 출력 클럭의 첫 번째 클럭에 응답하여 멀티플렉싱 노드를 통하여 출력되고, 상기 후단부 래치들의 데이터는 상기 버퍼링 래치수단을 경유하여 상기 전단부 그룹의 래치들에 입력된 후 상기 출력 클럭의 두 번째 클럭에 응답하여 상기 멀티플렉싱 노드를 통하여 출력되는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력 회로.
제 1항에 있어서, 상기 데이터 출력 회로는

4비트 프리페취 구조를 갖는 메모리 장치에 적용하는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력 회로.
제 1항에 있어서,

상기 출력될 데이터는 소정의 입력 제어 신호에 응답하여 상기 전단부 래치들 및 상기 후단부 래치들에 병렬로 입력되며,

상기 전단부 래치들 및 상기 후단부 래치들에 입력된 데이터는 소정의 출력 제어 신호에 응답하여 상기 멀티플렉싱 노드로 출력되는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력 회로.
제 3항에 있어서,

상기 입력 제어 신호는 상기 출력 제어 신호의 활성화에 응답하여 비활성화되는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력 회로.
제 3항에 있어서, 상기 데이터 출력 회로는

상기 출력 제어 신호의 활성화 시점을 소정 시간 지연시키기 위하여 상기 출력 제어 신호에 연결되는 지연 수단을 더 구비하는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력 회로.
제 3항에 있어서,

상기 전단부 래치들에 입력된 데이터는 상기 출력 제어 신호의 제1 클럭의 제1 에지(edge)에 응답하여 상기 멀티플렉싱 노드로 출력되고,

상기 후단부 래치들에 입력된 데이터는 상기 출력 제어 신호의 상기 제1 클럭의 상기 제1 에지에 응답하여 상기 버퍼링 래치수단으로 입력되고,

상기 버퍼링 래치수단에 입력된 데이터는 상기 출력 제어 신호의 상기 제 1 클럭의 제2 에지에 응답하여 상기 전단부 래치들에 입력 된후, 상기 출력 제어 신호의 제2 클럭의 제1 에지에 응답하여 상기 멀티플렉싱 노드로 출력되는 특징으로 하는 동기식 반도체 장치의 데이터 출력 회로.
4 비트 프리페치 방식을 사용하는 DDR 동기식 반도체 장치의 데이터 출력 회로에 있어서,

제1 우수 데이터를 저장하는 우수 전단 래치부, 제2 우수 데이터를 저장하는 우수 후단 래치부, 상기 제2 우수 데이터를 일시적으로 저장하기 위하여 상기 우수 후단 래치부의 출력단에 연결되고, 상기 우수 전단 래치부의 입력단으로 상기 제 2 우수 데이터를 전송하는 우수 버퍼링 래치수단부를 포함하는 우수 데이터 출력부; 및

제1 기수 데이터를 저장하는 기수 전단 래치부, 제2 기수 데이터를 저장하는 기수 후단 래치부, 상기 제2 기수 데이터를 일시적으로 저장하기 위하여 상기 기수 후단 래치부의 출력단에 연결되고, 상기 기수 전단 래치부의 입력단으로 상기 제 2기수 데이터를 전송하는 기수 버퍼링 래치수단부를 포함하는 기수 데이터 출력부를 구비하며,

상기 제1 우수 데이터 및 제1 기수 데이터는 소정의 제1 클럭에 응답하여 출력되고, 상기 제2 우수 데이터는 상기 우수 버퍼링 래치수단부를 통하여 상기 우수 전단 래치부에 입력된 후 소정의 제2 클럭과 관련하여 출력되며, 상기 제2 기수 데이터는 상기 기수 버퍼링 래치수단부를 통하여 상기 제2 기수 전단 래치부에 입력된 후 상기 제2 클럭에 응답하여 출력되는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
제 7항에 있어서,

상기 우수 전단 래치부, 상기 우수 후단 래치부, 상기 기수 전단 래치부 및 상기 기수 후단 래치부 각각은 4개의 래치소자를 포함하며,

상기 우수 버퍼링 래치수단부 및 상기 기수 버퍼링 래치수단부 각각은 4개의 버퍼링 래치수단을 포함하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
제 7항에 있어서, 상기 데이터 출력 회로는

상기 제1 우수 데이터를 상기 제1 클럭의 상승 에지에 응답하여 출력하고, 상기 제1 기수 데이터를 상기 제1 클럭의 하강 에지에 응답하여 출력하고, 상기 제2 우수 데이터를 상기 제2 클럭의 상승 에지에 응답하여 출력하며, 상기 제2 기수 데이터를 상기 제2 클럭의 하강 에지에 응답하여 출력하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
제 7항에 있어서, 상기 데이터 출력 회로는

상기 제1 우수 데이터는 소정의 우수 입력 제어 신호에 응답하여 상기 우수 전단 래치부에 입력되고, 상기 제2 우수 데이터는 상기 우수 입력 제어 신호에 응답하여 상기 우수 후단 래치부에 입력되며,

상기 제1 기수 데이터는 소정의 기수 입력 제어 신호에 응답하여 상기 기수 전단 래치부에 입력되고, 상기 제2 기수 데이터는 상기 기수 입력 제어 신호에 응답하여 상기 기수 후단 래치부에 입력되는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
제 10항에 있어서,

상기 제1 및 제2 우수 데이터는 소정의 우수 출력 제어 신호에 응답하여 우수 멀티플렉싱 노드로 출력되고,

상기 제1 및 제2 기수 데이터는 소정의 기수 출력 제어 신호에 응답하여 기수 멀티플렉싱 노드로 출력되는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
제 11항에 있어서, 상기 데이터 출력 회로는

상기 우수 멀티플렉싱 노드의 데이터를 출력 데이터 노드로 출력하는 제1 스위치; 및

상기 기수 멀티플렉싱 노드의 데이터를 출력 데이터 노드로 출력하는 제2 스위치를 더 구비하는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
제 11항에 있어서,

상기 우수 입력 제어 신호는 상기 우수 출력 제어 신호의 활성화에 응답하여 비활성화되며,

상기 기수 입력 제어 신호는 상기 기수 출력 제어 신호의 활성화에 응답하여 비활성화되는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
제 11항에 있어서, 상기 데이터 출력 회로는

상기 우수 출력 제어 신호의 활성화 시점을 소정시간 지연시키기 위하여 상기 우수 출력 제어 신호에 연결되는 제 1 지연수단; 및

상기 기수 출력 제어 신호의 활성화 시점을 소정시간 지연시키기 위하여 상기 기수 출력 제어 신호에 연결되는 제2 지연수단을 더 구비하는 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
제 11항에 있어서,

상기 우수 전단 래치부에 입력된 데이터는 상기 우수 출력 제어 신호의 제 1 클럭의 제1 에지에 응답하여 상기 우수 멀티플렉싱 노드로 출력되고, 상기 우수 후단 래치부에 입력된 데이터는 상기 우수 출력 제어 신호의 상기 제 1 클럭의 상기 제1 에지에 응답하여 상기 우수 버퍼링 래치수단부로 입력되고, 상기 우수 버퍼링 래치수단부에 입력된 데이터는 상기 우수 출력 제어 신호의 상기 제 1 클럭의 제2 에지에 응답하여 상기 우수 전단 래치부에 입력되며,

상기 기수 전단 래치부에 입력된 데이터는 상기 기수 출력 제어 신호의 제 1 클럭의 제1 에지에 응답하여 상기 기수 멀티플렉싱 노드로 출력되고, 상기 가수 후단 래치부에 입력된 데이터는 상기 기수 출력 제어 신호의 상기 제1 클럭의 상기 제1 에지에 응답하여 상기 기수 버퍼링 래치수단부로 입력되고, 상기 기수 버퍼링 래치수단부에 입력된 데이터는 상기 기수 출력 제어신호의 상기 제 1 클럭의 제2 에지에 응답하여 상기 기수 전단 래치부에 입력되는 것을 특징으로 하는 DDR 동기식 반도체 장치의 데이터 출력 회로.
둘 이상의 클럭에 걸쳐 일련의 데이터를 출력하는 동기식 반도체 장치의 데이터 출력 방법에 있어서,

(a) 입출력 센스앰프로부터 출력되는 데이터를 전단부 래치들 및 후단부 래치들에 병렬로 입력하는 단계;

(b) 상기 전단부 래치들에 저장되어 있는 데이터를 멀티플렉싱하여 출력하는 단계;

(c) 상기 후단부 래치들에 저장되어 있는 데이터를 소정의 버퍼링 래치수단을 통하여 상기 전단부 래치들에 입력하는 단계; 및

(d) 상기 버퍼링 래치수단을 통하여 상기 전단부 래치들에 입력된 데이터를 멀티플렉싱하여 출력하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 출력 방법.
제 16항에 있어서,

상기 (b) 단계에서 상기 전단부 래치들에 저장되어 있는 데이터의 출력은 두 클럭 싸이클로 이루어지는 출력 클럭의 첫 번째 클럭에 응답하여 이루어지고,

상기 (d) 단계에서 상기 버퍼링 래치수단을 통하여 상기 전단부 래치들에 입력된 데이터의 출력은 상기 출력 클럭의 두 번째 클럭에 응답하여 이루어지는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력 방법.