KR100481891B1 - 반도체 소자의 데이터 출력 회로 - Google Patents
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Abstract
본 발명은 반도체 소자의 데이터 출력 회로에 관한 것으로, 특히 SDRAM이나 DDR SDRAM에서 데이터 출력을 위한 회로의 단순화 및 칼럼 어드레스가 입력되고 나서 데이터가 출력하기까지의 시간을 단축할 수 있는 반도체 소자의 데이터 출력 회로를 제공한다.
Description
본 발명은 반도체 소자의 데이터 출력 회로에 관한 것으로, 특히 SDRAM이나 DDR SDRAM에 데이터 출력을 위한 회로의 단순화와 칼럼 어드레스(Colum Address)가 입력되고 나서 데이터(data)가 출력하기까지의 시간을 단축할 수 있는 고속 데이터 출력회로에 관한 것이다.
일반적으로 SDRAM이나 DDR SDRAM에 있어서 셀의 데이터는 멀티플렉서 (Multiplexer), 파이프 래치(Pipe latch), 출력스위치(Switch), 데이터 래치(Data latch), 레벨쉬프터(Level shifter)와 출력 버퍼(Output buffer)를 경유하여 외부로 출력된다.
도 1은 종래 기술에 따른 SDRAM이나 DDR SDRAM에 있어서 셀의 데이터를 데이터 패드로 출력하기 위한 블록도로서 다음과 같이 구성된다.
도 1을 참조하면, 셀 뱅크(100)와 데이터 패드(150) 사이에 데이터 출력부(400)를 이루고 있는 멀티 플렉서부(410), 파이프 래치부(420), 스위치부(430), 데이터 래치부(440), 레벨쉬프터부(450)와 출력 버퍼부(460)가 직렬로 연결된다. 멀티 플렉서부(410)에 뱅크 선택부(200)가 연결되고, 스위치 부(430)에 제어부(300)가 연결된다.
상술한 구조의 동작을 설명하면 다음과 같다. 데이터 출력부(400)는 뱅크 선택부(200)와 제어부(300)의 선택신호 및 제어 신호에 의해 셀 뱅크(100)의 데이터를 외부의 데이터 패드(150)로 전송한다.
먼저 셀 뱅크부(100)는 셀 뱅크 내의 증폭된 데이터 신호인, GIO(Global input output line)신호를 데이터 출력부(400)의 멀티 플렉서부(410)로 출력한다. 뱅크 선택부(200)는 외부에서 입력된 어드레스 신호에 의해 데이터 출력부(400)내의 멀티 플렉서부(410)로 입력되는 셀 뱅크부(100)의 입력을 선택한다. 출력 제어부(300)는 외부에서 입력된 외부 제어신호들에 의해 데이터출력부(400)내의 스위치부(430)를 제어한다.
셀 뱅크부(100)의 GIO신호, 뱅크 선택부(200)의 선택신호, 출력 제어부(300)의 제어신호를 입력받아 셀의 데이터를 외부 데이터 패드(150)로 전송하는 데이터 출력부(400)는 다음과 같이 구성된다.
멀티 플렉서부(410)는 뱅크 선택부(200)의 선택 신호에 의해 선택적으로 셀 뱅크부(100)의 출력인 GIO신호를 파이프 래치부(420)로 전송한다. 파이프 래치부(420)는 멀티 플렉서부(410)에 의해 선택되어진 신호를 래치한 후 스위치부(430)로 전송한다. 스위치부(430)는 제어부(300)의 제어신호에 의해 파이프 래치부(420)의 출력 신호를 데이터 래치부(440)로 전송한다. 데이터래치부(440)는 스위치부(430)의 출력신호를 래치한 후 레벨쉬프터부(450)로 전송한다. 레벨쉬프터부(450)는 데이터 래치부(440)의 출력신호의 전압을 외부의 데이터 패드(150)에서 사용할 수 있는 전압으로 변경한 다음 상기 레벨쉬프트된 신호를 출력 버퍼부(460)로 전송한다. 출력 버퍼부(460)는 레벨쉬프터부(450)의 출력을 입력받아 저장한 다음 데이터 패드(150)로 최종적인 셀의 데이터를 출력한다.
도 3은 종래 기술에 따른 데이터 출력부의 회로 구성도로서 다음과 같이 구성된다.
도 3을 참조하면, 멀티 플렉서부(410)는 셀 뱅크부(100)의 GIO신호를 전송하는 제 1 전송게이트(T1)와 제 1 인버터(I1)로 구성된다. 뱅크 선택부(200)에서 나오는 선택신호를 반전하는 제 1 인버터(I1)는 제 1 전송 게이트(T1)의 NMOS 트랜지스터의 게이트 단자에 접속된다. 제 1 전송 게이트(T1)의 PMOS 트랜지스터의 게이트 단자는 제 1 인버터(I1)의 입력단자(즉, 뱅크 선택부; 200)에 접속된다.
파이프 래치부(420)는 멀티 플렉서부(410)의 출력신호를 래치하는 제 2 및 제 3 인버터(I2 및 I3)로 구성된 제 1 래치(L1)와 상기의 래치된 신호를 분할 출력하는 제 4, 제 5 및 제 6 인버터(I4, I5 및 I6)로 구성된다. 제 2 및 제 3 인버터(I2 및 I3)로 구성된 제 1 래치(L1)는 제 1 전송게이트(T1)의 출력단과 제 1 노드(Q1)사이에 접속된다. 제 4 인버터(I4)는 제 1 노드(Q1)와 스위치부(430)의 제 1 입력단 사이에 접속된다. 제 5 및 제 6 인버터(I5 및 I6)는 제 1 노드(Q1)와 스위치부(430)의 제 2 입력단 사이에 직렬로 접속된다.
스위치부(430)는 제 4 인버터(I4)의 출력 신호를 제 2 래치(L2)의 입력단으로 전송하는 제 2 전송게이드(T2), 제 6 인버터(I6)의 출력 신호를 제 3 래치(L3)의 입력단으로 전송하는 제 3 전송게이트(T3)와 제 7 인버터(I7)로 구성된다. 제 7 인버터(I7)의 출력단은 제 2 및 제 3 전송게이트(T2 및 T3)의 NMOS 트랜지스터의 게이트 단자에 접속된다. 출력 제어부(300)에 연결된 제 7 인버터(I7)의 입력단은 제 2 및 제 3 전송게이트(T2 및 T3)의 PMOS 트랜지스터의 게이트 단자에 연결된다.
데이터 래치부(440)는 스위치부(430)의 출력을 각각 래치하기 위한 제 8 및 제 9 인버터(I8 및 I9)가 병렬로 접속되어 있는 제 2 래치(L2)와 제 10 및 제 11 인버터(I10 및 I11)가 병렬로 접속된 제 3 래치(L3)로 구성된다.
레벨쉬프터부(450)는 제 2 래치(L2)의 출력단과 제 15 인버터(I15)의 입력단에 접속된 제 1 레벨쉬프터(LS1)와 제 3 래치(L3)의 출력단과 제 17 인버터(I17)의 입력단에 접속된 제 2 레벨쉬프터(LS2)로 구성된다.
제 1 레벨쉬프터(LS1)는 제 12 인버터(I12), 제 1 및 제 2 NMOS트랜지스터(N1 및 N2)와 제 1 및 제 2 PMOS트랜지스터(P1 및 P2)로 구성된다. 제 12 인버터(I12)는 제 2 래치(L2)의 출력단과 제 2 NMOS트랜지스터(N2)의 드레인에 접속된다. 제 1 NMOS트랜지스터(N1)는 전원전압(Vcc)에 의해 구동되고 제 12 인버터(I12)의 입력단과 제 2 노드(Q2)에 접속된다. 제 2 NMOS트랜지스터(N2)는 전원전압(Vcc)에 의해 구동되고 제 12 인버터(I12)의 출력단과 제 3 노드(Q3)에 접속된다. 제 1 PMOS트랜지스터(P1)는 제 3 노드(Q3)에 의해 구동되고 전원전압(Vcc)과 제 2 노드(Q2)에 접속되고 하부기판이 전원전압(Vcc)에 접속된다. 제 2 PMOS트랜지스터(P2)는 제 2 노드(Q2)에 의해 구동되고 전원전압(Vcc)과 제 3 노드(Q3)에 접속되고 하부기판이 전원전압(Vcc)에 접속된다.
제 2 레벨쉬프터(LS2)는 제 13 인버터(I13), 제 3 및 제 4 NMOS트랜지스터(N3 및 N4)와 제 3 및 제 4 PMOS트랜지스터(P3 및 P4)로 구성된다. 제 13 인버터(I13)는 제 3 래치(L3)의 출력단과 제 4 NMOS트랜지스터(N4)의 드레인에 접속된다. 제 3 NMOS트랜지스터(N3)는 전원전압(Vcc)에 의해 구동되고 제 13 인버터(I13)의 입력단과 제 4 노드(Q4)에 접속된다. 제 4 NMOS트랜지스터(N4)는 전원전압(Vcc)에 의해 구동되고 제 13 인버터(I13)의 출력단과 제 5 노드(L5)에 접속된다. 제 3 PMOS트랜지스터(P3)는 제 5 노드(Q5)에 의해 구동되며 전원전압(Vcc)과 제 4 노드(Q4)에 접속되고 하부기판이 전원전압(Vcc)에 접속된다. 제 4 PMOS트랜지스터(P4)는 제 4 노드(Q4)에 의해 구동되며 전원전압(Vcc)과 제 5 노드(Q5)에 접속되고 하부기판이 전원전압(Vcc)에 접속된다.
출력 버퍼부(460)는 제 15 내지 제 18 인버터(I15 내지 I18), 제 5 PMOS트랜지스터(P5) 및 제 5 NMOS트랜지스터(N5)로 구성된다. 제 15 및 제 16 인버터(I15 및 I16)는 제 2 노드(Q2)와 제 5 PMOS트랜지스터(P5)의 게이트단자 사이에 직렬로 접속된다. 제 17 및 제 18 인버터(I17 및 I18)는 제 4 노드(Q4)와 제 5 NMOS트랜지스터(N5)의 게이트단자 사이에 직렬로 접속된다. 제 5 PMOS트랜지스터(N5)는 제 16 인버터(I16)에 의해 구동되고 전원전압(Vcc)과 제 6 노드(Q6)에 접속된다. 제 5 NMOS트랜지스터(N5)는 제 18 인버터(I18)에 의해 구동되고 접지전원(Vss)과 제 6 노드(Q6)에 접속된다.
상기와 같이 구성되는 종래의 데이터 출력부(400)의 회로 구동 방법을 상세히 설명한다.
먼저 셀(110)의 데이타가 로직 하이 상태의 신호일때를 살펴보면, 뱅크 선택부(200)의 선택신호에 의해 제 1 전송게이트(T1)를 활성화시켜 셀 뱅크부(100)의 출력인 하이 상태의 GIO 신호가 제 1 전송게이트(T1)를 통해 제 1 래치(L1)로 전송된다.
제 1 래치(L1)에 의해 래치된 로우 신호가 제 1 노드(Q1)에 인가된다. 제 1 노드(Q1)의 로우신호는 제 4 인버터(I4)에 의해 반전되어 제 2 전송게이트(T2)에 하이 신호가 제 5 및 제 6 인버터(I5 및 I6)에 의해 제 3 전송게이트(T3)에 로우 신호가 인가된다.
이때 제어부(300)의 클럭과 동기화된 제어 신호(POUT)에 의해 제 2 및 제 3 전송게이트(T2 및 T3)가 인에이블되어 제 4 인버터(I4)의 출력인 하이 신호가 제 2 래치(L2)에 인가되고 제 6 인버터(I6)의 출력인 로우 신호가 제 3 래치(L3)에 인가된다. 제 2 래치(L2)에 의해 래치된 로우신호가 제 1 레벨쉬프터(LS1)에 전송되고 제 3 래치(L3)에 의해 래치된 하이 신호가 제 2 레벨쉬프터(LS2)에 전송된다.
제 1 레벨쉬프터(LS1)에 전송된 로우신호는 제 1 NMOS트랜지스터(N1)에 의해 제 2 노드(Q2)에 인가되고 또한 제 12 인버터(I12)에 의해 반전된 하이신호가 제 2 NMOS트랜지스터(N2)를 통하여 제 3 노드(Q3)에 인가된다. 이때 제 2 노드(Q2)의 로우 신호에 의해 활성화된 제 2 PMOS트랜지스터(P2)에 의해 제 3 노드(Q3)의 하이신호는 전원전압(Vcc)으로 증폭된다.
제 2 레벨쉬프터(LS2)에 전송된 하이신호는 제 3 NMOS트랜지스터(N3)에 의해 제 4 노드(Q4)에 인가되고 제 13 인버터(I13)에 의해 반전된 로우신호가 제 4 NMOS트랜지스터(N4)를 통하여 제 5 노드(Q5)에 인가된다. 이때 제 5 노드(Q5)의 로우신호에 의해 활성화된 제 3 PMOS트랜지스터(P3)에 의해 제 3 노드(Q3)의 하이신호는 전원전압(Vcc)으로 증폭된다.
제 2 노드(Q2)의 하이 신호는 제 15 및 제 16 인버터(I15 및 I16)를 거쳐 제 5 PMOS트랜지스터(P5)를 비활성화 시키고, 제 4 노드(Q4)의 하이 신호는 제 17 및 제 18 인버터(I17 및 I18)를 거쳐 제 5 NMOS트랜지스터(N5)를 활성화 시킨다. 따라서 활성화된 제 5 NMOS트랜지스터(N5)에 의해 제 6 노드(Q6)에는 접지 전원(Vss)이 인가된다.
다음으로 셀(110)의 데이터가 로직 로우 상태의 신호일때는 로직 하이 상태의 신호일때와 반대의 동작을 하므로 생략하기로 한다.
일반적인 데이터 출력부(400)는 GIO신호가 상기의 멀티 플렉서부(410), 파이프 래치부(420), 스위치부(430), 데이터 래치부(440), 올드 레벨쉬프터부(450) 그리고 출력 버퍼부(460)를 지나 외부의 데이타 큐로 전달된다. 따라서 종래의 기술로는 출력 회로가 복잡해지고, 칼럼 어드레스가 입력되고 나서 데이터가 출력하기 까지 걸리는 시간인 tAA가 길어져 고속의 데이터 출력을 수행할 수 없다.
따라서, 본 발명은 상기의 문제를 해결하기 위한 것으로, 파이프 래치부와 데이터 래치부를 줄여 하나의 래치부를 사용하였고, 스위치회로를 레벨쉬프터부 안에 포함시켜 회로를 단순화 하여 칼럼 어드레스가 입력되고 나서 데이터가 출력하기 까지 걸리는 시간인 tAA를 단축 시켜 SDRAM이나 DDR SDRAM에서 고속의 데이터 출력을 수행하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명은 다수의 셀 뱅크를 포함하는 셀 뱅크부와, 상기 각 셀 뱅크 내에 선택된 데이터 신호를 멀티 플렉싱하는 멀티 플렉서부와, 상기 멀티 플렉서부의 출력신호를 래치하는 파이프 래치부와, 상기 셀 뱅크 내의 데이터 신호의 전압레벨을 쉬프트 하기 위해서, 제어신호에 의해 동작되며, 상기 파이프 래치부의 출력신호를 레벨쉬프트하고, 이를 래치하는 레벨쉬프터부 및 상기 레벨쉬프터부의 출력신호를 버퍼링하는 출력버퍼부를 포함하는 것을 특징으로 하는 반도체 소자의 데이터 출력 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 실시예에 따른 SDRAM이나 DDR SDRAM에 있어서 셀의 데이터신호를 데이터 패드로 출력하기 위한 블록도로서, 다음과 같이 구성된다.
도 2를 참조하면, 셀 뱅크부(500)와 데이터 패드(550) 사이에 데이터 출력부(800)를 이루고 있는 멀티 플렉서부(810), 파이프 래치부(820), 레벨쉬프터부(830)와 출력 버퍼부(840)가 직렬로 연결된다. 멀티 블렉서부(810)에 뱅크 선택부(820)가 연결되고, 레벨쉬프터부(830)에 출력 제어부(700)가 연결된다.
상기와 같은 구성을 갖는 본 발명의 셀의 데이터 신호를 데이터 패드로 출력하기 위한 블록도의 동작을 살펴보면 다음과 같다.
먼저 셀 뱅크부(500)는 셀에 저장 되어 있는 데이터 신호를 증폭하여 데이터 출력부(800) 내의 멀티 플렉서부(810)로 출력한다. 구체적으로, 셀 뱅크부(500) 내의 비트 라인 증폭부(bit line sense amplifier : BLSA)는 셀의 데이터를 감지하여 이를 1차 증폭하여 데이터 버스 증폭부(data bus sense amplifier : DBSA)로 출력한다. 데이터 버스 증폭부는 비트 라인 증폭부의 출력을 2차 증폭하여 출력신호인 GIO(Global input output line)신호를 데이터 출력부(800)의 멀티 플렉서부(810)로 출력한다.
뱅크 선택부(600)는 외부에서 입력된 어드레스 신호에 의해 데이터 출력부(800)로 입력되는 셀 뱅크부(500)의 입력을 제어한다. 즉, 외부의 어드레스 신호 및 버스트 랭스신호(burst length)를 입력받아 데이터 출력부(800) 내의 멀티 플렉서부(810)에 의해 멀티 플렉싱 되는 신호를 제어한다. 구체적으로, 외부의 어드레스 신호(External_address)를 입력받아 이를 래치시킨후 딜레이부로 전송한다. 딜레이부는 상기의 래치된 외부 어드레스 신호를 일정시간 딜레이 시킨후 GIO선택회로(gio selection circuit)부로 딜레이된 어드레스 신호를 출력한다. GIO선택회로부는 딜레이부의 출력인 어드레스 신호와과 외부에서 입력된 버스트 랭스신호(burst length ; x4, x8)를 입력받아 데이터 출력부(800)내의 멀티플렉서부(810)로 선택신호를 출력한다.
출력 제어부(700)는 외부에서 입력된 외부 제어신호들에 의해 데이터출력부(800)내의 레벨쉬프터부(830)를 제어한다. 구체적으로, 외부에서 입력된 제어신호들(/RAS, /CAS, /WE, /CS)을 감지하여 디코드된 신호(READ)를 제어신호 발생부로 전송한다. 제어신호 발생부는 상기 디코드된 제어신호와 클럭신호를 입력받아 클럭과 동기화된 제어신호를 데이터 출력부(800)내의 레벨쉬프터부(830)로 출력한다.
셀뱅크부(500)의 GIO신호, 뱅크 선택부(600)의 선택신호, 제어부(700)의 제어신호를 입력받아 셀의 데이터를 외부 데이터 패드로 전송하는 데이터 출력부(800)는 다음과 같이 동작한다.
멀티플렉서부(810)는 뱅크 선택부(600)의 선택 신호에 의해 선택적으로 셀 뱅크부(500)의 출력인 GIO신호를 멀티플렉싱 한다. 파이프 래치부(820)는 멀티플렉서부(810)에 의해 멀티플렉싱된 신호를 래치한다. 레벨쉬프터부(830)는 파이프 래치부(820)에 의해 래치된 신호의 전압을 외부의 데이터큐에서 사용할 수 있는 전압으로 레벨쉬프트한다. 출력버퍼부(840)는 레벨쉬프터부(830)의 출력을 버퍼링 한 후 외부 데이터큐로 최종적인 셀(510)의 데이터를 출력한다.
도 4는 본 발명에 따른 데이터 출력부의 회로 구성도로서, 다음과 같이 구성된다.
도 4를 참조하면, 멀티플렉서부(810)는 셀 뱅크부의 GIO신호를 전송하기위한 제 11 전송게이트(T11)와 제 21 인버터(I21)를 포함한다. 뱅크 선택부(600)에서 나오는 선택신호를 반전시키는 제 21 인버터(I21)는 제 11 전송 게이트(T11)의 NMOS 트랜지스터의 게이트 단자에 접속된다. 제 11 전송 게이트(T11)의 PMOS 트랜지스터의 게이트 단자는 제 21 인버터(I21)의 입력단자에 접속된다.
파이프 래치부(820)는 상기 멀티 플렉서부(810)의 출력 신호를 래치하기 위한 제 22 인버터(I22)와 제 23 인버터(I23)로 이루어진 제 11 래치(L11)를 포함한다. 제 22 및 제 23 인버터(I22 및 I23)로 구성된 제 11 래치(L11)는 제 11 전송게이트(T11)의 출력단과 제 11 노드(Q11)사이에 접속된다. 즉 제 22 인버터(I22)의 입력단과 제 23 인버터(I23)의 출력단은 제 11 전송게이트(T11)의 출력단에 접속되고 제 22 인버터(I22)의 출력단과 제 23 인버터(I23)의 입력단은 제 11 노드(Q11)에 접속된다.
레벨쉬프터부(830)는 입력된 신호의 전압의 레벨을 쉬프트 및 이를 래치하기 위해 제 11 노드(Q11)와 레벨쉬프터부(830)의 제 1 출력단 사이에 접속된 제 11 레벨쉬프터(LS11)와 상기 제 11 레벨 쉬프터(LS11)의 출력을 래치하는 제 12 래치(L12)를 포함한다. 또한 제 11 노드(Q11)와 레벨쉬프터부(830)의 제 2 출력단 사이에 접속된 제 12 레벨쉬프터(LS12)와 상기 제 12 레벨쉬프터(LS12)의 출력을 래치하는 제 13 래치(L13)를 포함한다.
제 11 레벨쉬프터(LS11)는 제 24, 제 26 및 제 27 인버터(I24, I26 및 I27), 제 11 내지 제 13 NMOS트랜지스터(N11 내지 M13) 그리고 제 11 및 제 12 PMOS트랜지스터(P11 및 P12)를 포함한다. 제 24 인버터(I24)는 제 11 노드(Q11)와 제 12 NMOS트랜지스터(N12)의 게이트에 접속된다. 제 12 NMOS트랜지스터(N12)는 제 24 인버터(I24)에 의해 구동되고 제 13 노드(Q13)와 제 14 노드(Q14)에 접속된다. 제 13 NMOS트랜지스터(N13)는 제어부(700)의 출력신호(POUT)에 의해 구동되고 제 13 노드(Q13)와 접지전원(Vss) 사이에 접속된다. 제 11 NMOS트랜지스터(N11)는 제 11 노드(Q11)에 의해 구동되고 제 12 노드(Q12)와 제 13 노드(Q13)에 접속된다. 제 11 PMOS트랜지스턴(P11)는 제 14 노드(Q14)에 의해 구동되고 전원전압(Vcc)과 제 12 노드(Q12)에 접속되며 하부기판이 전원전압(Vcc)에 접속된다. 제 12 PMOS트랜지스터(P12)는 제 12 노드(Q12)에 의해 구동되고 전원전압과 제 14 노드(Q14)에 접속되며 하부기판이 전원전압(Vcc)에 접속된다.
제 12 래치(L12)는 제 26 및 제 27 인버터(I26 및 I27)로 구성되어 제 12 노드(Q12)에 접속된다. 즉, 제 27 인버터(I27)의 입력단은 제 12 노드(Q12)에 접속되며 출력단은 제 26 인버터(I26)의 입력단에 접속되고, 제 26 인버터(I26)의 출력단은 제 12 노드(Q12)에 접속된다.
제 12 레벨쉬프터는 제 25, 제 28 및 제 29 인버터(I25, I28 및 I29), 제 14 내지 제 16 NMOS트랜지스터(N14 내지 N16) 그리고 제 13 및 제 14 PMOS트랜지스터(P13 및 P14)를 포함한다. 제 25 인버터(I25)는 제 11 노드(Q11)와 제 15 NMOS트랜지스터(N15)의 게이트 단자에 접속된다. 제 15 NMOS트랜지스터(N15)는 제 25 인버터(I25)에 의해 구동되고 제 17 노드(Q17)와 제 16 노드(Q16)에 접속된다. 제 16 NMOS트랜지스터(N16)는 제어부(700)의 출력신호(POUT)에 의해 구동되고 접지전원(Vss)에 접속된다. 제 14 NMOS트랜지스터(N14)는 제 11 노드(Q11)에 의해 구동되고 제 15 노드(Q15)와 제 16 노드(Q16)에 접속된다. 제 13 PMOS트랜지스터(P13)는 제 17 노드(Q17)에 의해 구동되고 전원전압(Vcc)과 제 15 노드(Q15)에 접속되며 하부기판이 전원전압(Vcc)에 접속된다. 제 14 PMOS트랜지스터(P14)는 제 15 노드(Q15)에 의해 구동되고 전원전압(Vcc)과 제 17 노드(Q17)에 접속되며 하부기판이 전원전압에 접속된다.
제 13 래치(L13)는 제 28 및 제 29 인버터(I28 및 I29)로 구성된 제 15 노드(Q15)와 제 2 출력단 사이에 접속된다.
제 13 래치(L13)는 제 28 및 제 29 인버터(I28 및 I29)로 구성되어 제 15 노드(Q15)에 접속된다. 즉, 제 29 인버터(I29)의 입력단은 제 15 노드(Q15)에 접속되며 출력단은 제 28 인버터(I28)의 입력단에 접속되고, 제 28 인버터(I28)의 출력단은 제 15 노드(Q15)에 접속된다.
출력 버퍼부(840)는 입력신호를 버퍼링 한 후 출력하기 위한 제 30 내지 제 33 인버터(I30 내지 I33), 제 15 PMOS트랜지스터(P15)와 제 17 NMOS트랜지스터(N17)로 구성된다. 제 30 및 제 31 인버터(I30 및 I31)는 제 12 노드(Q12)와 제 15 PMOS트랜지스터(P15)의 게이트 단자에 직렬로 접속된다. 제 15 PMOS트랜지스터(P15)는 제 31 인버터(I31)에 의해 구동되고 전원전압(Vcc)과 제 20 노드(Q20)에 접속된다. 제 32 및 제 33 인버터(I32 및 I33)는 제 15 노드(Q15)와 제 17 NMOS트랜지스터(N17)의 게이트 단자에 직렬로 접속된다. 제 17 NMOS트랜지스터(N17)는 제 33 인버터(I33)에 의해 구동되고 제 20 노드(Q20)와 접지전원(Vss)에 접속된다.
상기와 같이 구성되는 본 발명의 데이터 출력부의 회로 구동 방법을 상세히 설명하면 다음과 같다.
먼저 셀 뱅크부(500)의 출력 데이터가 로직 하이 상태의 신호일때를 살펴보면, 뱅크 선택부(600)의 선택신호에 의해 제 11 전송게이트(T11)를 활성화시켜 셀 뱅크부(500)의 출력인 하이 상태의 GIO 신호가 제 11 전송게이트(T11)를 통해 제 11 래치(L11)로 전송된다. 이때, 다수의 멀티 플렉서부로 구성되거나 단일 멀티 플렉서부로 구성되어, 다수의 신호를 멀티 플랙싱 하거나 단일 신호를 멀티 플랙싱 한다. 제 11 래치(L11)에 의해 래치된 로우신호가 제 11 노드(Q11)에 인가된다.
제 11 노드(Q11)에 인가된 로우 신호는 제 11 NMOS트랜지스터(N11)를 비 활성화시키고, 제 24 인버터(I24)에 의해 반전되어 제 12 NMOS트랜지스터(N12)를 활성화시킨다. 또한 제 14 NMOS트랜지스터(N14)를 비 활성화 시키고, 제 25 인버터(I25)에 의해 반전되어 제 15 NMOS트랜지스터(N15)를 활성화 시킨다. 이때 제어부(700)의 클럭과 동기화된 제어신호(POUT)는 제 13 및 제 16 NMOS트랜지스터(N13 및 N16)를 활성화 시킨다.
이로써, 활성화된 제 13 및 제 12 NMOS트랜지스터(N13 및 N12)에 의해 제 14 노드(Q14)에 로직상태가 로우인 접지전원(Vss)이 인가되고, 활성화된 제 16 및 제 15 NMOS트랜지스터(N16 및 N15)에 의해 제 17 노드(Q17)에 로직상태가 로우인 접지전원(Vss)이 인가된다. 제 14 노드(Q14)의 로우신호에 의해 제 11 PMOS트랜지스터(P11)가 활성화되어 제 12 노드(Q12)에 로직 상태가 하이인 전원전압(Vcc)이 인가되고 제 17 노드(Q17)의 로우신호에 의해 제 13 PMOS트랜지스터(P13)가 활성화되어 제 15 노드(Q15)에 로직 상태가 하이인 전원전압(Vcc)이 인가된다.
제 12 노드(Q12)의 하이신호가 제 30 및 제 31 인버터(I30 및 I31)를 거쳐 제 18 노드(Q18)에 인가되어 제 15 PMOS트랜지스터(P15)를 비 활성화 시킨다. 또한, 제 15 노드(Q15)의 하이신호가 제 32 및 제 33 인버터(I32 및 I33)를 거쳐 제 19 노드(Q19)에 인가되어 제 17 NMOS트랜지스터(N17)를 활성화 시킨다.
따라서 활성화된 제 17 NMOS트랜지스터(N17)에 의해 제 20 노드(Q20)에 로직 상태가 로우인 접지전원(Vss)이 인가된다.
셀 뱅크부(500)의 출력 데이터가 로직 로우 상태의 신호일때를 살펴보면, 뱅크 선택부(600)의 선택신호에 의해 제 11 전송게이트(T11)를 활성화시켜 셀 뱅크부(500)의 출력인 로우 상태의 GIO 신호가 제 11 전송게이트(T11)를 통해 제 11 래치(L11)로 전송된다. 이때, 다수의 멀티 플렉서부로 구성되거나 단일 멀티 플렉서부로 구성되어, 다수의 신호를 멀티 플랙싱 하거나 단일 신호를 멀티 플랙싱 한다. 제 11 래치(L11)에 의해 래치된 하이신호가 제 11 노드(Q11)에 인가된다. 이때 제어부(700)의 클럭과 동기화된 제어신호(POUT)는 제 13 및 제 16 NMOS트랜지스터(N13 및 N16)를 활성화 시키고 제 11 노드(Q11)에 인가된 하이신호는 제 11 및 제 14 NMOS트랜지스터(N11 및 N14)를 활성화 시킨다.
제 12 노드(Q12)에는 활성화된 제 11 및 제 13 NMOS트랜지스터(N11 및 N13)에 의해 로직 로우상태인 접지전원(Vss)이 인가되고, 제 15 노드(Q15)에는 활성화된 제 14 및 제 16 NMOS트랜지스터(N14 및 N16)에 의해 로직 로우상태인 접지전원(Vss)이 인가된다. 제 12 노드(Q12)의 로우신호는 제 30 및 제 31 인버터(I30 및 I31)를 거쳐 제 18 노드(Q18)에 인가되어 제 15 PMOS트랜지스터(P15)를 활성화 시킨다. 또한 제 15 노드(Q15)의 로우신호 제 32 및 제 33 인버터(I32 및 I33)를 거쳐 제 19 노드(Q19)에 인가되어 제 17 NMOS트랜지스터(N17)를 비활성화 시킨다. 제 20 노드(Q20)에는 활성화된 제 15 PMOS트랜지스터(P15)에 의해 로직 상태가 하이인 전원전압(Vcc)이 인가된다.
상기와 같이 데이터 패드의 입력단으로 하이 신호를 출력하기 위해서는 제 18 및 제 19 노드(Q18 및 Q19)가 로우 상태를 유지하여 제 15 PMOS트랜지스터(P15)가 활성화 되고, 제 17 NMOS트랜지스터(N17)가 비활성화 되어야 한다. 하지만, 동시에 제 15 PMOS트랜지스터(P15)와 제 17 NMOS트랜지스터(N17)가 활성화 되는 구간이 발생하면 다이렉트 전류가 흐르게된다.
또한 데이터 패드의 입력단으로 로우 시그널을 출력하기 위해서는 제 18 및 제 19 노드(Q18 및 N19)가 하이 상태를 유지하여 제 15 PMOS트랜지스터(P15)가 비활성화 되고, 제 17 NMOS트랜지스터(N17)가 활성화 되어야 한다. 이 또한 제 18 노드(Q18)가 먼저 하이가 되고 난 다음에 제 19 노드(Q19)가 하이가 되어야 다이렉트 전류 흐르지 않는다.
도 5는 본 발명에 따른 제 18 및 제 19 노드의 타이밍 블럭도이다.
도 5를 참조하면, 상기의 다이렉트 전류를 방지하기 위해서 레벨쉬프터부(83)내의 제 11 PMOS트랜지스터(P11)의 드라이빙 능력이 제 12 및 제 13 PMOS트랜지스터(P12 및 P13)의 드라이빙 능력보다 좋게하여 제18 및 19 노드(Q18 및 Q19) 상의 타이밍을 조절한다. 또한 반도체 메모리의 내부에서 사용하는 전압과 반도체 메모리의 외부에서 사용하는 전압이 같은 레벨일 경우에도 상기의 레벨쉬프터부(83)를 사용하여 타이밍을 조정할 수 있다.
따라서, 신호가 로우에서 하이로 변할때, 제 13 PMOS트랜지스터(P13)에 의한 변화보다 제 11 PMOS트랜지스터(P11)의 변화가 먼저 일어나게 된다. 이로 인해 제 18노드(Q18)가 제 19 노드(Q19)보다 먼저 하이 상태로 바뀌어진다. 또한 신호가 하이에서 로우로 변할때, 제 11 PMOS트랜지스터(P11)의 변화보다 제 13 PMOS트랜지스터(P13)의 변화가 먼저 일어나게 된다. 이로 인해 제 19노드(Q19)가 제 18 노드(Q18)보다 먼저 로우 상태로 바뀌어진다.
이와 같은 본 발명에 의한 고속 데이터 출력 회로는 기존의 데이터 출력 회로상의 데이터래치부와 스위치부의 기능을 레벨쉬프터부에 포함시킴으로써 SDRAM이나 DDR SDRAM의 출력 회로를 단순화 할 수 있다.
또한 출력회로를 단순화하여 tAA시간을 단축함으로써 고속의 읽기 동작이 가능하다.
도 1은 종래 기술에 따른 SDRAM이나 DDR SDRAM에 있어서 셀의 데이터를 데이터 패드로 출력하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 SDRAM이나 DDR SDRAM에 있어서 셀의 데이터신호를 데이터 패드로 출력하기 위한 블록도이다.
도 3은 종래 기술에 따른 데이터 출력부의 회로 구성도이다.
도 4는 본 발명에 따른 데이터 출력부의 회로 구성도이다.
도 5는 본 발명에 따른 제 17 및 제 18 노드의 타이밍 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 500 : 셀 뱅크부 200, 600 : 뱅크 선택부
300, 700 : 출력 제어부 400, 800 : 데이터 출력부
110, 510 : 셀 120, 520 : 비트 라인 증폭기
130, 530 : 데이터 버스 증폭기 150, 550 : 데이터 패드
410, 810 : 멀티 플랙서부 420, 820 : 파이프 래치부
430 : 스위치부 440 : 데이터 래치부
450, 830 : 레벨쉬프터부 460, 840 : 출력 버퍼부
Claims (7)
- 다수의 셀 뱅크를 포함하는 셀 뱅크부;상기 각 셀 뱅크 내에 선택된 데이터 신호를 멀티 플렉싱하는 멀티 플렉서부;상기 멀티 플렉서부의 출력신호를 래치하는 파이프 래치부;제어 신호에 따라 상기 파이프 래치부의 출력신호를 레벨쉬프트하여 두개의 쉬프트 신호를 서로 다른 타이밍에 발생시키고 이를 래치하는 레벨쉬프터부; 및상기 두개의 쉬프트 신호에 따라 상기 데이터 신호를 출력하는 출력버퍼부를 포함하며,상기 출력 버퍼부에서 전원전압 단자와 접지 단자 사이에 직렬로 접속된 트랜지스터들이 상기 두개의 쉬프트 신호에 의해 서로 다른 타이밍에 턴온되어 상기 전원전압 단자로부터 상기 접지 단자로 다이렉트 전류가 흐르는 것을 방지할 수 있는 반도체 소자의 데이터 출력 회로.
- 제 1 항에 있어서,상기 멀티플렉서부를 제어하여 멀티플렉싱되는 상기 셀 뱅크의 데이터를 선택하기 위한 뱅크 선택부를 더 포함하는 것을 특징으로 하는 반도체 소자의 데이터 출력 회로.
- 제 1 항에 있어서,상기 레벨쉬프터부를 제어하는 상기 제어신호를 출력하는 출력 제어부를 더 포함하는 것을 특징으로 하는 반도체 소자의 데이터 출력 회로.
- 제 1 항에 있어서, 상기 멀티플렉서부는,상기 셀 뱅크부의 출력을 전송하는 NMOS 및 PMOS트랜지스터로 구성된 전송게이트; 및상기 NMOS 및 PMOS 트랜지스터 각각의 게이트 단자 사이에 접속되어 상기 뱅크 선택부의 출력을 반전하는 인버터를 포함하는 것을 특징으로 하는 반도체 소자의 고속 데이터 출력회로.
- 제 1 항에 있어서, 상기 레벨쉬프터부는,상기 제어신호에 의해 동작되며, 상기 파이프 래치부의 출력신호에 따라 전원전압 또는 접지전압을 출력하여 상기 출력버퍼부의 출력신호를 상기 전원전압으로 제어하기 위한 제 1 레벨쉬프터;상기 제 1 레벨쉬프터의 출력을 래치하기 위한 제 1 래치;상기 제어신호에 의해 동작되며, 상기 파이프 래치부의 출력신호에 따라 전원전압 또는 접지전압을 상기 제 1 레벨쉬프터와 다른 타이밍에 출력하여 상기 출력버퍼부의 출력신호를 접지전압으로 제어하기 위한 제 2 레벨쉬프터; 및상기 제 2 레벨쉬프터의 출력을 래치하기 위한 제 2 래치를 포함하는 것을 특징으로 하는 반도체 소자의 데이터 출력 회로.
- 제 5 항에 있어서, 상기 제 1 및 제 2 레벨쉬프터 각각은,상기 전원전압과 제 1 노드 사이에 접속되며 게이트 단자가 제 2 노드에 접속되는 제 1 PMOS 트랜지스터;상기 전원전압과 상기 제 2 노드 사이에 접속되며 게이트 단자가 상기 제 1 노드에 접속되는 제 2 PMOS 트랜지스터;상기 제 1 노드와 제 3 노드 사이에 접속되며 게이트 단자가 상기 파이프 래치부에 접속되는 제 1 NMOS 트랜지스터;상기 제 2 노드와 상기 제 3 노드 사이에 접속되는 제 2 NMOS 트랜지스터;상기 파이프 래치부와 상기 제 2 NMOS 트랜지스터의 게이트 단자 사이에 접속되는 제 1 인버터; 및상기 제 3 노드와 접지전압 사이에 접속되며 상기 제어신호에 의해 구동되는 제 3 NMOS 트랜지터를 포함하는 것을 특징으로 하는 반도체 소자의 데이터 출력 회로.
- 제 1항에 있어서, 상기 출력 버퍼부는,상기 전원전압과 상기 접지전압 사이에 직렬로 연결된 제 1 PMOS트랜지스터 및 제 1 NMOS트랜지스터;상기 레벨쉬프터부의 일 출력과 상기 제 1 PMOS 트랜지스터의 게이트 단자에 접속된 제 1 및 제 2 인버터; 및상기 레벨쉬프터부의 다른 일 출력과 상기 제 1 NMOS 트랜지스터의 게이트 단자에 접속된 제 3 및 제 4 인버터를 포함하는 것을 특징으로 하는 반도체 소자의 데이터 출력 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0042142A KR100481891B1 (ko) | 2002-07-18 | 2002-07-18 | 반도체 소자의 데이터 출력 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0042142A KR100481891B1 (ko) | 2002-07-18 | 2002-07-18 | 반도체 소자의 데이터 출력 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040008503A KR20040008503A (ko) | 2004-01-31 |
| KR100481891B1 true KR100481891B1 (ko) | 2005-04-13 |
Family
ID=37317562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0042142A KR100481891B1 (ko) | 2002-07-18 | 2002-07-18 | 반도체 소자의 데이터 출력 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100481891B1 (ko) |
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