KR100564548B1

KR100564548B1 - 반도체 메모리장치의 입출력 제어용 멀티플렉서

Info

Publication number: KR100564548B1
Application number: KR1019990016349A
Authority: KR
Inventors: 최성욱; 신충선
Original assignee: 삼성전자주식회사
Priority date: 1999-05-07
Filing date: 1999-05-07
Publication date: 2006-03-29
Also published as: KR20000073200A

Abstract

본 발명은 반도체 메모리 장치의 입출력 제어용 멀티플렉서에 관한 것이다. 본 발명은 데이터 입출력 모드 신호와 제1 입력 제어 신호를 입력하고 상기 데이터 입출력 모드 신호가 인에이블되면 상기 제1 입력 제어 신호에 응답하여 제1 출력 제어 신호를 발생하는 제1 스위칭 회로, 데이터 입출력 모드 신호와 제2 입력 제어 신호를 입력하고 상기 데이터 입출력 모드 신호가 디세이블되면 상기 제2 입력 제어 신호에 응답하여 상기 제1 출력 제어 신호를 발생하는 제2 스위칭 회로, 상기 제2 입력 제어 신호를 입력하고 상기 제2 입력 제어 신호에 응답하여 상기 제2 출력 제어 신호를 발생하는 제3 스위칭 회로, 및 상기 제3 스위칭 회로에 연결되며 상기 제1 입력 제어 신호를 입력하고 상기 제1 입력 제어 신호에 관계없이 항상 오프 상태로 유지되는 제4 스위칭 회로를 구비함으로써 반도체 메모리 장치의 입출력 데이터의 셋업 타임 및 홀드 타임의 손실이 방지된다.

Description

반도체 메모리 장치의 입출력 제어용 멀티플렉서{Input/Output Control Multiplexer for Semiconductor Memory Device}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 반도체 메모리 장치의 내부 회로롤 개략적으로 도시한 블록도.

도 2는 상기 도 1에 도시된 입출력 제어용 멀티플렉서를 종래 기술에 따라 도시한 회로도.

도 3은 상기 도 2에 도시된 신호들의 파형도이다.

도 4는 상기 도 1에 도시된 입출력 제어용 멀티플렉서를 본 발명의 바람직한 실시예에 따라 도시한 회로도.

도 5는 상기 도 4에 도시된 신호들의 파형도이다.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입출력 제어용 멀티플렉서에 관한 것이다.

도 1에 일반적인 반도체 메모리 장치의 개략적인 블록도가 도시되어있다. 도 1을 참조하면, 제1 내지 제4 입력 버퍼들(111∼114), 제1 및 제2 입력 래취들(131, 132), 입출력 제어용 멀티플렉서(121), 제1 내지 제2 출력 래취들(141, 142) 및 제1 및 제2 출력 버퍼들(151, 152)을 구비한다.

제1 및 제2 입력 버퍼들(111, 112)은 각각 외부로부터 입력되는 제1 및 제2 입력 데이터(Din1, Din2)의 전압 레벨을 반도체 메모리 장치(101)의 내부에 적합한 전압 레벨로 변환한다. 제3 및 제4 입력 버퍼들(113, 114)은 각각 외부로부터 입력되는 제1 및 제2 입력 제어 신호들(IN_L, IN_U)을 반도체 메모리 장치(101)의 내부에 적합한 전압 레벨로 변환한다. 입출력 제어용 멀티플렉서(121)는 데이터 입출력 모드 신호(PX)에 의해 제어되어 제3 및 제4 입력 버퍼들(113, 114)로부터 각각 출력되는 제1 및 제2 입력 제어 신호들(IN_L, IN_U)을 멀티플렉싱(multiplexing)하여 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)을 출력한다. 제1 입력 래취(131)는 제1 입력 버퍼(111)로부터 출력되는 제1 입력 데이터(Din1)를 홀딩(holding)하고 입출력 제어용 멀티플렉서(121)로부터 출력되는 제1 출력 제어 신호(OUT_L)에 응답하여 제1 입력 데이터(PDin1)를 출력한다. 제2 입력 래취(132)는 제2 입력 버퍼(112)로부터 출력되는 제2 입력 데이터(Din2)를 홀딩하고 제2 출력 제어 신호(OUT_U)에 응답하여 제2 입력 데이터(PDin2)를 출력한다.

제1 출력 래취(141)는 반도체 메모리 장치(101)의 내부로부터 출력되는 제1 출력 데이터(Dout1)를 홀딩하고 입출력 제어용 멀티플렉서(121)로부터 출력되는 제1 출력 제어 신호(OUT_L)에 응답하여 제1 출력 데이터(Dout1)를 출력한다. 제2 출력 래취(142)는 반도체 메모리 장치(101)의 내부로부터 출력되는 제2 출력 데이터(Dout2)를 홀딩하고 제2 출력 제어 신호(OUT_U)에 응답하여 제2 출력 데이터(Dout2)를 출력한다. 제1 및 제2 출력 버퍼들(151, 152)은 각각 제1 및 제2 출력 래취들(141, 142)로부터 출력되는 제1 및 제2 출력 데이터(Dout1, Dout2)의 전압 레벨을 반도체 메모리 장치(101)에 연결되는 외부 시스템에 적합한 전압 레벨로 변환하여 데이터(DQ1, DQ2)로써 출력한다.

도 2를 참조하면, 종래의 입출력 제어용 멀티플렉서(121)는 인버터들(211∼215) 및 제1 및 제2 전송 게이트들(221, 222)을 구비하고 제1 및 제2 입력 제어 신호들(IN_L, IN_U)과 데이터 입출력 모드 신호(PX)를 입력하고 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)을 출력한다. 데이터 입출력 모드 신호(PX)에 의해 반도체 메모리 장치(101)의 데이터 입출력 모드가 달라진다. 예컨대, 데이터 입출력 모드 신호(PX)가 논리 하이(logic high)이면 ×16 모드이고, 논리 로우(low)이면 ×8모드이다.

데이터 입출력 모드 신호(PX)가 논리 하이이면 제1 전송 게이트(221)는 온(on)되고 제2 전송 게이트(222)는 오프(off)된다. 따라서, 제1 입력 제어 신호(IN_L)는 인버터(211), 전송 게이트(221) 및 인버터(214)를 통과하여 제1 출력 제어 신호(OUT_L)로써 출력되고, 제2 입력 제어 신호(IN_U)는 인버터들(213, 215)을 통과하여 제2 출력 제어 신호(OUT_U)로써 출력된다. 이 때, 도 3에 도시된 바와 같이 제2 출력 제어 신호(OUT_U)에는 기본적인 지연 시간(tc)만 포함되지만, 제1 출력 제어 신호(OUT_L)에는 기본적인 지연 시간(tc) 외에도 제1 전송 게이트(221) 에 의한 지연 시간(ta1)이 추가로 포함되어 제1 출력 제어 신호(OUT_L)의 출력 시간은 제2 출력 제어 신호(OUT_U)보다 늦다.

데이터 입출력 모드 신호(PX)가 논리 로우이면 제1 전송 게이트(221)는 오프되고 제2 전송 게이트(222)는 온된다. 따라서, 제1 입력 제어 신호(IN_L)는 차단되고, 제2 입력 제어 신호(IN_U)는 인버터(213), 전송 게이트(222) 및 인버터(214)를 통과하여 제1 출력 제어 신호(OUT_L)로써 출력되고, 제2 입력 제어 신호(IN_U)는 인버터들(213, 215)을 통과하여 제2 출력 제어 신호(OUT_U)로써 출력된다. 이와 같이, 데이터 입출력 모드 신호(PX)가 논리 로우일 경우, 제2 입력 제어 신호(IN_U)가 구동하는 게이트의 갯수가 데이터 입출력 모드 신호(PX)가 논리 하이일 경우의 제1 출력 제어 신호(OUT_L)의 경우보다 한 개 더 늘어나게 되므로 도 3에 도시된 지연 시간(tb)만큼 제2 출력 제어 신호(OUT_U)의 출력 시간이 더 늦어진다. 제1 출력 제어 신호(OUT_L)는 제2 출력 제어 신호(PUT_U)보다 제2 전송 게이트(222)에 의한 지연 시간(ta2)만큼 더 늦게 출력된다.

상술한 바와 같이 종래 기술에 따르면, 데이터 입출력 모드에 따라 예컨대, ×8 모드인가 아니면 ×16모드인가에 따라 제1 및 제2 입력 제어 신호들(IN_L, IN_U)의 입출력 제어용 멀티플렉서(121) 내에서의 통로가 달라지기 때문에 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)의 출력 시간이 달라진다. 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)의 출력 시간이 다르면, 반도체 메모리 장치(101)의 입출력 데이터의 셋업 타임(Set-Up Time) 및 홀드 타임(Hold Time)에 손실이 발생한다.

본 발명이 이루고자하는 기술적 과제는 데이터 입출력 모드에 관계없이 출력 제어 신호들의 출력 시간이 동일한 반도체 메모리 장치의 입출력 제어용 멀티플렉서를 제공하는 것이다.

상기 기술적 과제를 이루기 위하여 본 발명은,

데이터 입출력 모드 신호와 제1 입력 제어 신호를 입력하고 상기 데이터 입출력 모드 신호가 인에이블되면 상기 제1 입력 제어 신호에 응답하여 제1 출력 제어 신호를 발생하는 제1 스위칭 회로, 데이터 입출력 모드 신호와 제2 입력 제어 신호를 입력하고 상기 데이터 입출력 모드 신호가 디세이블되면 상기 제2 입력 제어 신호에 응답하여 상기 제1 출력 제어 신호를 발생하는 제2 스위칭 회로, 상기 제2 입력 제어 신호를 입력하고 상기 제2 입력 제어 신호에 응답하여 상기 제2 출력 제어 신호를 발생하는 제3 스위칭 회로, 및 상기 제3 스위칭 회로에 연결되며 상기 제1 입력 제어 신호를 입력하고 상기 제1 입력 제어 신호에 관계없이 항상 오프 상태로 유지되는 제4 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 제어용 멀티플렉서를 제공한다.

바람직하기는, 상기 제4 스위칭 회로는 상기 제1 입력 제어 신호와 제2 입력 제어 신호가 구동하는 부하를 같게 한다.

바람직하기는 또한, 상기 제1 내지 제3 스위칭 회로들은 전원 전압과 접지 전압 사이에 직렬로 연결된 다수개의 모스 트랜지스터들을 구비한다.

상기 본 발명에 의하여 반도체 메모리 장치에 입출력되는 데이터의 셋업 타 임 및 홀드 타임의 손실이 방지된다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 입출력 제어용 멀티플렉서(401)는 제1 내지 제4 스위칭 회로들(411∼414)과 인버터들(421∼423)을 구비한다. 입출력 제어용 멀티플렉서(401)는 제1 및 제2 입력 제어 신호(IN_L, IN_U)들과 데이터 입출력 모드 신호(PX)를 입력하고 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)을 출력한다. 데이터 입출력 모드 신호(PX)에 의해 반도체 메모리 장치(101)의 데이터 입출력 모드가 달라진다. 예컨대, 데이터 입출력 모드 신호(PX)가 논리 하이이면 ×16 모드이고, 논리 로우이면 ×8모드이다. 데이터 입출력 모드 신호(PX)는 ×4, ×32 및 그 이상의 데이터 입출력 모드를 구분하는데 이용될 수도 있다.

제1 스위칭 회로(411)는 PMOS 트랜지스터들(431, 432)과 NMOS 트랜지스터들(451, 452)을 구비하고, 제1 입력 제어 신호(IN_L)와 데이터 입출력 모드 신호(PX)를 입력한다. 제1 입력 제어 신호(IN_L)는 PMOS 트랜지스터(431)의 게이트와 NMOS 트랜지스터(452)의 게이트에 인가되고, 데이터 입출력 모드 신호(PX)는 NMOS 트랜지스터(451)의 게이트에 인가되고 인버터(421)를 통하여 PMOS 트랜지스터(432)의 게이트에 인가된다. 데이터 입출력 모드 신호(PX)가 논리 로우로써 디세이블(disable)되면 PMOS 트랜지스터(432)와 NMOS 트랜지스터(451)가 오프(off)되므로 제1 입력 제어 신호(IN_L)는 차단되어 제1 스위칭 회로(411)로부터는 제1 출력 제어 신호(OUT_L)가 출력되지 않는다. 데이터 입출력 모드 신호(PX)가 논리 하이로 인에이블(enable)되면 PMOS 트랜지스터(432)와 NMOS 트랜지스터(451)가 온(on)된다. 이 때, 제1 입력 제어 신호(IN_L)가 논리 하이로써 인에이블되면 NMOS 트랜지스터(452)가 온되어 노드(N1)는 접지 전압(Vss) 레벨로 낮아지게 되므로 인버터(422)의 출력은 논리 하이로 된다. 따라서, 제1 출력 제어 신호(OUT_L)는 논리 하이로써 출력된다. 제1 입력 제어 신호(IN_L)가 논리 로우로써 디세이블되면 PMOS 트랜지스터(431)가 온되어 노드(N1)는 전원 전압(Vcc) 레벨로 높아지게 되므로 인버터(422)의 출력은 논리 로우로 된다. 따라서, 이 때는 제1 출력 제어 신호(OUT_L)는 논리 로우로써 출력된다.

제2 스위칭 회로(412)는 PMOS 트랜지스터들(433, 434)과 NMOS 트랜지스터들(453, 454)을 구비하고, 제2 입력 제어 신호(IN_U)와 데이터 입출력 모드 신호(PX)를 입력한다. 제2 입력 제어 신호(IN_U)는 PMOS 트랜지스터(433)의 게이트와 NMOS 트랜지스터(454)의 게이트에 인가되고, 데이터 입출력 모드 신호(PX)는 PMOS 트랜지스터(434)의 게이트에 인가되고 인버터(421)를 통하여 NMOS 트랜지스터(453)의 게이트에 인가된다. 제3 스위칭 회로(413)는 PMOS 트랜지스터들(435, 436)과 NMOS 트랜지스터들(455, 456)을 구비하고, 제2 입력 제어 신호(IN_U)를 입력한다. 제2 입력 제어 신호(IN_U)는 PMOS 트랜지스터(435)의 게이트와 NMOS 트랜지스터(456)의 게이트에 인가된다. PMOS 트랜지스터(436)의 게이트에는 접지 전압(Vss)이 인가되고 NMOS 트랜지스터(455)의 게이트에는 전원 전압(Vcc)이 인가되므로 PMOS 트랜지스터(436)와 NMOS 트랜지스터(455)는 전원 전압(Vcc)이 인가되는 한 온 상태로 유지된다.

데이터 입출력 모드 신호(PX)가 논리 하이로 되면 PMOS 트랜지스터(434)와 NMOS 트랜지스터(453)가 오프되므로 제2 입력 제어 신호(IN_U)에 관계없이 제2 스위칭 회로(412)로부터 제1 출력 제어 신호(OUT_U)가 출력되지 않는다. 데이터 입출력 모드 신호(PX)가 논리 로우로 되면 PMOS 트랜지스터(434)와 NMOS 트랜지스터(453)가 온된다. 이 때, 제2 입력 제어 신호(IN_U)가 논리 하이로 되면 NMOS 트랜지스터들(454, 456)이 온되어 노드들(N2, N3)은 접지 전압(Vss) 레벨로 낮아지게 되므로 인버터들(422, 423)의 출력들은 모두 논리 하이로 된다. 따라서, 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)은 논리 하이로써 출력된다. 제2 입력 제어 신호(IN_U)가 논리 로우로 되면 PMOS 트랜지스터들(433, 435)이 온되어 노드들(N2, N3)은 전원 전압 레벨(Vcc)로 높아지게 되므로 인버터들(422, 423)의 출력들은 논리 로우로 된다. 따라서, 이 때는 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)은 논리 로우로써 출력된다.

제4 스위칭 회로(414)는 PMOS 트랜지스터들(437, 438)과 NMOS 트랜지스터들(457, 458)을 구비하고, 제1 입력 제어 신호(IN_L)를 입력한다. 제1 입력 제어 신호(IN_L)는 PMOS 트랜지스터(437)의 게이트와 NMOS 트랜지스터(458)의 게이트에 인가된다. 제3 스위칭 회로(413)의 노드(N3)에 제4 스위칭 회로(414)의 노드(N4)가 연결된다. PMOS 트랜지스터(438)의 게이트에는 전원 전압(Vcc)이 인가되고 NMOS 트랜지스터(457)의 게이트에는 접지 전압(Vss)이 인가된다. 따라서, PMOS 트랜지스터(438)와 NMOS 트랜지스터(457)는 항상 오프 상태로 유지된다. PMOS 트랜지스터(438)와 NMOS 트랜지스터(457)가 항상 오프 상태이므로 제4 스위칭 회로(414)는 제1 입력 제어 신호(IN_L)에 관계없이 항상 오프 상태이다. 제4 스위칭 회로(414)는 제1 입력 제어 신호(IN_L)와 제2 입력 제어 신호(IN_U)가 구동하는 부하를 같게 하기 위하여 사용된다.

이와 같이 본 발명의 입출력 제어용 멀티플렉서(401)에서는 데이터 입출력 모드 신호(PX)가 논리 하이로써 인에이블되면 예컨대, ×16 모드이면 제1 입력 제어 신호(IN_L)는 제1 스위칭 회로(411)를 통과하고, 제2 입력 제어 신호(IN_U)는 제3 스위칭 회로(413)를 통과한다. 데이터 입출력 모드 신호(PX)가 논리 로우로써 디세이블되면 예컨대, ×8 모드이면 제1 입력 제어 신호(IN_L)는 차단되지만 제2 입력 제어 신호(IN_U)는 제2 및 제3 스위칭 회로들(412, 413)을 통과한다. 따라서, 도 5에 도시된 바와 같이, 데이터 입출력 모드에 관계없이 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)의 출력 시간은 제1 및 제2 입력 제어 신호들(IN_L, IN_U)에 비해 기본적인 지연 시간(td)만큼만 지연되며 그 출력 시간은 동일하다.

본 발명에 따른 입출력 제어용 멀티플렉서(401)는 듀얼 데이터 레이트(Dual Data Rate; DDR) 동기식 디램 반도체 장치에 적용될 경우 그 효과가 매우 크다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사 용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 제1 및 제2 입력 제어 신호들(IN_L, IN_U)은 데이터 입출력 모드에 관계없이 그 통로가 동일한 수의 모스 트랜지스터들을 통과하기 때문에 제1 및 제2 출력 제어 신호들(OUT_L, OUT_U)의 출력 시간이 동일하게 되며 그에 따라 반도체 메모리 장치(101)의 입출력 데이터의 셋업 타임 및 홀드 타임은 손실을 받지 않는다.

Claims

데이터 입출력 모드 신호와 제1 입력 제어 신호를 입력하고 상기 데이터 입출력 모드 신호가 인에이블되면 상기 제1 입력 제어 신호에 응답하여 제1 출력 제어 신호를 발생하는 제1 스위칭 회로;

데이터 입출력 모드 신호와 제2 입력 제어 신호를 입력하고 상기 데이터 입출력 모드 신호가 디세이블되면 상기 제2 입력 제어 신호에 응답하여 상기 제1 출력 제어 신호를 발생하는 제2 스위칭 회로;

상기 제2 입력 제어 신호를 입력하고 상기 제2 입력 제어 신호에 응답하여 상기 제2 출력 제어 신호를 발생하는 제3 스위칭 회로; 및

상기 제3 스위칭 회로에 연결되며 상기 제1 입력 제어 신호를 입력하고 상기 제1 입력 제어 신호에 관계없이 항상 오프 상태로 유지되는 제4 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 제어용 멀티플렉서.
제1항에 있어서, 상기 제4 스위칭 회로는 상기 제1 입력 제어 신호와 제2 입력 제어 신호가 구동하는 부하를 같게 하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 제어용 멀티플렉서.
제1항에 있어서, 상기 제1 내지 제3 스위칭 회로들은 전원 전압과 접지 전압 사이에 직렬로 연결된 다수개의 모스 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 제어용 멀티플렉서.