KR100382555B1 - 반도체 메모리 소자의 데이터 입출력 장치 - Google Patents

반도체 메모리 소자의 데이터 입출력 장치 Download PDF

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Abstract

본 발명은 데이터의 입출력 크기를 선택적으로 변경할 수 있도록 하여 확장된 응용 범위 및 제어의 용이성을 확보할 수 있도록한 반도체 메모리 소자의 데이터 입출력 장치에 관한 것으로, 테스트 어드레스의 상위 비트를 제 1 제어 신호에 의해 디코딩하여 제 1 인에이블 신호를 출력하는 프리 디코더;테스트 어드레스의 하위 비트를 제 2,3 제어 신호에 의해 디코딩하여 제 2 인에이블 신호를 출력하는 디코더;상기 제 1 인에이블 신호에 의해 n개의 입출력 라인을 선택적으로 1차 on/off하는 스위칭 블록들 그리고 상기 제 2,3 인에이블 신호에 의해 1차 on/off된 입출력 라인을 선택적으로 2차 on/off하는 다른 스위칭 블록들을 포함하고 n개의 신호들을 n/m(m=1,2,4,8,...., 여기서, n≠m 그리고 n＞m)개의 신호들로 다중화하여 출력하는 입출력 MUX부를 포함하여 구성된다.

Description

반도체 메모리 소자의 데이터 입출력 장치{Data input/output unit of semiconductor memory device}
본 발명은 반도체 메모리에 관한 것으로, 특히 데이터의 입출력 크기를 선택적으로 변경할 수 있도록 하여 확장된 응용 범위 및 제어의 용이성을 확보할 수 있도록한 반도체 메모리 소자의 데이터 입출력 장치에 관한 것이다.
일반적으로 반도체 메모리 장치를 테스트하는 시간을 줄임으로써 테스트 비용을 줄이려는 시도가 이루어지고 있는데, 특히 데이터 입출력 채널이 한정된 테스트 장비에서 한번에 보다 많은 수의 반도체 메모리 장치를 테스트하기 위해서는 반도체 메모리 장치의 데이터 입출력 채널의 수의 조정이 필요하다.
종래 기술에서는 광역의 데이터 입출력 폭(Wide IO Width)을 갖는 DRAM 디바이스는 테스트 동작에서 테스트 장비가 허용하는 X32 IO Width 이하의 구조로 다중화(Multiplexing)되어야 한다.
따라서 설계 과정에서 요구되는 MUX는 X1024 IO의 경우 5단의 MUX를, X512 IO의 경우 4단의 MUX를 사용하여 출력되는 입출력 폭을 X32로 고정시킨후 테스트 과정을 진행한다.
이와 같은 종래 기술의 반도체 메모리의 데이터 입출력 장치는 다음과 같은 문제가 있다.
다단의 MUX를 통한 테스트는 동작 주파수의 저속화와 입출력 신호의 전송 손실, 노이즈 내성의 감소등을 유발한다.
이는 디바이스 동작에 관한 테스트의 신뢰성을 저하시키는 주요 원인이된다.
또한, 각 디바이스별로 요구되는 다양한 입출력 폭을 모두 다 충족시킬 수 없으므로 각 디바이스별로 각각의 입출력 MUX를 설계 제작하여야 한다.
이는 제품 개발 소요 시간과 비용을 증가시키는 원인이된다.
본 발명은 이와 같은 종래 기술의 반도체 메모리의 데이터 입출력 장치의 문제를 해결하기 위한 것으로, 데이터의 입출력 크기를 선택적으로 변경할 수 있도록 하여 확장된 응용 범위 및 제어의 용이성을 확보할 수 있도록한 반도체 메모리 소자의 데이터 입출력 장치를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 데이터 입출력 장치의 구성 블록도
도 2는 본 발명에 따른 입출력 제어 신호 및 테스트 어드레스의 구성을 나타낸 테이블
도 3은 본 발명에 따른 입출력 MUX부의 상세 구성도
도 4는 본 발명에 따른 프리 디코더부의 상세 구성도
도 5는 본 발명에 따른 디코더부의 상세 구성도
도 6은 본 발명의 데이터 입출력 장치를 와이드 입출력 DRAM에 적용하는 경우의 구성도
도 7은 인버터 및 트랜스미션 게이트를 사용하여 구성한 입출력 MUX부의 구성도
도면의 주요 부분에 대한 부호의 설명
11. 입출력 MUX부 12. 디코더
13. 프리 디코더
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 데이터 입출력 장치는 테스트 어드레스의 상위 비트를 제 1 제어 신호에 의해 디코딩하여 제 1 인에이블 신호를 출력하는 프리 디코더;테스트 어드레스의 하위 비트를 제 2,3 제어 신호에 의해 디코딩하여 제 2 인에이블 신호를 출력하는 디코더;상기 제 1 인에이블 신호에 의해 n개의 입출력 라인을 선택적으로 1차 on/off하는 스위칭 블록들 그리고 상기 제 2,3 인에이블 신호에 의해 1차 on/off된 입출력 라인을 선택적으로 2차 on/off하는 다른 스위칭 블록들을 포함하고 n개의 신호들을 n/m(m=1,2,4,8,...., 여기서, n≠m 그리고 n＞m)개의 신호들로 다중화하여 출력하는 입출력 MUX부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자의 데이터 입출력 장치에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 데이터 입출력 장치의 구성 블록도이고, 도 2는 본 발명에 따른 입출력 제어 신호 및 테스트 어드레스의 구성을 나타낸 테이블이다.
본 발명의 데이터 입출력 장치의 IO_MUX 구조는 디바이스의 IO Width를 X1024에서 X32에 이르는 wide IO 및 narrow IO의 다양한 사용자의 요구에 따라 제어할 수 있도록 구성되어 디바이스 개발에서 필요로 하는 다양한 IO width를 설계 변경 단계를 거치지 않고 용이하게 구현할 수 있다.
즉, 본 발명의 입출력 MUX부는 GMOS 또는 NMOS를 이용한 스위칭을 통하여 X32 입출력 폭을 X1 입출력 폭으로 다중화하는 과정에서의 전송 손실을 최소화할 수 있도록 구성한 것이다.
도 1은 X32 입출력 신호를 제 1,2,3 제어 신호(CNTL_A,B,C)를 이용하여 디코더를 통하여 x32,x16,x8,x4,x1으로 선택적으로 변경할 수 있도록한 자동 설정(auto configurable) IO MUX의 구성을 나타낸 것이다.
그 구성은 크게 제어 신호(CNTL_A)에 의해 테스트 어드레스(TA[0:2])를 디코딩하여 입출력 MUX부(11)로 인에이블 신호를 출력하는 프리 디코더(12)와, 제어 신호(CNTL_B)(CNTL_C)에 의해 테스트 어드레스(TA[3:4])를 디코딩하여 입출력 MUX부(11)로 인에이블 신호를 출력하는 디코더(13)와, X32 입출력 신호를 제어 신호(CNTL_A,B,C)에 의한 제 1,2 인에이블 신호에 의해 x32,x16,x8,x4,x1으로 선택적으로 변경하여 입출력하는 입출력 MUX부(11)로 구성된다.
도 2는 3 비트 입력 제어 신호(CNTL_A)(CNTL_B)(CNTL_C) 및 입출력 MUX부(11)를 통한 입출력 폭과 테스트 입출력 어드레스 TA[0:4]의 관계를 나타낸것이다.
제어 신호(CNTL_A)(CNTL_B)(CNTL_C)를 조합하여 x32 입출력 폭을 유저가 원하는 입출력 폭으로 다중화하고 이 과정에서 사용되는 테스트 어드레스(TA[0:4])를 나타낸 것으로, 크게 x32,x16,x8의 광역 모드(Wide Mode)와 x4,x2,x1의 협역 모드(Narrow Mode)로 구분되어진다.
그리고 본 발명에 따른 입출력 MUX부의 상세 구성은 다음과 같다.
도 3은 본 발명에 따른 입출력 MUX부의 상세 구성도이다.
도 3에서와 같이, X32의 입출력(IO 0),(IO 1),(IO 2),...(IO 30),(IO 31) 데이터를 프리 디코더(13)에서 출력되는 제 1 인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 선택적으로 on/off되는 복수개의 GMOS 또는 NMOS 트랜지스터가 구비된다.
여기서, 인에이블 신호(TOT1T2)에 의해 입출력 데이터(IO 0)(IO 8)(IO 16)(IO 24)가 선택적으로 스위칭된다.
그리고 인에이블 신호(TOT1T2b)에 의해 입출력 데이터(IO 1)(IO 9)(IO 17)(IO 25)가 선택적으로 스위칭된다.
이와 같이 방식으로 하나의 인에이블 신호에 의해 4개의 스위칭 트랜지스터가 on/off된다.
즉, 프리 디코더(13)에서 출력되는 인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 입출력 데이터(IO 0 ~ IO 7)를 스위칭하는 제 1 스위칭 블록(31), 인에이블신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 입출력 데이터(IO 8 ~ IO 15)를 스위칭하는 제 2 스위칭 블록(32), 인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 입출력 데이터(IO 16 ~ IO 23)를 스위칭하는 제 3 스위칭 블록(33), 인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 입출력 데이터(IO 24 ~ IO 31)를 스위칭하는 제 4 스위칭 블록(34)을 포함한다.
그리고 이와 같이 프리 디코더의 인에이블 신호에 의해 on/off된 데이터는 다시 디코더(12)의 인에이블 신호(T3T4)(T3T4b)(T3bT4)(T3bT4b)에 의해 각각 on/off되는 32개의 GMOS 또는 NMOS 트랜지스터들이 구성된다.
여기서, 인에이블 신호(T3T4)에 의해 제 5 스위칭 블록(35)의 트랜지스터들이 제어되어 입출력 데이터(IO 0 ~ IO7)를, 인에이블 신호(T3T4b)에 의해 제 6 스위칭 블록(36)의 트랜지스터들이 제어되어 입출력 데이터(IO 8 ~ IO 15)를, 인에이블 신호(T3bT4)에 의해 제 7 스위칭 블록(37)의 트랜지스터들이 제어되어 입출력 데이터(IO 16 ~ IO 23)를, 인에이블 신호(T3bT4b)에 의해 제 8 스위칭 블록(38)의 트랜지스터들이 제어되어 입출력 데이터(IO 24 ~ IO 31)가 선택적으로 on/off된다.
그리고 인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)를 출력하는 프리 디코더(13)의 상세 구성은 다음과 같다.
도 4는 본 발명에 따른 프리 디코더부의 상세 구성도이다.
먼저, 복수개의 인버터가 대응 구성되어 각각 테스트 어드레스(T0)(T1)(T2)를 반전 출력하는 테스트 어드레스 반전 출력부(41)와, 테스트 어드레스(T0)(T1)(T2)를 입력으로 하여 NAND 연산하여 출력하는 제 1 NAND 게이트, 반전된 테스트 어드레스(T2)와 반전되지 않은 테스트 어드레스(T0)(T1)을 NAND 연산하는 제 2 NAND 게이트, 반전된 테스트 어드레스(T1)와 반전되지 않은 테스트 어드레스(T0)(T2)을 NAND 연산하는 제 3 NAND 게이트, 반전된 테스트 어드레스(T1)(T2)와 반전되지 않은 테스트 어드레스(T0)를 NAND 연산하는 제 4 NAND 게이트, 반전된 테스트 어드레스(T0)와 반전되지 않은 테스트 어드레스(T1)(T2)을 NAND 연산하는 제 5 NAND 게이트, 반전된 테스트 어드레스(T0)(T2)와 반전되지 않은 테스트 어드레스(T1)을 NAND 연산하는 제 6 NAND 게이트,반전된 테스트 어드레스(T0)(T1)와 반전되지 않은 테스트 어드레스(T2)을 NAND 연산하는 제 7 NAND 게이트,반전된 테스트 어드레스(T0(T1)(T2)를 NAND 연산하는 제 8 NAND 게이트로 구성되는 제 1 테스트 어드레스 연산부(42)와, 제어 신호(CNTL_A) 및 제 1 테스트 어드레스 연산부(42)의 각각의 제 1 내지 제 8 NAND 게이트의 출력 신호를 연산하여 출력하는 제 9,10,11,12,13,14,15,16 NAND 게이트로 이루어진 제 2 테스트 어드레스 연산부(43)와, 상기 제 2 테스트 어드레스 연산부(43)의 출력 신호를 버퍼링하여 각각 인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)를 출력하는 제 1,2,3,4,5,6,7,8 버퍼들로 이루어진 인에이블 신호 출력부(44)로 구성된다.
그리고 인에이블 신호(T3T4), (T3T4b), (T3bT4), (T3bT4b)를 출력하는 디코더부(12)의 상세 구성은 다음과 같다.
도 5는 본 발명에 따른 디코더부의 상세 구성도이다.
먼저, 복수개의 인버터가 대응 구성되어 각각 테스트 어드레스(T3)(T4)(T2)를 반전 출력하는 테스트 어드레스 반전 출력부(51)와, 테스트 어드레스(T3)(T4)를 입력으로 하여 NAND 연산하여 출력하는 제 1 NAND 게이트, 반전된 테스트 어드레스(T4)와 반전되지 않은 테스트 어드레스(T3)를 NAND 연산하는 제 2 NAND 게이트, 반전된 테스트 어드레스(T3)와 반전되지 않은 테스트 어드레스(T4)를 NAND 연산하는 제 3 NAND 게이트, 반전된 테스트 어드레스(T3)(T4)를 NAND 연산하는 제 4 NAND 게이트로 이루어진 제 1 테스트 어드레스 연산부(52)와, 상기 제 1 테스트 어드레스 연산부(52)의 제 1,2,3,4 NAND 게이트의 출력 신호 및 제어 신호(CNTL_B)를 입력으로 하여 각각 연산 출력하는 제 5,6,7,8 NAND 게이트들로 이루어진 제 2 테스트 어드레스 연산부(53)와, 상기 제 2 테스트 어드레스 연산부(53)의 출력 신호를 버퍼링하는 제 1,2,3,4 버퍼들로 이루어진 테스트 어드레스 출력 버퍼(54)와, 상기 각각의 제 2,3, 버퍼들의 출력 신호 및 제어 신호(CNTL_C)를 입력으로 하여 NAND 연산하여 출력하는 제 9,10 NAND 게이트로 이루어진 제 3 테스트 어드레스 연산부(55)와, 상기 제 9,10 NAND 게이트의 출력 신호를 반전하여 인에이블 신호(T3T4b)(T3bT4)를 출력하는 인에이블 신호 출력부(56)로 구성된다.
여기서, 제 1,4 버퍼에서 각각 제 2 인에이블 신호(T3T4)(T3bT4b)를 출력한다.
상기한 본 발명의 실시예는 3 비트 입력 신호(CNTL_A)(CNTL_B)(CNTL_C)와 입출력 MUX부(11)를 통한 입출력 폭의 선택적 변경을 위한 구성을 나타낸 것이다.
이와 같은 본 발명에 따른 입출력 MUX부를 이용한 데이터 폭 변경에 의한 데이터 입출력 동작은 다음과 같다.
먼저, 광대역 모드는 제어 신호(CNTL_A)가 Low인 경우인데, 프리 디코더(12)가 디져블되어 프리 디코더에 의한 디코딩 동작이 필요하지 않아 TA[0:2]는 관계되는 않는 상태이고 8개의 신호가 모두 인에이블되어 x32 IO 라인이 모두 스위칭 ON된다.
따라서, 이 모드에서는 입력되어지는 X32 IO 신호가 다중화되지 않고 전달되어 디코더(13)에 의해서만 다중화되어 x32,x16,x8의 IO 폭을 갖게된다.
그리고 협대역 모드(Narrow Mode)의 경우에는 CNTL_A가 High인 경우이다.
이 경우에는 프리 디코더(12)에서 테스트 어드레스 TA[0:2]가 디코딩되어 1개의 신호가 인에이블된다.
x32 IO 신호 라인중에서 x4 IO 신호 라인이 스위치 ON되어 1차적으로 다중화되어 전송되고 2차적으로 CNTL_B, CNTL_C에 의해 제어되는 디코더에 의해서 TA[3:4]가 디코딩된다.
TA[3:4]가 디코딩되는 것에 의해 x4,x2,x1의 IO 폭을 갖도록 다중화된다.
이와 같은 본 발명에 따른 입출력 폭 변경 동작을 각각의 입출력 폭 별로 설명하면 다음과 같다.
먼저, 협대역 입출력 폭의 경우에는 다음과 같다.
첫번째로 x1일 경우에는 도 2의 테이블에서 보면 CNTL_A,CNTL_B,CNTL_C는 모두 High이고, TA[0:4]는 5 비트는 모두 인에이블된다.
이 경우 먼저, 프리 디코더(13)가 정상적으로 동작하여 IO 어드레스인 TA[0:2]가 디코딩되어 하나의 신호 라인이 인에이블되어 입출력 MUX부(11)에서 32개의 IO 라인중에서 4개의 IO 라인이 스위치 on된다.
예를들어, T0T1T2 = 000일 경우 T0bT1bT2b가 인에이블되어 IO #7,#15,#23,#31이 스위치 on된다.
다음으로 디코더(12)는 CNTL_B,CNTL_C가 High이므로 4개의 신호 라인중에서 디코딩되어진 하나의 신호 라인이 인에이블되어진다.
예를들어, T3T4 = 00일 경우 T3bT4b가 인에이블되어 IO #31이 스위치 on된다.
그리고 x2의 경우에는 CNTL_A는 High이고, CNTL_B,CNTL_C는 Low이고, 이 경우에는 프리 디코더(13)의 동작은 x1과 일치하지만, 디코더(12)는 2개의 신호 라인(T3T4)(T3bT4b)이 인에이블된다.
따라서, IO #7,#31이 스위치 on된다.
그리고 x4인 경우에는 CNTL_A,CNTL_C는 High이고, CNTL_B는 Low이므로 이 경우는 디코더(12)가 디져블되어 TA[3:4]가 디코딩되지 않고 4개의 신호 라인이 모두 인에이블된다. 따라서, IO #7, #15, #23, #31이 스위치 on된다.
그리고 협대역 입출력 폭의 경우는 다음과 같다.
공통적으로 CNTL_A는 Low이어서 프리 디코더(13)는 디져블되어 TA[0:2]는 관련없는 상태로되어 디코딩 동작은 이루어지지 않고 8개의 신호 라인이 모두 인에이블된다.
따라서, 입출력 MUX부(11)의 32개의 IO 라인이 모두 스위치 on되어 1차적인 다중화없이 전달된다.
이후의 동작은 디코더(12)가 협대역 모드에서와 같이 CNTL_B,CNTL_C의 제어에 의해 TA[3:4]를 디코딩하는 것에 의해 각 신호 라인을 1개,2개,4개를 인에이블시켜 IO 라인을 각각 x8,x16,x32으로 출력시킬 수 있다.
이와 같이 동작하는 본 발명에 따른 입출력 MUX는 도 6에서와 같이 x1024의 입출력 폭을 갖는 메모리 디바이스와 모듈화하여 구성하면 IO 폭을 x1024이외에도 x512,x256,x128,x64,x32의 IO를 부가적으로 구성할 수 있다.
이는 메모리 디바이스를 보다 더 효율적으로 다양한 범위의 응용이 가능한 제품으로 사용할 수 있으며 테스트시 요구되는 별도의 IO_MUX 블록의 비용을 설계 단계에서 제거할 수 있다.
그리고 도 7은 인버터 및 트랜스미션 게이트를 사용하여 구성한 입출력 MUX부의 구성도이다.
본 발명의 입출력 MUX부의 스위칭 수단을 GMOS 또는 NMOS 트랜지스터를 사용하여 구성하는것 대신에 트랜스미션 게이트를 사용하여 구성한 것이다.
이는 입출력 라인 신호의 전압 손실을 최소화하기 위한 것이다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 데이터 입출력 장치는 다음과 같은 효과가 있다.
첫째, 다양한 입출력 폭으로 변경하는 것이 가능하여 메모리 디바이스의 응용 범위 및 적용성을 높이는 효과가 있다.
둘째, 다단계 다중화 과정을 생략하고 디코더를 사용한 디코딩 신호를 이용하므로써 신호의 전송 손실을 줄일 수 있다.
셋째, 입출력 폭을 유저가 제어하는 것이 용이하다.
넷째, 테스트 과정에서 입출력 폭의 변경이 용이하여 다양한 테스트가 가능하도록 하는 효과가 있다.
다섯째, 입출력 MUX를 테스트 과정에서 추가하거나 제거할 수 있는 독립적인 블럭으로 사용할 수 있으므로 디바이스의 개발 비용 및 시간을 효과적으로 줄일 수 있다.

Claims (7)

  1. 테스트 어드레스의 상위 비트를 제 1 제어 신호에 의해 디코딩하여 제 1 인에이블 신호를 출력하는 프리 디코더;
    테스트 어드레스의 하위 비트를 제 2,3 제어 신호에 의해 디코딩하여 제 2 인에이블 신호를 출력하는 디코더;
    상기 제 1 인에이블 신호에 의해 n개의 입출력 라인을 선택적으로 1차 on/off하는 스위칭 블록들 그리고 상기 제 2,3 인에이블 신호에 의해 1차 on/off된 입출력 라인을 선택적으로 2차 on/off하는 다른 스위칭 블록들을 포함하고 n개의 신호들을 n/m(m=1,2,4,8,...., 여기서, n≠m 그리고 n＞m)개의 신호들로 다중화하여 출력하는 입출력 MUX부를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입출력 장치.
  2. 제 1 항에 있어서, n이 X32일 경우에 입출력 MUX부는 프리 디코더에서 출력되는 인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 입출력 데이터(IO 0 ~ IO 7)를 스위칭하는 제 1 스위칭 블록,
    인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 입출력 데이터(IO 8 ~ IO 15)를 스위칭하는 제 2 스위칭 블록,
    인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 입출력 데이터(IO 16 ~ IO 23)를 스위칭하는 제 3 스위칭 블록,
    인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)에 의해 입출력 데이터(IO 24 ~ IO 31)를 스위칭하는 제 4 스위칭 블록과,
    디코더의 인에이블 신호(T3T4)에 의해 입출력 데이터(IO 0 ~ IO7)를 선택적으로 스위칭하는 제 5 스위칭 블록,
    인에이블 신호(T3T4b)에 의해 입출력 데이터(IO 8 ~ IO 15)를 선택적으로 스위칭하는 제 6 스위칭 블록,
    인에이블 신호(T3bT4)에 의해 입출력 데이터(IO 16 ~ IO 23)를 선택적으로 스위칭하는 제 7 스위칭 블록,
    인에이블 신호(T3bT4b)에 의해 입출력 데이터(IO 24 ~ IO 31)선택적으로 스위칭하는 제 8 스위칭 블록을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입출력 장치.
  3. 제 2 항에 있어서, 각각의 스위칭 블록은 입출력 라인에 각각 대응하는 GMOS 트랜지스터 또는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입출력 장치
  4. 제 1 항 또는 제 2 항에 있어서, 프리 디코더부는 복수개의 인버터가 대응 구성되어 각각 테스트 어드레스(T0)(T1)(T2)를 반전 출력하는 테스트 어드레스 반전 출력부와,
    테스트 어드레스(T0)(T1)(T2)와 반전된 테스트 어드레스의 조합에서 서로 다른 상태의 3 입력값을 각각 갖고 NAND 연산하여 출력하는 제 1 내지 제 8 NAND 게이트로 구성되는 제 1 테스트 어드레스 연산부와,
    제어 신호(CNTL_A) 및 제 1 테스트 어드레스 연산부의 각각의 제 1 내지 제 8 NAND 게이트의 출력 신호를 연산하여 출력하는 제 9,10,11,12,13,14,15,16 NAND 게이트로 이루어진 제 2 테스트 어드레스 연산부와,
    상기 제 2 테스트 어드레스 연산부의 출력 신호를 버퍼링하여 각각 인에이블 신호(TOT1T2), (T0T1T2b), (T0T1bT2), (T0T1bT2b), (T0bT1T2), (T0bT1T2b), (T0bT1bT2), (T0bT1bT2b)를 출력하는 제 1,2,3,4,5,6,7,8 버퍼들로 이루어진 인에이블 신호 출력부로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입출력 장치.
  5. 제 4 항에 있어서, 제 1 테스트 어드레스 연산부는 테스트 어드레스(T0)(T1)(T2)를 입력으로 하여 NAND 연산하여 출력하는 제 1 NAND 게이트,
    반전된 테스트 어드레스(T2)와 반전되지 않은 테스트 어드레스(T0)(T1)을 NAND 연산하는 제 2 NAND 게이트,
    반전된 테스트 어드레스(T1)와 반전되지 않은 테스트 어드레스(T0)(T2)을NAND 연산하는 제 3 NAND 게이트,
    반전된 테스트 어드레스(T1)(T2)와 반전되지 않은 테스트 어드레스(T0)를 NAND 연산하는 제 4 NAND 게이트,
    반전된 테스트 어드레스(T0)와 반전되지 않은 테스트 어드레스(T1)(T2)을 NAND 연산하는 제 5 NAND 게이트,
    반전된 테스트 어드레스(T0)(T2)와 반전되지 않은 테스트 어드레스(T1)을 NAND 연산하는 제 6 NAND 게이트,
    반전된 테스트 어드레스(T0)(T1)와 반전되지 않은 테스트 어드레스(T2)을 NAND 연산하는 제 7 NAND 게이트,
    반전된 테스트 어드레스(T0(T1)(T2)를 NAND 연산하는 제 8 NAND 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입출력 장치.
  6. 제 1 항 또는 제 2 항에 있어서, 디코더부는 복수개의 인버터가 대응 구성되어 각각 테스트 어드레스(T3)(T4)(T2)를 반전 출력하는 테스트 어드레스 반전 출력부와,
    테스트 어드레스(T3)(T4)를 입력으로 하여 NAND 연산하여 출력하는 제 1 NAND 게이트, 반전된 테스트 어드레스(T4)와 반전되지 않은 테스트 어드레스(T3)를 NAND 연산하는 제 2 NAND 게이트, 반전된 테스트 어드레스(T3)와 반전되지 않은 테스트 어드레스(T4)를 NAND 연산하는 제 3 NAND 게이트, 반전된 테스트 어드레스(T3)(T4)를 NAND 연산하는 제 4 NAND 게이트로 이루어진 제 1 테스트 어드레스 연산부와,
    상기 제 1 테스트 어드레스 연산부의 제 1,2,3,4 NAND 게이트의 출력 신호 및 제어 신호(CNTL_B)를 입력으로 하여 각각 연산 출력하는 제 5,6,7,8 NAND 게이트들로 이루어진 제 2 테스트 어드레스 연산부와,
    상기 제 2 테스트 어드레스 연산부의 출력 신호를 버퍼링하는 제 1,2,3,4 버퍼들로 이루어진 테스트 어드레스 출력 버퍼와,
    상기 각각의 제 2,3, 버퍼들의 출력 신호 및 제어 신호(CNTL_C)를 입력으로 하여 NAND 연산하여 출력하는 제 9,10 NAND 게이트로 이루어진 제 3 테스트 어드레스 연산부와,
    상기 제 9,10 NAND 게이트의 출력 신호를 반전하여 인에이블 신호(T3T4b)(T3bT4)를 출력하는 인에이블 신호 출력부로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입출력 장치.
  7. 제 6 항에 있어서, 제 1,4 버퍼에서 각각 제 2 인에이블 신호(T3T4)(T3bT4b)를 출력하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입출력 장치.
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