KR100344760B1 - 반도체 메모리의 출력 버퍼 회로 - Google Patents

Abstract

본 발명은 번인 모드(Burn-In Mode)에서 출력 버퍼를 통해 과도한 전류가 흐르게 되므로써 야기되는 전력선상의 노이즈를 방지하여 회로의 불필요한 오동작을 막고, 또한 번인 보드(Burn-In Board)에 과도한 전류가 흐르지 않도록 함으로써 능률적인 번인 시험이 수행되도록 하는 반도체 메모리의 출력 버퍼 회로에 관한 것이다.

이를 위해, 본 발명의 출력 버퍼 회로는 메모리로부터 입력받은 데이터 신호의 논리 값에 대응하는 제1 및 제2 제어신호를 출력하는 출력 제어부와; 이 출력 제어부에서 출력된 제1 및 제2 제어신호의 논리 값에 따라 번인 모드인 경우 서로 교대로 버퍼링 동작하고, 일반 모드인 경우는 동시에 버퍼링 동작하는 제1 및 제2 버퍼부를 포함하여 이루어지며,

이에 따라, 일반 모드에서는 정상적인 출력 버퍼의 동작특성을 그대로 유지하는 동시에, 번인 모드에서는 버퍼링시 회로를 통하여 흐르는 과도한 전류를 줄일 수 있는 효과가 있다.

Description

반도체 메모리의 출력 버퍼 회로{Output buffer circuit of Semiconductor Memory}

본 발명은 반도체 메모리의 출력 버퍼 회로에 관한 것으로, 특히 메모리 칩(chip)의 초기 불량 검사/제거를 위해 실행하는 번인 모드(Burn-In Mode)에서 출력 버퍼를 통해 과도한 전류가 흐르게 되므로써 야기되는 전력선(Power Line) 상의 노이즈를 방지하여 회로의 불필요한 오동작을 막고, 또한 번인 보드(Burn-In Board)에 과도한 전류가 흐르지 않도록 함으로써 능률적인 번인 시험이 수행되도록한 출력 버퍼 회로에 관한 것이다.

일반적으로, 번인 테스트는 반도체 칩의 동작특성과 성능, 불량 유무 등을 체크하기위해 수행되는 시험으로, 적정 동작전압 보다 과도한 전압과 온도에서 소자(Device)의 동작을 시험하게 된다.

도1은 종래의 반도체 메모리의 출력 버퍼 회로를 도시한 회로도이다.

종래의 출력 버퍼 회로는 메모리로부터 입력받은 데이터 신호(DOUT)의 논리 값에 대응하는 제1 및 제2 제어신호(D1,D2)를 출력하는 출력 제어부(1)와; 이 출력 제어부(1)에서 출력된 제1 및 제2 제어신호(D1,D2)의 논리 값에 따라 버퍼링 동작하여 "하이" 또는 "로우" 레벨의 전압신호를 출력(I/O)하는 버퍼부(2)로 이루어진다.

종래 기술의 출력 제어부(1)는 일반적으로, 출력 인에이블 신호(OE)의 논리 레벨에 따라 그 출력을 제어할 수 있도록 이루어진다.

즉, 도1에 도시된 바와 같이, 출력 인에이블 신호(OE)가 "로우"인 경우는, 데이터 신호(DOUT)의 논리값에 관계없이, 노아게이트(NOR0)는 "로우" 레벨의 신호를 출력하며 낸드게이트(ND0)는 "하이" 레벨의 신호를 출력하게된다.

따라서, "로우" 레벨의 제1 제어신호(D1)를 반전 시켜 입력받는 pMOS트랜지스터(PM0)는 턴 오프(turn off)되고, "하이" 레벨의 제2 제어신호(D2)를 반전 시켜 입력받는 nMOS트랜지스터(NM0) 역시 턴 오프(turn off)되어 결국, 버퍼부(2)의 출력단은 하이 임피던스 상태가 되어 데이터를 받을 준비가 된다.

그리고, 출력 인에이블 신호(OE)가 "하이" 레벨로 입력되는 경우는, 노아게이트(NOR0)와 낸드게이트(ND0)는 각각 인버터(INV2)와 인버터(INV3)의 출력값에 대하여 인버터로서 동작하게된다.

그러므로, 이 경우 출력제어부(1)는 메모리로부터 입력받은 데이터 신호(DOUT)의 논리레벨과 동일한 논리레벨을 갖는 제1 및 제2 제어신호(D1,D2)를 출력하게된다.

그러므로, 입력받은 데이터 신호(DOUT)의 논리 레벨이 "하이"인 경우, "로우" 레벨의 신호를 게이트로 입력받게 되는 pMOS트랜지스터(PM0)는 턴 온(turn on) 되고, "로우" 레벨의 신호를 게이트로 입력받게 되는 nMOS트랜지스터(NM0)는 턴 오프(turn off) 되어 "하이" 레벨의 전압신호를 출력하게된다.

물론, 입력받은 데이터 신호(DOUT)의 논리 레벨이 "로우"인 경우라면, "하이" 레벨의 신호를 게이트로 입력받게 되는 pMOS트랜지스터(PM0)는 턴 온(turn off 되고, "하이" 레벨의 신호를 게이트로 입력받게 되는 nMOS트랜지스터(NM0)는 턴 오프(turn on) 되어 "로우" 레벨의 전압신호를 출력하게된다.

이와 같이, 종래 반도체 메모리의 출력 버퍼 회로는 메모리의 데이터 리드(Data Read) 동작 시에는 출력 인에이블 신호(OE)의 제어에 의해 데이터 신호(DOUT)에 따라 제1 및 제2 제어신호(D1,D2)의 전압레벨이 결정되고, 그에 따라 버퍼부(2)의 nMOS트랜지스터(NM0)와 pMOS트랜지스터(PM0)가 온/오프 된다. 그러나 종래 기술의 버퍼부(2)를 이루는 트랜지스터(PM0,NM0)는, 통상적으로, 그 체널 폭이 상당히 큰 값을 가지므로 이를 통해 출력 버퍼에 상당량의 전류가 흐르게 되는 문제점이 있다.

출력 버퍼에 흐르는 누설 전류에 따른 이러한 문제점은 특히, 번인 시험 시에는 두 트랜지스터(PM0,NM0)를 통해 흐르게되는 전류의 량이 더욱 많아지므로, 반도체 메모리 전체 회로와 시험하는 번인 보드에까지도 치명적인 부하를 줄 우려가 있다.

통상적으로, 메모리 칩(chip)의 초기 불량을 발견/제거하기 위해서 패키지(package) 상태에서 번인 시험을 수행하게되는데, 이 때, 다수의 칩들을 정상적인 동작 전압 보다 높은 전압(약 1.5~2배 정도)과 고온 상태(약 90~100℃)에서 시험을 수행하게 데, 각 칩의 입/출력 단자를 한데 묶어서 Stress를 가하므로 번인 보드(Burn-In Board)에 과도한 전류가 흐르게 되며, 또한 각 칩이 그에 따른 오동작을 할 가능성이 있으므로 정확한 번인 시험이 수행되지 못하게 되는 문제점이 있다.

따라서, 본 발명은 이러한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 종래 기술의 버퍼부 트랜지스터 보다 상대적으로 더 작은 채널 폭을 갖는 트랜지스터로 이루어진 버퍼부를 복수로 병렬 구성하여, 일반 모드에서는 병렬 결합된 복수의 버퍼부들이 동시에 버퍼링 동작하여 종래의 출력 버퍼 회로와 동일한 동작 특성을 가지며, 번인 모드에서는 복수의 버퍼부들 중 일부의 버퍼부만이 동작하여 버퍼부의 트랜지스터를 통하여 흐르는 전류의 양을 줄일 수 있는 반도체 메모리의 출력 버퍼 회로를 제공하는 데 그 목적이 있다.

이와 같은 목적을 이루고자하는 본 발명은 메모리로부터 입력받은 데이터 신호의 논리 값에 대응하는 제1 및 제2 제어신호를 출력하는 출력 제어부와; 이 출력 제어부에서 출력된 제1 및 제2 제어신호의 논리 값에 따라 번인 모드인 경우 서로 교대로 버퍼링 동작하고, 일반 모드인 경우는 동시에 버퍼링 동작하는 제1 및 제2 버퍼부를 포함하여 이루어진다.

도1은 종래의 반도체 메모리의 출력 버퍼 회로를 도시한 회로도.

도2는 본 발명에 따른 반도체 메모리의 구성을 도시한 회로도.

도3은 본 발명의 출력단에서 나타나는 대략적인 출력파형을 보인 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

10: 출력 제어부 20: 제1 버퍼부

21: 제1 지연부 22: 제2 지연부

30: 제2 버퍼부 31: 제1 스위칭부

32: 제2 스위칭부

OE: 출력 인에이블 신호

BI: 번인 인에이블 신호

이하, 본 발명의 기술적 구성 및 동작을 첨부한 도2 및 도3을 참조하여 설명한다.

도2는 본 발명에 따른 반도체 메모리의 구성을 도시한 회로도이다.

본 발명에 따른 반도체 메모리는 메모리로부터 입력받은 데이터 신호(DOUT)의 논리 값에 대응하는 제1 및 제2 제어신호(D1,D2)를 출력하는 출력 제어부(10)와; 이 출력 제어부(10)에서 출력된 제1 및 제2 제어신호(D1,D2)의 논리 값에 따라 번인 모드인 경우 서로 교대로 버퍼링 동작하고, 일반 모드인 경우는 동시에 버퍼링 동작하는 제1 및 제2 버퍼부(20,30)를 포함하여 이루어진다.

도2에 도시된 출력제어부(10)는 도1에 도시된 종래 기술의 출력제어부(1)와 동일하게 구성되어, 출력 인에이블 신호(OE)의 논리 레벨에 따라 그 출력이 제어되며, 메모리의 데이터 리드(Data Read) 동작 시에는 데이터 신호(DOUT)에 따라 종래기술과 동일하게 제1 및 제2 제어신호(D1,D2)의 전압레벨이 결정된다.

본 발명의 제1 버퍼부(20)는, 도2에 도시된 바와 같이, 출력 제어부(10)로부터 출력된 제1 제어신호(D1)와 제2 낸드게이트(NAND2)의 출력(ND2)을 입력받아 부정적 논리곱 동작하는 제1 낸드게이트(NAND1)와; 이 제1 낸드게이트(NAND1)의 출력(ND1)을 입력받아 일정시간 지연시켜 반전 출력하는 제1 지연부(21)와; 이 제1 지연부(21)의 출력신호와 번인 인에이블 신호(BI)를 입력받아 부정적 논리곱 동작하는 제2 낸드게이트(NAND2)와; 소오스로는 외부 전원전압(VCC)를 인가받고 게이트로는 제1 낸드게이트(NAND1)의 출력(ND1)을 인가받는 제1 pMOS트랜지스터(PM1)와; 출력 제어부(10)로부터 출력된 제2 제어신호(D2)와 제2 노아게이트(NOR2)의 출력(NR2)을 입력받아 부정적 논리합 동작하는 제1 노아게이트(NOR1)와; 이 제1 노아게이트(NOR1)의 출력(NR1)을 입력받아 일정시간 지연시켜 반전 출력하는 제2 지연부(22)와; 이 제2 지연부(22)의 출력신호와 반전 번인 인에이블 신호(/BI)를 입력받아 부정적 논리곱 동작하는 제2 노아게이트(NOR2)와; 소오스로는 외부 기저전압(VSS)를 인가받고 게이트로는 제1 노아게이트(NOR1)의 출력(NR1)을 인가받고 드레인은 제1 pMOS트랜지스터(PM1)의 드레인단과 연결된 제1 nMOS트랜지스터(NM1)를 포함하여 이루어진다.

그리고, 본 발명의 제2 버퍼부(30)는 제1 낸드게이트(NAND1)의 출력신호(ND1)와 제2 낸드게이트(NAND2)의 출력신호(ND2)를 입력받아 반전 및 비반전 번인 인에이블 신호(BI,/BI)의 논리 값에 따라 제1 및 제2 낸드게이트의 출력신호(ND1,ND2)를 선택적으로 출력하는 제1 스위칭부(31)와; 소오스로는 외부 전원전압(VCC)를 인가받고 게이트로는 제1 스위칭부(31)의 출력을 인가받는 제2 pMOS트랜지스터(PM2)와; 제1 노아게이트(NOR1)의 출력신호(NR1)와 제2 노아게이트(NOR2)의 출력신호(NR2)를 입력받아 반전 및 비반전 번인 인에이블 신호(BI,/BI)의 논리 값에 따라 제1 및 제2 노아게이트의 출력신호(NR1,NR2)를 선택적으로 출력하는 제2 스위칭부(32)와; 소오스로는 외부 기저전압(VSS)를 인가받고 게이트로는 제2 스위칭부(32)의 출력을 인가받고 드레인은 제2 pMOS트랜지스터(PM2)의 드레인단과 연결된 제2 nMOS트랜지스터(NM2)를 포함하여 이루어지며, 이 제2 nMOS트랜지스터(NM2)의 드레인단과 제1 nMOS트랜지스터(NM1)의 드레인단이 서로 연결된 노드를 통하여 데이터 값을 출력(I/O)하도록 이루어진다.

여기서, 본 발명의 특징은 도1에 도시된 종래기술의 버퍼부(2)의 트랜지스터(PM0,NM0)에 많은 전류가 흐르는 것을 방지하기 위해 상대적으로 채널의 폭이 작은 트랜지스터(PM1,PM2, NM1,NM2)를 이용하여 제1 및 제2 버퍼부(20, 30)를 구성한 데 있다. 즉, 도1의 트랜지스터에 표시된 Wp와 Wn은 각 MOS트랜지스터의 채널 폭을 의미하며, 도2에 도시된 본 발명의 제1 및 제2 버퍼부(20,30)의 트랜지스터에 표시된 Wp/2와 Wn/2는 본 발명의 제1 및 제2 버퍼부(20,30)를 이루는 트랜지스터들(PM1,PM2, NM1,NM2)이 종래 기술의 트랜지스터들(PM0,NM0)에 비하여 절반 크기의 채널 폭을 갖고 있음을 나타내고 있다.

이하, 본 발명의 동작 특성을 설명한다.

먼저, 일반 모드인 경우 본 발명은 다음과 같이 동작한다.

일반 모드인 경우는 번인 인에이블 신호(BI)는 "로우" 상태이고, 제2 낸드게이트(NAND2)의 출력신호(ND2)는 "하이"가 되어 제1 낸드게이트(NAND1)의 출력은 제1 제어신호(D1)의 반전 값이 된다. 이 때, 제1 스위칭부(31)의 제2 트랜스미션 게이트(T2)는 턴 온 되어 제1 낸드게이트(NAND1)의 출력은 제2 pMOS트랜지스터(PM2)의 게이트로 인가되고, 제1 트랜스미션 게이트(T1)는 턴 오프 되어 제1 낸드게이트(NAND1) 출력의 지연된 신호(ND2)는 전달되지 않는다.

마찬가지로, 반전 번인 인에이블 신호(/BI)가 "하이" 상태이고, 제2노아게이트(NOR2)의 출력은 "로우"가 되어서 제1 노아게이트(NOR1)의 출력은 제2 제어신호(D2)에 따라 결정된다. 제2 트랜스미션게이트(T3)는 턴 온 되고 제4 트랜스미션 게이트(T4)는 오 프 되므로 제1 노아게이트(NOR1)의 출력신호(NR1)가 제2 nMOS트랜지스터(NM2)의 게이트에 인가된다. 따라서 이 경우, 본 발명은 결과적으로 종래 기술의 출력 버퍼 회로와 동일한 동작을 수행하게된다.

그리고, 본 발명의 출력 버퍼 회로의 번인 모드시 동작은 다음과 같다.

번인 인에이블 신호(BI)는 "하이" 상태이고, 제2 낸드게이트(NAND2)의 출력은 제1 낸드게이트(NAND1)의 출력 값의 일정시간 지연된 신호가 출력된다.

제1 스위칭부(31)에서는 제1 트랜스미션게이트(T1)가 턴 온 되고, 제2 트랜스미션게이트(T2)가 턴 오프 되어 제2 낸드게이트의 출력 신호(ND2)가 제2 pMOS트랜지스터(PM2)의 게이트로 인가된다.

이 때, 제2 낸드게이트의 출력 신호(ND2)가 제2 pMOS트랜지스터(PM2)의 게이트로 인가되는 순간, 제1 낸드게이트의 출력 신호(ND1)는 "하이"가 되어 제1 pMOS트랜지스터(PM1)는 턴 오프된다.

마찬가지로, 반전 번인 인에이블 신호(/BI)는 "로우" 상태이고, 제2 노아게이트(NOR2)의 출력은 제1 노아게이트의 출력 값의 일정시간 지연된 신호가 출력된다.

제2 스위칭부(32)에서는 제3 트랜스미션게이트(T3)가 턴 오프 되고, 제4 트랜스미션게이트(T4)가 턴 온 되어 제2 노아게이트의 출력 신호(NR2)가 제2 nMOS트랜지스터(NM2)의 게이트로 인가된다.

이 때, 제2 노아게이트의 출력 신호(NR2)가 제2 nMOS트랜지스터(NM2)의 게이트로 인가되는 순간, 제1 노아게이트의 출력 신호(NR1)는 "로우"가 되어 제1 nMOS트랜지스터(NM1)는 턴 오프된다.

도3은 상술한 본 발명의 출력단(I/O)에서 나타나는 대략적인 출력파형을 보인 그래프이다. 도시된 바와 같이, 제1 nMOS트랜지스터(NM1)는 a영역 hd안 동작하다가 턴 오프 됨과 동시에 제2 nMOS트랜지스터(NM2)가 b영역에서 턴 온 되어 풀 다운(Pull-down)을 수행하게 된다. 마찬가지로, c영역에서는 제1 pMOS트랜지스터(PM1), d영역에서는 제2 pMOS트랜지스터(PM2)이 각각 동작하게된다.

이와 같은 방식으로, 본 발명의 출력 버퍼 회로는 번인 모드인 경우는 채널 폭이 상대적으로 작은 트랜지스터로 이루어진 일부의 버퍼부만으로 동작되어 고전압 상에서의 출력 버퍼를 통해 흐르는 전류의 양을 줄일 수 있는 동시에, 일반 모드 상에서는 채널 폭이 상대적으로 작은 트랜지스터로 이루어진 버퍼부들을 모두 동작시키므로써, 종래 기술과 동일한 동작 특성을 갖게된다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리의 출력 버퍼 회로는 일반 모드에서는 종래의 출력 버퍼와 동일한 동작 특성을 유지하며, 과전압이 인가되는 번인 모드에서는 출력 버퍼를 통해 흐르는 전류의 량을 줄이므로써, 과도한 전류 발생에 의한 회로의 손상과 오동작을 줄일 수 있는 효과가 있으며, 또한 번인 보드에도 과도한 전류가 흐르게되는 무제점을 해결할 수 있어 적절한 번인이 수행될 수 있도록 하는 효과가 있다.

Claims (3)

1. 메모리로부터 입력받은 데이터 신호(DOUT)의 논리 값에 대응하는 제1 및 제2 제어신호(D1,D2)를 출력하는 출력 제어부와;

   상기 출력 제어부에서 출력된 제1 및 제2 제어신호(D1,D2)의 논리 값에 따라 번인 모드인 경우 서로 교대로 버퍼링 동작하고, 일반 모드인 경우는 동시에 버퍼링 동작하는 제1 및 제2 버퍼부를 포함하여 이루어진 것이 특징인 반도체 메모리의 출력 버퍼 회로.
2. 청구항 1 에 있어서,

   상기 제1 버퍼부는 상기 출력 제어부로부터 출력된 제1 제어신호(D1)와 제2 낸드게이트의 출력(ND2)을 입력받아 부정적 논리곱 동작하는 제1 낸드게이트와;

   상기 제1 낸드게이트의 출력(ND1)을 입력받아 일정시간 지연시켜 반전 출력하는 제1 지연부와;

   상기 제1 지연부의 출력신호와 번인 인에이블 신호(BI)를 입력받아 부정적 논리곱 동작하는 제2 낸드게이트와;

   소오스로는 외부 전원전압(VCC)를 인가받고 게이트로는 상기 제1 낸드게이트의 출력(ND1)을 인가받는 제1 pMOS트랜지스터와;

   상기 출력 제어부로부터 출력된 제2 제어신호(D2)와 제2 노아게이트의 출력(NR2)을 입력받아 부정적 논리합 동작하는 제1 노아게이트와;

   상기 제1 노아게이트의 출력(NR1)을 입력받아 일정시간 지연시켜 반전 출력하는 제2 지연부와;

   상기 제2 지연부의 출력신호와 반전 번인 인에이블 신호(/BI)를 입력받아 부정적 논리곱 동작하는 제2 노아게이트와;

   소오스로는 외부 기저전압(VSS)를 인가받고 게이트로는 상기 제1 노아게이트의 출력(NR1)을 인가받고 드레인은 상기 제1 pMOS트랜지스터의 드레인단과 연결된 제1 nMOS트랜지스터를 포함하여 이루어진 것이 특징인 반도체 메모리의 출력 버퍼 회로.
3. 청구항 1 또는 청구항 2 에 있어서,

   상기 제2 버퍼부는 상기 제1 낸드게이트의 출력신호(ND1)와 상기 제2 낸드게이트의 출력신호(ND2)를 입력받아 반전 및 비반전 번인 인에이블 신호(BI,/BI)의 논리 값에 따라 상기 제1 및 제2 낸드게이트의 출력신호(ND1,ND2)를 선택적으로 출력하는 제1 스위칭부와;

   소오스로는 외부 전원전압(VCC)를 인가받고 게이트로는 상기 제1 스위칭부의 출력을 인가받는 제2 pMOS트랜지스터와;

   상기 제1 노아게이트의 출력신호(NR1)와 상기 제2 노아게이트의 출력신호(NR2)를 입력받아 반전 및 비반전 번인 인에이블 신호(BI,/BI)의 논리 값에 따라 상기 제1 및 제2 노아게이트의 출력신호(NR1,NR2)를 선택적으로 출력하는 제2 스위칭부와;

   소오스로는 외부 기저전압(VSS)를 인가받고 게이트로는 상기 제2 스위칭부의 출력을 인가받고 드레인은 상기 제2 pMOS트랜지스터의 드레인단과 연결된 제2 nMOS트랜지스터를 포함하여 이루어지며,

   상기 제2 nMOS트랜지스터의 드레인단과 상기 제1 nMOS트랜지스터의 드레인단이 서로 연결된 노드를 통하여 데이터 값을 출력하도록 이루어진 것이 특징인 반도체 메모리의 출력 버퍼 회로.