KR200252132Y1 - 반도체 회로의 멀티 비트 데이터 출력 버퍼 - Google Patents

Abstract

본 고안은 다수개의 데이터 출력 버퍼들을 동작시키는데 미소한 차이를 두어 순간 피크 전류의 값을 줄여서 데이터 출력의 잡음 발생을 줄이면서 동시에 전력 소모도 줄일 수 있는 반도체 회로의 멀티 비트 데이터 출력 버퍼에 관한 것이다. 본 고안은 입력 데이터, 그의 반전 데이터와 데이터 출력 인에이블 신호 및 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연을 두고 구동되도록 제어하는 제어신호에 응답하여 입력 데이터 값과 동일한 데이터값을 출력하는 다수개의 데이터 출력 버퍼들을 구비하여 상기 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연되어 데이터 출력을 발생하도록 제어한다.

Description

반도체 회로의 멀티 비트 데이터 출력 버퍼{multi-bit DQ buffer of semiconductor device}

본 고안은 반도체 회로의 데이터 출력 버퍼에 관한 것으로서, 특히 멀티 비트 구성의 반도체 메모리장치에서 다수개의 데이터 출력 버퍼들을 순차적으로 제어하여 버퍼들간에 발생하는 전류 소모 및 노이즈 영향을 개선하기 위한 반도체 회로의 멀티 비트 데이터 출력 버퍼에 관한 것이다.

종래 DRAM은 ×4, ×8, ×16등의 비트 구성을 갖고 있으며 최근 MML(Memory Merged Logic)과 같이 높은 데이터 대역폭을 갖는 DRAM에서는 높은 데이터 대역폭(data bandwidth)으로 가면서 비트의 구성을 ×64, ×128, ×256, ×512까지 확장하고 있다.

이렇게 DRAM이 대용량화되어가고 있는 추세에 따라 내부의 데이터 출력 버퍼 또한 데이터 출력 버퍼의 수가 증가되고 있다.

도 1은 종래 기술에 의한 데이터 출력 버퍼를 나타낸 회로도로서, 이는 입력 데이터(io), 그의 반전 데이터(iob)와 데이터 출력 인에이블 신호(doe)를 입력받아서 이를 논리 조합하여 출력부(14)의 트랜지스터에 구동신호를 발생하는 구동신호 발생부(12)와, 구동신호 발생부(12)의 신호에 응답하여 출력신호(dout)로서 풀업 전압을 인가하거나 풀단운 전압을 인가하도록 스위칭되는 풀업 트랜지스터(P1)와 풀다운 트랜지스터(N1)를 갖는 출력부(14)로 구성된다.

좀 더 상세하게, 상기 구동신호 발생부(12)는 반전 입력 데이터(iob)를 반전하는 제 1인버터(Inv1), 입력 데이터(iob)를 버퍼링하는 제 2 및 제 3인버터들(Inv2,Inv3)과, 데이터 출력 인에이블 신호(doe)를 입력받아서 이를 버퍼링하는 제 4 및 제 5인버터들(Inv4,Inv5)과, 상기 제 1 및 제 5인버터(Inv1,Inv5)의 신호를 부정 논리곱하는 낸드게이트(NAND1)와, 상기 제 3 및 제4인버터(Inv3,Inv4)의 신호를 부정 논리합하는 노어게이트(NOR1)로 구성된다.

그리고, 상기 출력부(14)의 풀업 트랜지스터(P1)는 P형 모스 트랜지스터인 반면에, 풀다운 트랜지스터(N1)는 N형 모스 트랜지스터이다.

상기와 같이 구성된 종래 데이터 출력 버퍼는 데이터 출력 인에이블 신호(doe)가 하이레벨로 인가되면 동작하게 되는데, 우선 입력 데이터(io)값이 하이레벨이고 그의 반전 데이터(iob)값이 로우레벨이면 구동신호 발생부(12)의 낸드게이트(NAND1)를 통해서 로우레벨이 출력되고 노어게이트(NOR1)를 통해서도 로우레벨이 출력된다. 이에 출력부(14)의 풀업 트랜지스터(P1)는 턴온되는 반면에 풀다운 트랜지스터(N1)는 턴오프되어 출력 데이터(dout)는 하이레벨의 값을 갖는다.

반면에, 출력 데이터 버퍼는 데이터 출력 인에이블 신호(doe)가 계속 하이레벨로 인가된 상태에서 입력 데이터(io)값이 로우레벨로 천이하고 그의 반전 데이터(iob)값도 하이레벨로 천이하면 구동신호 발생부(12)의 낸드게이트(NAND1)를 통해서 하이레벨이 출력되고 노어게이트(NOR1)를 통해서도 하이레벨이 출력된다. 이에 출력부(14)의 풀업 트랜지스터(P1)는 턴오프되는 반면에 풀다운 트랜지스터(N1)는 턴온되어 출력 데이터(dout)는 로우레벨의 값을 갖는다.

도 2는 통상적인 멀티 비트의 데이터 출력 버퍼를 나타낸 일 실시예의 회로 블럭도로서, 특히 이는 ×256 DRAM의 데이터 출력 버퍼들을 나타낸 것이다. 여기서, 제 1 내지 제 8데이터 출력 버퍼들은 모두 도 1에 도시된 데이터 출력 버퍼와 동일한 구성으로 이루진다.

이와 같이 구성된 ×256 DRAM의 데이터 출력 버퍼들(10)은 데이터 출력 명령시 동시에 동작하게 되는데, 이 경우, 출력 버퍼들(10)에는 큰 전류가 전원으로부터 흐르게 된다. 이에 따라, 패키지단자로부터 DRAM 내부 배선까지의 경로를 통한 기생 인덕턴스 성분에 의해 기전력이 발생하며 이것과 내부의 기생 커패시턴스가 결합하여 출력 데이터 파형이 발진하게 된다. 결국, DRAM의 대용량화에 따라 출력 버퍼들의 수가 늘어날 수록 출력 버퍼들이 동시에 동작하는데 소모되는 전류 또한 커져서 정확한 데이터를 얻는데 시간이 지연될 뿐만 아니라 출력 데이터에도 잡음이 발생하는 등의 여러 가지 문제점을 야기시킨다.

본 고안의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 멀티-비트의 데이터 출력 버퍼들이 각각 동작하는데 미소한 차이를 두어 순간 피크 전류의 값을 줄이므로써 출력 데이터의 잡음 발생을 줄이면서 동시에 전력 소모도 줄일 수 있는 반도체 회로의 멀티 비트 데이터 출력 버퍼를 제공함에 있다.

도 1은 종래 기술에 의한 데이터 출력 버퍼를 나타낸 회로도,

도 2는 통상적인 멀티 비트의 데이터 출력 버퍼를 나타낸 일 실시예의 회로 블럭도,

도 3은 본 고안에 따른 데이터 출력 버퍼를 나타낸 회로도,

도 4는 본 고안에 따른 멀티 비트의 데이터 출력 버퍼를 나타낸 일 실시예의 회로 블럭도.

* 도면의 주요부분에 대한 부호의 설명 *

102 : 제 1구동신호 발생부 104 : 지연기

106 : 제 2구동신호 발생부 108 : 출력부

상기 목적을 달성하기 위하여 본 고안은 반도체회로에서 멀티 비트의 데이터를 출력하기 위한 다수개의 데이터 출력 버퍼에 있어서, 입력 데이터, 그의 반전 데이터와 데이터 출력 인에이블 신호 및 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연을 두고 구동되도록 제어하는 제어신호에 응답하여 입력 데이터 값과 동일한 출력 데이터를 출력하는 다수개의 데이터 출력 버퍼들을 구비하며, 상호 이웃하는 데이터 출력 버퍼들 중에서 전단의 출력 버퍼를 통해서 출력된 소정 시간 지연 인에이블신호가 후단의 출력 버퍼의 제어신호 입력 단자에 입력되어 다수개의 데이터 출력 버퍼들의 동작을 순차적으로 소정 시간 지연시키며 최종단의 출력 단자에는 출력 버퍼의 소정 시간 지연 동작을 종료시키는 신호가 출력되는 것을 특징으로 한다.

본 고안에 따른 반도체 회로의 멀티 비트 출력 버퍼에 있어서, 데이터 출력 버퍼 각각은 입력 데이터, 그의 반전 데이터와 데이터 출력 인에이블 신호를 입력 받아서 다수개의 인버터들과 논리 게이트를 통해서 이 신호들이 논리 조합되어 출력부의 작은 트랜지스터들에 구동신호를 발생하는 제 1구동신호 발생부와, 출력 단자에 풀업 전압을 인가하도록 작은 크기와 큰 크기의 P형 트랜지스터들이 드레인 및 소스가 서로 마주 보도록 연결되어 있으며, 역시 출력 단자에 풀다운 전압을 인가하도록 작은 크기와 큰 크기의 N형 트랜지스터들이 서로 드레인 및 소스가 마주 보도록 연결되어 있는 출력부와, 제어신호를 입력받아 이를 소정 시간 지연해서 다음 단의 출력 버퍼에 공급되는 소정 시간 지연 인에이블신호를 출력하는 지연기와, 지연기 및 구동신호 발생부의 출력을 입력받아서 이를 논리 조합하여 출력부의 큰 크기의 P형 및 N형 트랜지스터의 게이트에 각각 구동신호를 발생하는 제 2구동신호 발생부를 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 3은 본 고안에 따른 데이터 출력 버퍼를 나타낸 회로도로서, 이를 참조하면 본 고안의 데이터 출력 버퍼는 입력 데이터(io), 그의 반전 데이터(iob)와 데이터 출력 인에이블 신호(doe)를 입력받아서 이를 논리 조합하여 출력부(108)의 작은 트랜지스터들(P10,N10)에 구동신호(a,c)를 발생하는 제 1구동신호 발생부(102)와, 출력 단자에 풀다운 전압을 인가하도록 작은 크기와 큰 크기의 P형 트랜지스터들(P10,P11)이 드레인 및 소스가 서로 마주 보도록 연결되어 있으며, 역시 출력 단자에 풀업 전압을 인가하도록 작은 크기와 큰 크기의 N형 트랜지스터들(N10,N11)이 서로 드레인 및 소스가 마주 보도록 연결되어 있는 출력부(108)와, 제어신호(doe_s)를 입력받아 이를 소정 시간 지연해서 다음 단의 출력 버퍼에 공급되는 소정 시간 지연 인에이블신호(doe_e)를 출력하는 지연기(104)와, 지연기(104) 및 제 1구동신호 발생부(102)의 출력을 입력받아서 이를 논리 조합하여 출력부(108)의 큰 크기의 P형 및 N형 트랜지스터(P11,N11)의 게이트에 각각 구동신호(d,b)를 발생하는 제 2구동신호 발생부(106)로 구성된다.

좀 더 상세하게, 상기 제 1구동신호 발생부(102)는 반전 입력 데이터(iob)를 반전하는 제 1인버터(Inv10), 입력 데이터(iob)를 버퍼링하는 제 2 및 제 3인버터들(Inv11,Inv12)과, 데이터 출력 인에이블 신호(doe)를 입력받아서 이를 버퍼링하는 제 4 및 제 5인버터들(Inv13,Inv14)과, 상기 제 1 및 제 5인버터(Inv10,Inv14)의 신호를 부정 논리곱하는 제 1낸드게이트(NAND10)와, 상기 제 3 및 제 4인버터(Inv12,Inv13)의 신호를 부정 논리합하는 제 1노어게이트(NOR10)로 구성된다.

그리고, 상기 지연기(104)는 일렬로 연결된 두 개의 인버터들(Inv15,Inv16)로 구성된다.

상기 제 2구동신호 발생부(106)는 상기 제 1구동신호 발생부(102)의 제 1낸드게이트(NAND10)의 출력을 반전하는 인버터(Inv18)와, 제 1노어게이트(NOR10)의 출력을 반전하는 인버터(Inv17)와, 상기 지연기(104)의 인버터 Inv15와 상기 Inv18의 출력을 부정 논리합하는 제 2노어게이트(NOR11)와, 상기 지연기(104)의 인버터 Inv16와 상기 Inv17의 출력을 부정 논리곱하는 제 2낸드게이트(NAND11)로 구성된다.

상기 출력부(108)는 출력 단자에 풀업 전압을 인가하도록 작은 크기와 큰 크기의 P형 트랜지스터들(P10,P11)이 드레인 및 소스가 서로 마주 보도록 연결되어 있으며, 상기 P형 트랜지스터들(P10,P11)의 공통 소스에 전원 전압 단자가 연결되어 있다. 또한, 출력부(108)는 출력단자에 풀다운 전압을 인가하도록 작은 크기와 큰 크기의 N형 트랜지스터들(N10,N11)이 서로 드레인 및 소스가 마주 보도록 연결되어 있으며, 상기 N형 트랜지스터들(N10,N11)의 공통 소스에 접지 전압 단자가 연결되어 있다.

상기와 같이 구성된 본 고안에 따른 반도체 장치의 데이터 출력 버퍼의 동작은 다음과 같다.

우선, 데이터 출력 인에이블 신호(doe)가 하이레벨로 인가되면 데이터 출력 버퍼는 동작하게 되는데, 입력 데이터(io)값이 하이레벨이고 그의 반전 데이터(iob)값이 로우레벨로 입력되면 제 1구동신호 발생부(102)는 제1낸드게이트(NAND10)를 통해서 로우레벨의 신호(a)를 출력하고 제 1노어게이트(NOR10)를 통해서도 로우레벨의 신호(c)를 출력한다. 이에 출력부(14)의 풀업 소자인 크기가 작은 P10 트랜지스터는 턴온되고, 풀다운 소자인 크기가 작은 N10는 턴오프되어 출력 단자에 출력되는 데이터(dout)가 하이레벨의 값을 갖는다.

이때, 지연기(104)는 제어신호(doe_s)가 하이레벨일 경우 이를 소정 시간 지연해서 다음 단의 출력 버퍼에 공급되는 소정 시간 지연 인에이블신호(doe_e)를 출력하고, 제 2구동신호 발생부(106)는 제 1구동신호 발생부(102)의 a신호를 입력받아서 인버터(Inv18)를 통해 이를 반전한 후에 제 2노어게이트(NOR11)로 입력하고, 이에 제2노어게이트(NOR11)의 출력(b)은 로우레벨이 된다. 또한, 제 2구동신호 발생부(106)의 제 2낸드게이트(NAND11)는 지연기(104)의 인버터 Inv16와 제 1구동신호 발생부(102)의 c신호를 입력받아서 이를 반전하는 Inv17의 출력을 부정 논리곱하여 로우레벨의 신호(d)를 출력한다.

그러면, 상기 출력부(14)의 풀업 소자인 크기가 큰 P11 트랜지스터도 턴온되고, 풀다운 소자인 크기가 큰 N11도 턴오프되기 때문에 이미 턴온되어 있는 P10과 P11이 함께 구동되어 출력 단자에 출력되는 데이터(dout)를 하이레벨로 풀업시키기 위한 구동 능력이 크게 향상된다.

반면에, 출력 데이터 버퍼는 데이터 출력 인에이블 신호(doe)가 계속 하이레벨로 인가된 상태에서 입력 데이터(io)값이 로우레벨로 천이하고 그의 반전 데이터(iob)값도 하이레벨로 천이하면 제 1구동신호 발생부(102)는 제1낸드게이트(NAND10)를 통해서 하이레벨의 신호(a)를 출력하고 제 1노어게이트(NOR10)를 통해서도 하이레벨의 신호(c)를 출력한다. 이에 출력부(14)의 P10 트랜지스터는 턴오프되는 반면에 N10 트랜지스터는 턴온되어 출력 데이터(dout)를 로우레벨로 풀다운 시킨다.

이와 동시에, 제어신호(doe_s)가 계속 하이레벨일 경우 제 2구동신호 발생부(106)는 제 2노어게이트(NOR11)를 통해서 하이레벨의 신호(b)를 출력하고, 제 2낸드게이트(NAND11)를 통해서 하이레벨의 신호(d)를 출력한다. 그러면, 출력부(108)의 풀업 소자인 크기가 큰 P11 트랜지스터는 턴오프되며, 풀다운 소자인 크기가 큰 N11는 턴온되기 때문에 이미 턴온되어 있는 N10과 N11이 함께 구동되어 출력 단자에 출력되는 데이터(dout)를 로우레벨로 풀다운시키기 위한 구동 능력이 크게 향상된다.

그러므로, 본 고안에 따른 데이터 출력 버퍼는 제 1구동신호 발생부(102)의 신호에 따라 출력부(108)에서 작은 크기를 갖는 P10 또는 N10이 턴온되어 데이터 출력값을 내보내는데 상대적으로 약하게 구동되다가 제어신호(doe_s)가 인에이블되면 제 2구동신호 발생부(106)의 출력에 의해 출력부(108)의 큰 크기의 P11 또는 N11이 턴온되어 작은 크기의 트랜지스터와 함께 구동하면서 출력 드라이브 능력을 높여서 출력 버퍼의 동작시 순간적으로 큰 전류가 흐르는 것을 방지한다.

도 4는 본 고안에 따른 멀티 비트의 데이터 출력 버퍼를 나타낸 회로 블럭도로서, 특히 이는 ×256 DRAM의 데이터 출력 버퍼들을 나타낸 것이다. 여기서, 제 1 내지 제 8데이터 출력 버퍼들은 모두 도 1에 도시된 데이터 출력 버퍼와 동일한구성으로 이루진다.

상기와 같은 ×256 DRAM의 데이터 출력 버퍼들(100)은 데이터 출력 명령시doe신호에 의해 인에이블되어 도 3에 도시된 출력부의 작은 크기의 트랜지스터를 구동시키고, 소정의 시간 지연을 두고 별도의 제어신호(doe_s)에 의해 출력부의 큰 크기의 트랜지스터를 구동시킴에 따라 출력 단자에 데이터를 출력한다.

그리고, 다수개의 데이터 출력 버퍼들(100)은 각각 doe_s신호를 받아서 내부의 지연기를 통해 소정의 지연시간을 갖는 doe_e라는 지연 인에이블신호를 만들어서 다음 버퍼의 doe_s단자에 순차적으로 연결해서 버퍼들 사이에 지연시간을 준다. 또한,최선단인 제 1출력 버퍼의 제어신호(doe_s) 단자에는 데이터 출력 인에이블 신호(doe_e)가 연결되는 반면에, 최종단인 제 8출력 버퍼의 출력 단자중 doe_e에는 출력 버퍼의 소정 시간 지연 동작을 종료시키는 신호(doe_de)가 출력된다.

이에 따라, 본 고안은 멀티 비트의 데이터 출력 버퍼들(100)을 통해서 데이터 출력시 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연을 두고 구동되어 데이터들을 출력하게 되므로 전체 데이터 출력 버퍼들을 통해서 순간적으로 큰 전류가 인가되는 것을 방지할 수 있다.

상기한 바와 같이 본 고안은 메모리의 대용량화 추세에 따라 데이터 출력 버퍼의 수도 증가함에 따라 MML과 같이 높은 데이터 대역폭을 갖는 반도체소자들에서 동시에 데이터 출력 버퍼들을 구동시키지 않고 순차적으로 출력 버퍼들을 구동시킴으로써 전체 데이터 출력 버퍼에 동시에 인가되는 전력 소모를 줄인다. 그 결과, 본 발명은 다수개의 버퍼들로 인가되는 순간적인 피크 전류가 감소하게 되어 정확한 데이터 출력을 얻는데 걸리는 시간이 빨라지며 출력 데이터에 발생하는 잡음을 최소화할 수 있는 장점이 있다.

Claims (2)

1. 반도체회로에서 멀티 비트의 데이터를 출력하기 위한 다수개의 데이터 출력 버퍼에 있어서,

   입력 데이터, 그의 반전 데이터와 데이터 출력 인에이블 신호 및 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연을 두고 구동되도록 제어하는 제어신호에 응답하여 입력 데이터 값과 동일한 출력 데이터를 출력하는 다수개의 데이터 출력 버퍼들을 구비하며

   상호 이웃하는 데이터 출력 버퍼들 중에서 전단의 출력 버퍼를 통해서 출력된 소정 시간 지연 인에이블신호가 후단의 출력 버퍼의 제어신호 입력 단자에 입력되어 다수개의 데이터 출력 버퍼들의 동작을 순차적으로 소정 시간 지연시키며 최선단의 출력 버퍼의 제어신호 단자에는 데이터 출력 인에이블 신호가 공통 연결되며 최종단의 출력 버퍼의 출력 단자에는 출력 버퍼의 소정 시간 지연 동작을 종료시키는 신호가 출력되는 것을 특징으로 하는 반도체 회로의 멀티 비트 데이터 출력 버퍼.
2. 제 1항에 있어서, 상기 다수개의 데이터 출력 버퍼 각각은 입력 데이터, 그의 반전 데이터와 데이터 출력 인에이블 신호를 입력 받아서 다수개의 인버터들과 논리 게이트를 통해서 이 신호들이 논리 조합되어 출력부의 작은 트랜지스터들에 구동신호를 발생하는 제 1구동신호 발생부;

   출력 단자에 풀업 전압을 인가하도록 작은 크기와 큰 크기의 P형 트랜지스터들이 드레인 및 소스가 서로 마주 보도록 연결되어 있으며, 역시 출력 단자에 풀다운 전압을 인가하도록 작은 크기와 큰 크기의 N형 트랜지스터들이 서로 드레인 및 소스가 마주 보도록 연결되어 있는 출력부;

   제어신호를 입력받아 소정 시간 지연해서 다음 단의 출력 버퍼에 공급되는 소정 시간 지연 인에이블신호를 출력하는 지연기; 및

   상기 지연기 및 상기 구동신호 발생부의 출력을 입력받아서 이를 논리 조합하여 상기 출력부의 큰 크기의 P형 및 N형 트랜지스터의 게이트에 각각 구동신호를 발생하는 제 2구동신호 발생부를 구비하는 것을 특징으로 하는 반도체 회로의 멀티 비트 데이터 출력 버퍼.