KR20020087269A - 반도체 소자의 데이터 출력 드라이버 - Google Patents

반도체 소자의 데이터 출력 드라이버 Download PDF

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Abstract

본 발명은 데이터 출력 속도를 향상시키는데 적당한 반도체 소자의 데이터 출력 드라이버에 관한 것으로, 제 1 데이터 출력 속도를 갖는 동작시의 풀업/풀다운 제어 신호를 출력하는 제 1 풀업/풀다운 제어부; 상기 제 1 데이터 출력 속도보다 빠른 제 2 데이터 출력 속도를 갖는 동작시의 풀업/풀다운 제어 신호를 출력하는 제 2 풀업/풀다운 제어부; 상기 제 1 풀업/풀다운 제어부에 의해 제 1 데이터 출력 속도로 데이터 신호를 출력하는 제 1 출력 구동부; 상기 제 2 풀업/풀다운 제어부에 의해 제 2 데이터 출력 속도로 데이터 신호를 출력하는 제 2 출력 구동부를 포함하여 구성된다.

Description

반도체 소자의 데이터 출력 드라이버 {DRIVER FOR BUFFERING DATA OUTPUT OF SEMICONDUCTOR DEVICE }
본 발명은 반도체 소자의 데이터 출력 드라이버에 관한 것으로 특히, 데이터 출력 속도를 향상시키는데 적당한 반도체 소자의 데이터 출력 드라이버에 관한 것이다.
현재 디램 소자의 고집적화 및 대용량화에 의해 칩의 사이즈가 커지고 있으며 하이 프리퀀시(high frequency) 동작을 요구하고 있다.
특히, 칩의 사이즈가 커지면서 데이터의 출력 속도가 저하되고 있으며 디램 성능을 좌우하는 기준이 되는 tCAA(access time from cas) 및 tAC2(access time from clock) 상황에서 칩의 속도가 매우 취약하다.
이하, 종래 기술에 따른 반도체 소자의 데이터 출력 드라이버를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래의 반도체 소자의 데이터 출력 드라이버를 설명하기 위한 회로도이다.
일반적인 디램의 데이터 출력 드라이버는 도 1에 도시한 바와 같이, 센스 앰프의 출력 데이터(DOb)(DO)를 입력받아 반전하는 제 1, 2 인버터(1a)(1b)와, 상기 제 1 인버터(1a) 및 제 2 인버터(1b)의 출력 신호를 입력받아 NAND 연산하여 구동 제어 신호를 출력하는 데이터 처리부(2)와, 출력단에 연속되는 두 개의 인버터를 포함하고 제 1 인버터(1a)와 데이터 처리부(2)의 출력 신호를 NAND 연산하여 풀업제어 신호를 출력하는 풀업 제어부(3)와, 출력단에 인버터를 포함하고 제 2 인버터(1b)와 데이터 처리부(2)의 출력 신호를 NAND 연산하여 풀다운 신호를 출력하는 풀다운 제어부(4)와, 서로 직렬 연결되는 풀업 트랜지스터(6)와 풀다운 트랜지스터(7)로 구성되고 각각의 게이트로 풀업 제어부(3) 및 풀다운 제어부(4)의 출력 신호가 인가되어 데이터 신호(dout)를 출력하는 출력 구동부(5)로 구성된다.
이와 같은 종래의 반도체 소자의 데이터 출력 드라이버의 동작을 설명하면 다음과 같다.
센스 앰프(도시하지 않음)로부터의 출력 데이터는 데이터 래치부(도시하지 않음)에 의해 일시적으로 저장되었다가 데이터 출력 드라이버를 통해 0 데이터 또는 1 데이터로 출력된다.
즉, 데이터(DOb)가 제 1 인버터(1a)에 하이 레벨로 인가되고 데이터(DO)가 제 2 인버터(1b)에 로우(low)로 인가될 경우, 상기 제 1 인버터(1a)의 출력 신호는 로우가 되며 제 2 인버터(1b)의 출력 신호는 하이가 된다.
그리고, 상기 제 1 인버터(1a)와 제 2 인버터(1b)의 출력 신호를 입력받은 데이터 처리부(2)는 NAND 연산을 통해 하이 레벨의 신호를 출력한다.
또한, 풀업 제어부()는 상기 제 1 인버터(1a)와 데이터 처리부(2)의 신호를 입력받아 NAND 연산을 통해 얻은 하이 레벨의 신호를 출력 구동부(5)의 풀업 트랜지스터(6) 게이트에 하이 레벨의 신호를 인가한다.
그리고, 풀다운 제어부(4)는 상기 제 2 인버터(1b)의 하이 레벨의 출력 신호와 상기 데이터 처리부(2)의 하이 레벨의 출력 신호를 입력받아 NAND 연산으로 얻은 로우 레벨의 신호를 상기 풀다운 제어부(4)내의 인버터를 통해 하이 레벨의 신호로 반전하여 풀다운 트랜지스터(7)의 게이트에 인가한다.
따라서, 풀업 트랜지스터(6)가 턴-오프 되고 풀다운 트랜지스터(7)는 턴-온 되어 출력 구동부(5)가 0 데이터가 출력된다.
반대로, 데이터(DO)가 제 2 인버터(1b)에 하이 레벨로 인가될 경우, 상기 제 1 인버터(1a)의 출력 신호는 하이가 되며 제 2 인버터(1b)의 출력 신호는 로우가 된다.
그리고, 상기 제 1 인버터(1a)와 제 2 인버터(1b)의 출력 신호를 입력받은 데이터 처리부()는 NAND 연산을 통해 하이 레벨의 신호를 출력한다.
또한, 풀업 제어부()는 상기 제 1 인버터(1a)와 데이터 처리부(2)의 신호를 입력받아 NAND 연산을 통해 로우 레벨의 신호를 출력하고, 두 개의 인버터를 거쳐 풀업 트랜지스터(6)의 게이트에 로우 레벨의 신호를 인가한다.
그리고, 풀다운 제어부(4)는 상기 제 2 인버터(1b)의 로우 레벨의 출력 신호와 상기 데이터 처리부(2)의 하이 레벨의 출력 신호를 입력받아 NAND 연산으로 얻은 하이 레벨의 신호를 상기 풀다운 제어부(4)내의 인버터를 통해 반전된 로우 레벨의 신호로 풀다운 트랜지스터(7)의 게이트에 인가한다.
따라서, 풀업 트랜지스터(6)가 턴-온 되고 풀다운 트랜지스터(7)는 턴-오프 되어 출력 구동부(5)는 1 데이터를 출력한다.
그러나, 상기와 같은 종래의 반도체 소자의 데이터 출력 드라이버는 다음과같은 문제점이 있다.
데이터를 출력하는 데이터 출력 드라이버의 구동력이 일정하므로 고속 동작이 요구되는 경우에 데이터 출력 속도가 저하된다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 데이터 출력 드라이버의 문제를 해결하기 위한 것으로, 고속 동작이 요구되는 경우에 데이터를 구분하여 출력함으로써 데이터 출력 속도 저하를 보상할 수 있는 반도체 소자의 데이터 출력 드라이버를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 데이터 출력 드라이버를 나타낸 회로도
도 2는 본 발명에 의한 반도체 소자의 데이터 출력 드라이버를 나타낸 회로도
도 3은 본 발명에 의한 반도체 소자의 데이터 출력 드라이버의 시뮬레이션 결과를 나타낸 그래프
도 4는 본 발명의 다른 실시예에 의한 반도체 소자의 데이터 출력 드라이버를 나타낸 회로도
도면의 주요 부분에 대한 부호의 설명
20a : 제 1 인버터 20b : 제 2 인버터
20c : 제 3 인버터 21 : 데이터 처리부
22 : 제 1 풀업 제어부 23 : 제 1 풀다운 제어부
24 : 제 2 풀업 제어부 25 : 제 2 풀다운 제어부
26 : 제 1 출력 구동부 27 : 제 1 풀업 트랜지스터
28 : 제 1 풀다운 트랜지스터 29 : 제 2 출력 구동부
30 : 제 2 풀업 트랜지스터 31 : 제 2 풀다운 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 데이터 출력 드라이버는 제 1 데이터 출력 속도를 갖는 동작시의 풀업/풀다운 제어 신호를 출력하는 제 1 풀업/풀다운 제어부; 상기 제 1 데이터 출력 속도보다 빠른 제 2 데이터 출력 속도를 갖는 동작시의 풀업/풀다운 제어 신호를 출력하는 제 2 풀업/풀다운 제어부; 상기 제 1 풀업/풀다운 제어부에 의해 제 1 데이터 출력 속도로 데이터 신호를 출력하는 제 1 출력 구동부; 상기 제 2 풀업/풀다운 제어부에 의해 제 2 데이터 출력 속도로 데이터 신호를 출력하는 제 2 출력 구동부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 반도체 소자의 데이터 출력 드라이버 및 그 동작을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 의한 반도체 소자의 데이터 출력 드라이버를 설명하기 위한 회로도이고, 도 3은 본 발명에 의한 반도체 소자의 데이터 출력 드라이버의 시뮬레이션 결과를 나타낸 그래프이다.
본 발명은 복수개의 DQ 블럭에 각각 대응하는 데이터 출력 드라이버의 구동 루트를 이원화하여 제 1 데이터 출력 속도를 갖는 노말 동작과 CAS 레이턴시 동작(또는 high frequency 동작)과 같이 제 1 데이터 출력 속도보다 빠른 제 2 데이터 출력 속도가 요구되는 동작을 구분하여 데이터 출력이 이루어지도록 한 것이다.
그 구성은 도 2에 도시한 바와 같이, 센스 앰프(도시하지 않음)에서 출력되는 데이터(DOb)(DO)를 각각 반전하는 제 1, 2 인버터(20a)(20b)와, 상기 제 1, 2 인버터(20a)(20b)의 출력 신호를 NAND 연산하여 구동 제어 신호를 출력하는 데이터 처리부(21)와, 출력단에 연속되는 두 개의 인버터를 포함하고 제 1 인버터(20a)와 데이터 처리부(21)의 출력 신호를 NAND 연산하여 노말 동작시의 제 1 풀업 제어 신호를 출력하는 제 1 풀업 제어부(22)와, 출력단에 인버터를 포함하고 제 2 인버터(20b)와 데이터 처리부(21)의 출력 신호를 NAND 연산하여 노말 동작시의 제 1 풀다운 제어 신호를 출력하는 제 1 풀다운 제어부(23)와, 서로 직렬 연결되는 제 1 풀업 트랜지스터(27)와 제 1 풀다운 트랜지스터(28)로 구성되고 각각의 게이트에 제 1 풀업 제어부(22) 및 제 1 풀다운 제어부(23)의 출력 신호가 인가되어 노말 동작시의 데이터 신호(dout)를 출력하는 제 1 출력 구동부(26)와, CAS 레이턴시 제어 신호 또는 주파수 검출 신호와 반전된 제 1 풀업 제어 신호를 NAND 연산하여 제 2 풀업 제어 신호를 출력하는 제 2 풀업 제어부(24)와, 제 3 인버터(20c)에 의해 반전된 CAS 레이턴시 제어 신호 또는 주파수 검출 신호와 제 1 풀다운 제어 신호를 NOR 연산하여 제 2 풀다운 제어 신호를 출력하는 제 2 풀다운 제어부(25)와, 서로직렬 연결되는 제 2 풀업 트랜지스터(30)와 제 2 풀다운 트랜지스터(31)로 구성되고 각각의 게이트에 제 2 풀업 제어부(24) 및 제 2 풀다운 제어부(25)의 출력 신호가 인가되어 고속 동작시의 데이터 신호(dout)를 출력하는 제 2 출력 구동부(29)로 구성된다.
여기서, 상기 제 1 출력 구동부(26)는 전원 전압 단자에 한쪽 전극이 연결되고 다른쪽 전극은 출력단에 연결되어 게이트에 제 1 풀업 제어 신호가 인가되는 제 1 풀업 트랜지스터(27)와, 상기 출력단에 한쪽 전극이 연결되고 다른쪽 전극은 접지 단자에 연결되어 게이트에 제 1 풀다운 제어 신호가 인가되는 제 1 풀다운 트랜지스터(28)로 구성된다.
또한, 상기 제 2 출력 구동부(29)는 전원 전압 단자에 한쪽 전극이 연결되고 다른쪽 전극은 출력단에 연결되어 게이트에 제 2 풀업 제어 신호가 인가되는 제 2 풀업 트랜지스터(30)와, 상기 출력단에 한쪽 전극이 연결되고 다른쪽 전극은 접지 단자에 연결되어 게이트에 제 2 풀다운 제어 신호가 인가되는 제 2 풀다운 트랜지스터(31)로 구성된다.
이와 같은 본 발명에 의한 반도체 소자의 데이터 출력 드라이버의 동작을 설명하면 다음과 같다.
본 발명에 의한 반도체 소자의 데이터 출력 드라이버의 동작은 노말 동작시 제 1 출력 구동부(26)를 이용하여 데이터 신호(dout)를 출력하는 경우와 CAS 레이턴시 제어 신호 또는 노말 동작보다 빠른 주파수 검출 신호 입력시 제 2 출력 구동부(29)를 이용하여 데이터 신호(dout)를 출력하는 경우로 구분된다.
여기서, 상기 CAS 레이턴시 제어 신호는 CAS 신호가 인에이블 된 때로부터 특정 클럭 후에 데이터를 출력하도록 제어하는 신호이며 특히, 제 1 클럭과 제 2 클럭에 대응하는 tCAA 및 tAC2가 소자의 성능을 판단하는 기준이 되므로 상기 제 1, 2 클럭 후의 데이터를 출력하도록 제어한다.
또한, 상기 주파수 검출 신호는 DLL(Delay locked loop)과 같이 동작 주파수를 검출하는 회로를 이용하여 소자의 동작 속도가 100MHz이상일 경우의 데이터를 출력하도록 제어하는 신호이다.
먼저, 제 1 데이터 출력 속도를 갖는 노말 동작 시 데이터 신호(dout)를 출력하는 경우, 데이터(DOb)가 제 1 인버터(20a)에 하이 레벨로 인가되고 데이터(DO)가 제 2 인버터(20b)에 로우로 인가될 경우, 상기 제 1 인버터(20a)의 출력 신호는 로우가 되며 제 2 인버터(20b)의 출력 신호는 하이가 된다.
그리고, 상기 제 1 인버터(20a)와 제 2 인버터(20b)의 출력 신호를 입력받은 데이터 처리부(21)는 NAND 연산을 통해 하이 레벨의 신호를 출력한다.
또한, 제 1 풀업 제어부(22)는 상기 제 1 인버터(20a)와 데이터 처리부(21)의 신호를 입력받아 NAND 연산으로 얻은 하이 레벨의 신호를 출력단에 연속되는 두 개의 인버터를 통해 제 1 출력 구동부(26)의 제 1 풀업 트랜지스터(27) 게이트에 하이 레벨의 신호를 인가한다.
그리고, 제 1 풀다운 제어부(23)는 상기 제 2 인버터(20b)의 하이 레벨의 출력 신호와 상기 데이터 처리부(21)의 하이 레벨의 출력 신호를 입력받아 NAND 연산으로 얻은 로우 레벨의 신호를 상기 제 1 풀다운 제어부(23)내의 인버터를 통해 반전된 하이 레벨의 신호로 제 1 출력 구동부(26)의 제 1 풀다운 트랜지스터(28) 게이트에 인가한다.
따라서, 제 1 풀업 트랜지스터(27)가 턴-오프 되고 제 1 풀다운 트랜지스터(28)는 턴-온 되어 상기 제 1 출력 구동부(26)가 0 데이터를 출력한다.
반대로, 데이터(DO)가 제 2 인버터(20b)에 하이 레벨로 인가되고 데이터(DOb)가 제 1 인버터(20a)에 로우 레벨로 인가될 경우, 상기 제 1 인버터(20a)의 출력 신호는 하이가 되며 제 2 인버터(20b)의 출력 신호는 로우가 된다.
그리고, 상기 제 1 인버터(20a)와 제 2 인버터(20b)의 출력 신호를 입력받은 데이터 처리부(21)는 NAND 연산을 통해 하이 레벨의 신호를 출력한다.
또한, 제 1 풀업 제어부(22)는 상기 제 1 인버터(20a)와 데이터 처리부(21)의 신호를 입력받아 NAND 연산으로 얻은 로우 레벨의 신호를 두 개의 인버터를 통해 제 1 출력 구동부(26)의 제 1 풀업 트랜지스터(27) 게이트에 인가한다.
그리고, 제 2 풀다운 제어부(23)는 상기 제 2 인버터(20b)의 로우 레벨의 출력 신호와 상기 데이터 처리부(21)의 하이 레벨의 출력 신호를 입력받아 NAND 연산을 통해 얻은 하이 레벨의 신호를 인버터를 통해 반전된 로우 레벨의 신호로 제 1 풀다운 트랜지스터(28)의 게이트에 인가한다.
따라서, 제 1 풀업 트랜지스터(27)가 턴-온 되고 제 1 풀다운 트랜지스터(28)는 턴-오프 되어 제 1 출력 구동부(26)가 1 데이터를 출력한다.
또한, CAS 레이턴시 제어 신호 또는 주파수 검출 신호에 의해 제 2 데이터출력 속도가 요구되는 데이터(dout)를 출력하는 경우, 데이터(DOb)가 하이가 되고 데이터(DO)가 로우이면, 제 2 풀업 제어부(24)는 상기 CAS 레이턴시 제어 신호 또는 주파수 검출 신호와 제 1 풀업 제어부(22)의 로우 레벨 출력 신호를 입력받아 NAND 연산하여 제 2 풀업 트랜지스터(30)의 게이트로 하이 레벨의 출력 신호를 인가한다.
그리고, 상기 CAS 레이턴시 제어 신호 또는 주파수 검출 신호를 반전시킨 제 3 인버터(20c)의 로우 레벨 출력 신호와 제 1 풀다운 제어부(23)의 로우 레벨 출력 신호를 입력받은 제 2 풀다운 제어부(25)가 NOR 연산하여 하이 레벨 출력 신호를 제 2 풀다운 트랜지스터(31)의 게이트로 인가한다.
따라서, 제 2 풀다운 트랜지스터(31)가 턴-오프 되고 제 2 풀업 트랜지스터(30)는 턴-온 되어 제 2 출력 구동부(29)가 0 데이터를 출력한다.
반대로, 데이터(DOb)가 로우가 되고 데이터(DO)가 하이이면, 제 2 풀업 제어부(24)는 상기 CAS 레이턴시 제어 신호 또는 주파수 검출 신호와 제 1 풀업 제어부(22)의 하이 레벨 출력 신호를 입력받아 NAND 연산하여 제 2 풀업 트랜지스터(30)의 게이트로 로우 레벨의 출력 신호를 인가한다.
그리고, 상기 CAS 레이턴시 제어 신호 또는 주파수 검출 신호를 반전시킨 제 3 인버터(20c)의 로우 레벨 출력 신호와 제 2 풀다운 제어부(23)의 하이 레벨 출력 신호를 입력받은 제 2 풀다운 제어부(25)가 NOR 연산된 로우 레벨 출력 신호를 제 2 풀다운 트랜지스터(31)의 게이트로 인가한다.
따라서, 제 2 풀업 트랜지스터(30)가 턴-온 되고 제 2 풀다운트랜지스터(31)는 턴-오프 되어 제 2 출력 구동부(29)가 1 데이터를 출력한다.
도 4는 구동력이 서로 다른 복수개의 데이터 출력 드라이버를 이용하여 데이터 신호(dout)를 출력하는 본 발명에 의한 반도체 소자의 데이터 출력 드라이버를 설명하기 위한 회로도이다.
도 4에 도시한 바와 같이, 각 DQ에 대응하는 복수개의 데이터 출력 드라이버의 구동력을 각각 다르게 구성하여 데이터 소스(dout_source)로부터 먼 데이터 출력 드라이버의 데이터 출력 속도를 보상한다.
즉, 데이터 소스로부터 거리가 가까운 데이터 출력 드라이버는 구동력이 작게 형성하고 데이터 소스로부터 거리가 먼 데이터 출력 드라이버는 출력 구동부의 PMOS/NMOS 트랜지스터의 사이즈를 크게 형성하여 구동력을 크게 하여 데이터 출력 속도를 높일 수 있다.
상기와 같은 본 발명의 반도체 소자의 데이터 출력 드라이버는 다음과 같은 효과가 있다.
노말 동작 시의 데이터와 고속 동작이 요구되는 경우의 데이터를 구분하여 출력할 수 있도록 출력 구동부를 두 개로 분리함으로써 데이터 출력 드라이버의 구동력을 향상시킬 수 있다.
또한, 반도체 소자의 동작 상황에 따라 출력 구동부를 제어함으로써 데이터 출력 속도를 높일 수 있다.

Claims (5)

  1. 복수개의 DQ 블럭에 대응하는 각각의 데이터 출력 드라이버에 있어서,
    제 1 데이터 출력 속도를 갖는 동작시의 풀업/풀다운 제어 신호를 출력하는 제 1 풀업/풀다운 제어부;
    상기 제 1 데이터 출력 속도보다 빠른 제 2 데이터 출력 속도를 갖는 동작시의 풀업/풀다운 제어 신호를 출력하는 제 2 풀업/풀다운 제어부;
    상기 제 1 풀업/풀다운 제어부에 의해 제 1 데이터 출력 속도로 데이터 신호를 출력하는 제 1 출력 구동부;
    상기 제 2 풀업/풀다운 제어부에 의해 제 2 데이터 출력 속도로 데이터 신호를 출력하는 제 2 출력 구동부를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 데이터 출력 드라이버.
  2. 제 1 항에 있어서, 상기 제 2 출력 구동부는 CAS 레이턴시 제어 신호 또는 노말 동작보다 빠른 주파수 검출 신호에 의해 선택적으로 동작하는 것을 특징으로 하는 반도체 소자의 데이터 출력 드라이버.
  3. 제 1 항에 있어서, 제 1 출력 구동부를 제어하기 위한 풀업/풀다운 제어 신호는 센스 앰프에서 출력되는 데이터(DOb)(DO)를 각각 반전하는 제 1, 2 인버터와, 상기 제 1, 2 인버터의 출력 신호를 NAND 연산하여 구동 제어 신호를 출력하는 데이터 처리부와, 출력단에 연속되는 두 개의 인버터를 포함하고 제 1 인버터와 데이터 처리부의 출력 신호를 NAND 연산하여 노말 동작시의 제 1 풀업 제어 신호를 출력하는 제 1 풀업 제어부와, 출력단에 인버터를 포함하고 제 2 인버터와 데이터 처리부의 출력 신호를 NAND 연산하여 노말 동작시의 제 1 풀다운 제어 신호를 출력하는 제 1 풀다운 제어부에 의해 출력되는 것을 특징으로 하는 반도체 소자의 데이터 출력 드라이버.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 출력 구동부를 제어하기 위한 풀업/풀다운 제어 신호는 CAS 레이턴시 제어 신호 또는 주파수 검출 신호와 반전된 제 1 풀업 제어 신호를 NAND 연산하여 제 2 풀업 제어 신호를 출력하는 제 2 풀업 제어부와, 제 3 인버터에 의해 반전된 CAS 레이턴시 제어 신호 또는 주파수 검출 신호와 반전된 제 1 풀다운 제어 신호를 NOR 연산하여 제 2 풀다운 제어 신호를 출력하는 제 2 풀다운 제어부에 의해 출력되는 것을 특징으로 하는 반도체 소자의 데이터 출력 드라이버.
  5. 제 1 항에 있어서, 상기 제 1 출력 구동부는 전원 전압 단자에 한쪽 전극이 연결되고 다른쪽 전극은 출력단에 연결되어 게이트에 제 1 풀업 제어 신호가 인가되는 제 1 풀업 트랜지스터와, 상기 출력단에 한쪽 전극이 연결되고 다른족 전극은 접지 단자에 연결되어 게이트에 제 1 풀다운 제어 신호가 인가되는 제 1 풀다운 트랜지스터로 구성되고, 상기 제 2 출력 구동부는 전원 전압 단자에 한쪽 전극이 연결되고 다른쪽 전극은 출력단에 연결되어 게이트에 제 2 풀업 제어 신호가 인가되는 제 2 풀업 트랜지스터와, 상기 출력단에 한쪽 전극이 연결되고 다른쪽 전극은 접지 단자에 연결되어 게이트에 제 2 풀다운 제어 신호가 인가되는 제 2 풀다운 트랜지스터로 구성되는 것을 특징으로 하는 반도체 소자의 데이터 출력 드라이버.
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