KR20050099096A - 온 다이 터미네이션 회로 - Google Patents

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Abstract

본 발명은 온 다이 터미네이션 회로에 관한 것으로, DDR2에서 사용하는 온 다이 터미네이션 회로에 있어서, 풀업 및 풀다운용 스위치로 전송게이트를 사용하고, 스위치와 저항의 연결 관계를 바꾸어 풀업 및 풀다운 저항 값을 동일하게 할 수 있고, 입력 핀의 전압을 일정한 값으로 유지할 수 있는 온 다이 터미네이션 회로를 제공한다.

Description

온 다이 터미네이션 회로{On die termination circuit}
본 발명은 온 다이 터미네이션 회로에 관한 것으로, 온 다이 터미네이션 회로의 저항을 온/오프 시키는 스위치 회로에 관한 것이다.
최근 메모리 칩의 추세는 고집적화 및 데이터 처리 속도의 고속화로 요약될 수 있다. 현재 메인 메모리 시장의 주력으로 떠오르고 있는 DDR2에서 그 추세는 명확하게 확인 되고 있다. 즉, 메모리의 용략은 512Mb 이상이고, 데이터 처리 속도는 초당 400Mb 이상이다.
이러한 고속의 데이터 처리 속도를 가능하게 하기 위하여 DDR2에서는 새로 오프 칩 드라이버(Off Chip Driver) 스킴(Scheme)과 온 다이 터미네이션 스킴이 채택되었다. 통상의 온다이 터미네이션 스킴은 전송측에서는 출력회로에 의한 소오스 터미네이션이 해해지고, 수신측에서는 입력패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
도 1은 종래의 온 다이 터미네이션 회로도이다.
도 1을 참조하면, 외부의 입력 핀(10) 데이터를 입력 버퍼(20)로 전송하는 입력 전송라인(L1)과, 제 1 전압원(VDDQ)과 입력 전송라인(L1) 사이에 각기 직력 접속된 제 1 PMOS 트랜지스터(P1)와 제 1 저항(R1)과, 제 2 PMOS 트랜지스터(P2)와 제 2 저항(R2)과, 제 2 전압원(VSSQ)과 입력 전송라인(L1) 사이에 각기 직렬 접속된 제 1 NMOS 트랜지스터(N1)와 제 3 저항(R3)과, 제 2 NMOS 트랜지스터(N2)와 제 4 저항(R4)을 포함한다. 제 1 PMOS 트랜지스터(P1)는 반전된 제 1 터미네이션 신호(/odt_sw1)에 따라 구동하고, 제 2 PMOS 트랜지스터(P2)는 반전된 제 2 터미네이션 신호(/odt_sw2)에 따라 구동한다. 제 1 NMOS 트랜지스터(N1)는 제 1 터미네이션 신호(odt_sw1)에 따라 구동하고, 제 2 NMOS 트랜지스터(N2)는 제 2 터미네이션 신호(odt_sw2)에 따라 구동한다.
제 1 및 제 3 저항은 동일한 저항값을 사용하고, 제 2 및 제 4 저항은 동일한 저항값을 사용하는 것이 바람직하다. 제 1 내지 제 4 저항(R1 내지 R4)의 저항 값은 신호 보전(Signal Integrity)에 있어서 매우 중요한 역할을 한다. 하지만, 일반적인 소자의 제조 공정중, NMOS 트랜지스터와 PMOS 트랜지스터의 공정이 서로 상이하여 그 턴온(Turn-On) 저항이 서로 다르게 되는 문제점이 발생한다. 이로인해 풀업(Pull-Up) 저항과 풀다운(Pull-Down) 저항이 서로 달라지는 문제가 발생한다. 즉, 풀업용 PMOS 트랜지스터의 턴온 저항을 Rp 으로하고, 풀다운용 NMOS 트랜지스터의 턴온 저항을 Rn 이라고 하면, 전체 터미네이션 저항(Rtt)은 {(R1 + Rp)(R1 + Rn)}/(2R1 + Rp + Rn)} 또는 {(R2 + Rp)(R2 + Rn)}/(2R2 + Rp + Rn)} 가 된다. 이로인해 입력 핀의 터미네이션 전압은 Vdd/2가 아닌 다른 값이 되어 신호 보전에 나쁜 영향을 미치게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 풀업과 풀다운용으로 사용하는 PMOS 트랜지스터와 NMOS 트랜지스터를 전송게이트로 바꾸어 풀업 및 풀다운 저항 값을 동일하게 할 수 있고, 입력 핀의 전압을 일정한 값으로 유지할 수 있는 온 다이 터미네이션 회로를 제공한다.
본 발명에 따른 외부의 입력 핀의 데이터를 입력 버퍼로 전송하는 입력 전송라인과, 제 1 전압원과 상기 입력 전송라인 사이에 직렬 접속된 제 1 저항과, 제 1 터미네이션 신호에 따라 구동하는 제 1 전송게이트와, 제 2 전압원과 상기 입력 전송라인 사이에 직렬 접속된 제 2 저항과, 상기 제 1 터미네이션 신호에 따라 구동하는 제 2 전송게이트와, 상기 제 1 전압원과 상기 입력 전송라인 사이에 직렬 접속된 제 3 저항과, 상기 제 2 터미네이션 신호에 따라 구동하는 제 3 전송게이트 및 상기 제 2 전압원과 상기 입력 전송라인 사이에 직렬 접속된 제 4 저항과, 상기 제 2 터미네이션 신호에 따라 구동하는 제 4 전송게이트를 포함하는 온 다이 터미네이션 회로를 제공한다.
바람직하게, 상기 제 1 내지 제 4 전송게이트로 NMOS 트랜지스터 및 PMOS 트랜지스터가 병렬 연결된 구조의 전송게이트를 사용하고, -Vtp 내지 VDD-Vtn 사이의 전압 범위에서 사용하는 것이 효과적이다.
바람직하게, 상기 제 1 및 제 2 저항과, 상기 제 3 및 제 4 저항은 동일한 저항값의 저항을 사용하고, 상기 제 1 전압원으로 VDDQ를 사용하고, 제 2 전압원으로 VSSQ를 사용하는 것이 효과적이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명에 따른 온 다이 터미네이션 회로도이다.
도 2를 참조하면, 외부의 입력 핀(100)의 데이터를 입력 버퍼(200)로 전송하는 입력 전송라인(L10)과, 제 1 전압원(VDDQ)과 입력 전송라인(L10) 사이에 직렬 접속된 제 1 저항(R10) 및 제 1 터미네이션 신호(odt_sw1)에 따라 구동하는 제 1 전송게이트(T1)와, 제 2 전압원(VSSQ)과 입력 전송라인(L10) 사이에 직렬 접속된 제 2 저항(R20) 및 제 1 터미네이션 신호(odt_sw1)에 따라 구동하는 제 2 전송게이트(T2)와, 제 1 전압원(VDDQ)과 입력 전송라인(L10) 사이에 직렬 접속된 제 3 저항(R30) 및 제 2 터미네이션 신호(odt_sw2)에 따라 구동하는 제 3 전송게이트(T3)와, 제 2 전압원(VSSQ)과 입력 전송라인(L10)사이에 직렬 접속된 제 4 저항(R40) 및 제 2 터미네이션 신호(odt_sw2)에 따라 구동하는 제 4 전송게이트(T4)를 포함한다.
제 1 및 제 2 저항(R10 및 R20)과, 제 3 및 제 4 저항(R30 및 R40)은 동일한 저항값의 저항을 사용하는 것이 바람직하다. 제 1 및 제 2 전송게이트(T1 및 T2)내의 NMOS 트랜지스터의 게이트 단자에는 제 1 터미네이션 신호(odt_sw1)를 인가하고, PMOS 트랜지스터에는 반전된 제 1 터미네이션 신호(/odt_sw1)를 인가하는 것이 바람직하다. 제 3 및 제 4 전송게이트(T3 및 T4)내의 NMOS 트랜지스터의 게이트 단자에는 제 2 터미네이션 신호(odt_sw2)를 인가하고, PMOS 트랜지스터에는 반전된 제 2 터미네이션 신호(/odt_sw2)를 인가하는 것이 바람직하다. 제 1 전압원은 VDDQ이고, 제 2 전압원은 VSSQ인 것이 바람직하다.
제 1 내지 제 4 전송게이트(T1 내지 T4)로 NMOS 트랜지스터 및 PMOS 트랜지스터가 병렬 연결된 구조의 전송게이트를 사용하는 것이 바람직하고, 저항과 전송라인 사이에 위치되도록 하는 것이 바람직하다. 전송게이트는 동작의 특성상 전달하고자 하는 전압이 VDD이거나 VSS일 경우 패스 게이트의 NMOS 트랜지스터나 PMOS 트랜지스터중 하나의 트랜지스터는 반드시 컷오프 영역에 있어서 이때 패스 게이트의 턴온 저항은 두 트랜지스터 중 하나의 턴온 저항과 같다. VDD와 VSS 사이의 중간값을 가지는 전압을 전달할 경우에는 NMOS 트랜지스터와 PMOS 트랜지스터 모두 턴온되므로 패스 게이트의 턴온 저항은 두 트랜지스터 각각의 턴온 저항이 병렬 연결된 값이 된다. 따라서 본 발명에서는 제 1 내지 제 4 전송 게이트(T1 내지 T4)가 전달하는 전압이 VDD 또는 VSS가 되지 않도록 저항과 스위치 역할을 하는 전송 게이트의 위치를 서로 바꾸어 사용하는 것이 바람직하다. 이로써, 두 트랜지스터가 전달하는 전압은 VDD와 VSS 사이의 전압이 되고, 이때 전송 게이트의 턴온 저항은 NMOS 트랜지스터의 저항과 PMOS 트랜지스터의 턴온 저항의 병렬 저항값으로 -Vtp 내지 VDD-Vtn 사이의 전압 범위에서는 거의 일정한 값을 유지하게 된다. 상기에서 Vtp는 PMOS 트랜지스터의 문턱 전압이고, Vtn은 NMOS 트랜지스터의 문턱전압이다. 풀업 저항과 풀다운 저항의 값을 같게 할 수 있고, 입력핀의 전압이 정확히 VDD/2를 유지하게 할 수 있어 신호 보전을 향상시킬 수 있다.
이하 상술한 구성을 갖는 본 발명의 온 다이 터미네이션 회로의 동작을 설명하면 다음과 같다.
두개의 모듈중 하나의 모듈이 동작하고, 나머지 하나의 모듈이 동작하지 않을 경우, 동작하지 않은 모듈의 온 다이 터미네이션 회로에 소정의 터미네이션 신호를 인가하여 목표로하는 터미네이션 저항을 생성하고, 이를 이용하여 동작 모듈의 시그널이 잘 나오도록 한다.
도 3은 본 발명에 따른 온 다이 터미네이션 회로의 동작을 설명하기 위한 개념도이다.
도 2 및 도 3을 참조하면, 디램의 칩 외부의 ODT 핀(300s)에 ODT 인에이블 신호(ODT)가 인가되면 이신호가 칩 내부의 ODT 컨트롤 로직(310s)에 전달된다. 칩 내부의 ODT 컨트롤 로직(310s)에서는 EMRS(Extended Mode Register Set)에서 셋팅된 타겟 저항에 따라 제 1 또는 제 2 터미네이션 신호(odt_sw1, /odt_sw1, odt_sw2 및 /odt_sw2)를 생성한다.
제 1 및 제 2 터미네이션 신호(odt-sw1 및 odt-sw2)가 인가되면, 제 1 및 제 2 터미네이션 신호(odt_sw1 및 odt_sw2)의 로직 상태에 따라 제 1 및 제 2 전송게이트(T1 및 T2) 또는 제 3 및 제 4 전송게이트(T3 및 T4)가 구동하여 소정의 터미네이션 저항 값에 따라 입력핀을 터미네이션 되도록 한다(320s). 이때 모든 DQ, DQS, /DQS 및 DM핀이 터미네이션 되도록 할 수 있다.
구체적으로, EMRS의 A6와 A2의 값이 각각 0, 1이면 타겟 터미네이션 저항은 70 내지 80Ω이고, 제 1 터미네이션 신호(odt-sw1)와 반전된 제 1 터미네이션 신호(/odt_sw1)를 생성한다. 만일 EMRS의 A6와 A2가 각각 1, 0이면 타겟 터미네이션 저항은 140 내지 160Ω이고, 제 2 터미네이션 신호(odt_sw2)와 반전된 제 2 터미네이션 신호(/odt_sw2)를 생성한다. 이를 통해 제 1 및 제 2 전송게이트(T1 및 T2)가 턴온되거나, 제 3 및 제 4 전송게이트(T3 및 T4)가 턴온되어 입력 핀이 터미네이션된다.
상술한 바와 같이, 본 발명은 DDR2에서 사용하는 온 다이 터미네이션 회로에 있어서, 풀업 및 풀다운용 스위치로 전송게이트를 사용하고, 스위치와 저항의 연결 관계를 바꾸어 풀업 및 풀다운 저항 값을 동일하게 할 수 있고, 입력 핀의 전압을 일정한 값으로 유지할 수 있다.
도 1은 종래의 온 다이 터미네이션 회로도이다.
도 2는 본 발명에 따른 온 다이 터미네이션 회로도이다.
도 3은 본 발명에 따른 온 다이 터미네이션 회로의 동작을 설명하기 위한 개념도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 입력 핀 20, 200 : 입력 버퍼

Claims (3)

  1. 외부의 입력 핀의 데이터를 입력 버퍼로 전송하는 입력 전송라인;
    제 1 전압원과 접속된 제 1 저항;
    상기 제 1 저항과 상기 입력 전송라인 사이에 접속되어, 제 1 터미네이션 신호에 따라 구동하는 제 1 전송게이트;
    제 2 전압원과 접속된 제 2 저항;
    상기 제 2 저항과 상기 입력 전송라인 사이에 접속되어, 상기 제 1 터미네이션 신호에 따라 구동하는 제 2 전송게이트;
    상기 제 1 전압원과 접속된 제 3 저항;
    상기 제 3 저항과 상기 입력 전송라인 사이에 접속되어, 상기 제 2 터미네이션 신호에 따라 구동하는 제 3 전송게이트;
    상기 제 2 전압원과 접속된 제 4 저항; 및
    상기 제 4 저항과 상기 입력 전송라인 사이에 접속되어, 상기 제 2 터미네이션 신호에 따라 구동하는 제 4 전송게이트를 포함하는 온 다이 터미네이션 회로.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 4 전송게이트 각각은 NMOS 트랜지스터 및 PMOS 트랜지스터가 병렬 연결된 구조이며, -Vtp 내지 VDD-Vtn 사이의 전압 범위에서 사용하는 온 다이 터미네이션 회로.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 저항과, 상기 제 3 및 제 4 저항은 동일한 저항값의 저항을 사용하고, 상기 제 1 전압원으로 VDD를 사용하고, 제 2 전압원으로 VSS를 사용하는 온 다이 터미네이션 회로.
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