KR100410552B1 - 반도체 메모리의 종단임피던스 정합부 제어장치 및 그 방법 - Google Patents

반도체 메모리의 종단임피던스 정합부 제어장치 및 그 방법 Download PDF

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Abstract

본 발명은 반도체 메모리의 종단임피던스 정합부를 온/오프 제어하여 반도체의 기능분석이나 신뢰성분석을 용이하게 하기 위한 기술이다.
본 발명은 반도체 메모리의 테스트모드나 input pin open/short 테스트의 경우 종단임피던스 정합부에 누설전류가 흐르지 않도록 하여 다른 회로들이 갖는 누설전류를 파악할 수 있도록 하고, 또한 AC/DC 특성 분석을 용이하게 한다.

Description

반도체 메모리의 종단임피던스 정합부 제어장치 및 그 방법{DEVICE AND METHOD FOR CONTROLLING INPUT TERMINATION OF SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리의 종단임피던스 정합부 제어장치에 관한 것으로, 특히 반도체 메모리의 종단임피던스 정합부를 온/오프 제어하여 테스트 시 반도체 메모리의 초기 불량, 기능 분석, 신뢰성 분석을 용이하게 하는 종단임피던스 정합부 제어장치 및 그 방법에 관한 것이다.
일반적으로 1Gbps 이상의 데이터 전송률을 갖는 초고속반도체 메모리는 종단임피던스 정합부(input termination)을 구비하고 있으며, 이 종단임피던스 정합부은 정상적인 읽기 쓰기 동작에서 데이터를 수신할 시 임피던스매칭을 통해 반사파로 인한 신호전달의 왜곡을 줄이는데 사용되고 있다. 예를 들어 반도체 메모리인 에스램(SRAM) 등이 케쉬 메모리로 사용될 경우에는 CPU와 데이터를 직접 주고 받게 되는데, 이때 전송되는 전송라인의 임피던스와 SRAM내의 수신단의 임피던스가 매칭이 되지 않게 되면 외부 신호가 왜곡된 형태로 수신된다.
즉, 낮은 주파수의 외부 입력신호의 경우 현재 신호의 하강시간(FALLING TIME)부터 다음 신호의 상승시간(RISING TIME)까지 걸리는 시간적 마진이 있으나, 고속동작을 요하는 높은 주파수의 경우 입력신호는 현재 신호의 하강시간(FALLING TIME)이 끝나기 전에 다음 신호의 상승시간(RISING TIME)과 겹치게 된다. 따라서 CPU로부터 전송라인을 통해 SRAM에 특정 신호를 전송하였을 시 올바른 신호를 받을 수 없게 된다.
도 1은 종래의 반도체 메모리에서 임피던스 정합부 제어회로 구성도이다.
전송선로를 통해 신호를 입력하기 위한 입력단자(P1)와, 저항(R1, R2)이 VDD와 그라운드 사이에 직렬 접속되어 상기 입력단자(P1)에 연결된 전송라인으로 신호가 수신될 때 임피던스를 매칭시키기 위한 종단임피던스 정합부(10)과, 상기 종단임피던스 정합부(10)을 통해 임피던스 매칭이 되어 입력되는 신호를 수신하기 위한 노말수신기(12)로 구성되어 있다.
도 1을 참조하면, 2개의 저항(R1, R2)으로 이루어진 종단임피던스 정합부(10)은 전송선로와 임피던스를 같게 하여 수신되는 신호의 왜곡을 줄여 올바른 신호를 내부로 전달한다. 그런데 종단임피던스 정합부(10)은 임피던스 매칭을 위해 전원전압 VDD가 공급되면 직렬 접속된 2개의 저항(R1, R2)을 통해 과도한 전류가 흐르게 된다. 따라서 노말수신기(12)에서는 수신되는 신호를 변환하는 과정에서 제조 불량으로 인해 생길 수 있는 누설전류를 파악하기 어렵게 한다. 또한 상기 종단임피던스 정합부(10)가 동작하고 있는 상태에서는 과도한 전류가 흐르게 되므로 종단임피던스 정합부를 오프 한다면, 테스트 장비의 허용 전류 범위 내에서 많은 수의 반도체 메모리를 동시 테스트할 수 있는 부가적인 이득이 있다.
따라서 본 발명의 목적은 반도체 메모리에서 테스트 회로를 통해서 종단임피던스 정합부의 누설전류가 흐르지 않도록 제어하는 종단임피던스 정합부 제어장치 및 그 방법을 제공함에 있다.
도 1은 종래의 반도체 메모리에서 임피던스 정합부 제어회로 구성도
도 2는 본 발명의 일 실시 예에 따른 테스트회로와 패드를 통한 반도체 메모리의 기능 및 신뢰성 테스트 시 종단임피던스 정합부 제어장치의 구성도
도 3은 본 발명의 실시의 또 다른 예로써 테스트회로와 패드를 통한 반도체 메모리의 기능 및 신뢰성 테스트 시 종단임피던스 정합부 제어장치의 구성도
* 도면의 주요부분에 대한 부호의 설명 *
60: 종단임피던스 정합부 54: 노말수신기
50,52: 제1 및 제2 스위치 46: 패드
40: 테스트회로
상기 목적을 달성하기 위한 본 발명의 반도체 메모리의 종단임피던스 정합부 제어장치에 있어서, 전송라인으로 신호가 수신될 때 임피던스를 매칭시키기 위한 종단임피던스 정합부와, 외부로부터 테스트 명령 입력단자를 통해 온/오프 테스트명령 및 온/오프 테스트 해제명령을 받아 상기 종단임피던스 정합부 온/오프 제어신호를 출력하는 테스트회로와, 외부로부터 임피던스 정합부 온 또는 오프 테스트명령을 받기 위한 패드와, 입력핀 오픈/쇼트(open/short) 테스트 명령 또는 해제 명령을 출력하는 테스트회로와, 상기 테스트회로의 종단임피던스 정합부 온 또는 오프 제어신호에 의해 스위칭 온 또는 오프 하는 제1 및 제2 스위치로 구성함을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리의 종단임피던스 정합부 제어방법에 있어서, 상기 테스트회로의 테스트 입력핀을 통해 종단임피던스 정합부 오프 명령어 또는 입력핀 오픈/쇼트(open/short) 테스트 명령어를 인가하는 과정과, 상기 명령어가 인가될 시 종단임피던스 정합부 오프 제어신호를 발생하는 과정과, 상기 발생한 종단임피던스 정합부 오프제어신호에 의해 상기 종단임피던스 정합부에 전류가 흐르지 않도록 상기 스위치를 오프시키는 과정으로 이루어짐을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리의 종단임피던스 정합부 제어장치의 구성도이다.
전송선로를 통해 신호를 입력하기 위한 입력단자(P11)와, 테스트 명령 입력단자(P01)와, 2개의 저항(R11, R12)이 VDD와 그라운드 사이에 직렬 접속되어 상기 입력단자(P11)에 연결된 전송라인으로 신호가 수신될 때 임피던스를 매칭시키기 위한 종단임피던스 정합부(60)과, 상기 종단임피던스 정합부(60)를 통해 임피던스 매칭이 되어 입력되는 신호를 수신하기 위한 노말수신기(54)와, 외부로부터 테스트 명령 입력단자(P01)를 통해 입력된 신호를 받아 입력핀 open/short 테스트 명령 및 open/short 테스트 해제 명령을 출력하는 open/short 테스트 로직(42)과, 외부로부터 온/오프 테스트명령 및 온/오프 테스트 해제명령을 받아 상기 종단임피던스 정합부 온/오프 제어신호를 출력하는 온/오프 명령어 발생 로직(44)을 포함하는 테스트 회로(40)와, 종단임피던스 정합부 온/오프 제어신호를 입력하기 위한 패드(46)와, 상기 테스트회로(40)로부터 출력된 상기 종단임피던스 정합부 온/오프 제어신호와, 패드(46)로부터 입력된 종단임피던스 정합부 온/오프 제어신호를 논리합하여 출력하는 오아게이트(48)와, 상기 2개의 저항(R11, R12) 사이에 접속되어 상기 오아게이트(48)로부터 출력된 종단임피던스 정합부 온/오프 제어신호에 의해 스위칭 온/오프 하여 누설전류를 차단하기 위한 제1 및 제2 스위치(50, 52)와, 상기 종단임피던스 정합부(60)를 통해 임피던스 매칭이 되어 입력되는 신호를 수신하기 위한 노말수신기(54)로 구성되어 있다. 상기 종단임피던스 정합부(60)는 2개의 저항(R11, 12)과 제1 및 제2 스위치(50, 52)를 포함할 수도 있다.
도시하지 않은 반도체 메모리의 테스트 명령 입력단자(P01)를 통해 종단임피던스 정합부 오프 명령어, 입력핀 open/short 테스트 명령어가 입력되면 상기 테스트 회로(40)는 이 테스트명령 및 테스트 해제 명령을 저장하고, 미리 저장되어 있는 테스트명령과 일치하는지 검출하여 미리 저장되어 있는 테스트명령과 일치할 경우 종단임피던스 정합부 오프제어신호를 출력한다. 또한 상기 온/오프 신호를 받는 패드(46)부터 입력된 종단임피던스 정합부 오프제어신호는 오아게이트(48)를 통해 제1 및 제1 및 제2 스위치(50, 52)의 제어단자로 인가되어 제1 및 제2 스위치(50, 52)를 오프시킨다. 상기 제1 및 제2 스위치(50, 52)가 오프되면 2개의 저항(R11, R12)으로 이루어진 종단임피던스 정합부(60)에 누설전류가 흐르지 않게 되어 입력단자(P11)를 통해 입력된 신호가 노말 수신기(54)로 인가되므로, 노말 수신기(54)의 신뢰성 분석을 위한 누설전류를 측정할 수 있다. 이때 테스트 회로(40), 즉 온/오프 명령어발생 로직(44)과 open/short 테스트 로직(42)은 레지스터를 구비하며, 그 레지스터에 온/오프 제어 명령어 및 온/오프 제어 해제 명령어를 저장하고 있다.
따라서 AC/DC 성능 분석을 위해 사용하는 임피던스 정합부 테스트 명령어나 입력핀 open/short 테스트 명령어 또는 패드(46)로부터 들어오는 임피던스 정합부 오프 제어신호를 통해서 제1 및 제2 스위치(50, 52)를 오프시켜 종단임피던스 정합부(60)에 의해 누설전류가 흐르지 않도록 한다.
그리고 도 2에서 제1 및 제2 스위치(50, 52)는 피모오스 트랜지스터나 엔모스 트랜지스터로 구현 가능하다.
도 3은 본 발명의 또 다른 실시 예에 따른 반도체 메모리의 종단임피던스 정합부 제어장치의 구성도이다.
전송선로를 통해 신호를 입력하기 위한 입력단자(P21)와, 테스트 명령 입력단자(P02)와, 도 2에서 도시한 저항(R11)과 스위치(50)를 대신하는 도 3의 스위치(61)과, 도 2에서 도시한 저항(R12)과 스위치(52)를 대신하는 도 3의 스위치(62)는 VDD와 그라운드 사이에 직렬 접속되어 상기 입력단자(P21)에 연결된 전송라인으로 신호가 수신될 때 임피던스를 매칭시키기 위한 종단임피던스 정합부(70)와, 상기 종단임피던스 정합부(70)를 통해 임피던스 매칭이 되어 입력되는 신호를 수신하기 위한 노말수신기(64)와, 외부로부터 테스트 입력핀을 통해 입력된 신호를 받아 입력핀 open/short 테스트 명령 및 open/short 테스트 해제 명령을 출력하는 open/short 테스트 로직(51)과, 외부로부터 종단 임피던스 정합부 테스트 온/오프 명령을 받아 상기 종단임피던스 정합부 온/오프 제어신호를 출력하는 온/오프 명령어발생 로직(53)을 포함하는 테스트 회로(55)와, 종단임피던스 정합부 온/오프 제어신호를 입력하기 위한 패드(56)와, 상기 테스트회로(55)로부터 출력된 상기 종단임피던스 정합부 온/오프 제어신호와, 패드(56)로부터 입력된 종단임피던스 정합부 온/오프 제어신호를 논리합하여 출력하는 오아게이트(58)와, 상기 오아게이트(58)으로부터 출력된 종단임피던스 정합부 온/오프 제어신호에 의해 스위칭 온/오프 하여 누설전류를 차단하기 위한 제1 및 제2 스위치(61, 62)와, 상기 종단임피던스 정합부(70)를 통해 임피던스 매칭이 되어 입력되는 신호를 수신하기 위한 노말수신기(64)로 구성되어 있다.
도시하지 않은 반도체 메모리의 테스트 명령 입력단자(P02)를 통해 종단임피던스 정합부 테스트 명령어, 입력핀 open/short 테스트 명령어가 입력되면 상기 테스트 회로(55)는 이 테스트명령 및 테스트 해제 명령을 저장하며, 미리 저장되어 있는 테스트명령과 일치하는지 검출하여 미리 저장되어 있는 테스트명령과 일치할 경우 종단임피던스 정합부 오프제어신호를 출력한다. 또한 상기 온/오프 신호를 받는 패드(56)로부터 입력된 종단임피던스 정합부 오프제어신호는 오아게이트(58)를 통해 제1 및 제1 및 제2 스위치(61, 62)의 제어단자로 인가되어 제1 및 제2 스위치(61, 62)를 오프시킨다. 상기 제1 및 제2 스위치(61, 62)가 오프되면 종단임피던스 정합부(70)에 누설전류가 흐르지 않게 되어 입력단자(P21)를 통해 신호가 입력되면 노말 수신기(64)로 인가되므로, 노말 수신기(64)의 신뢰성 분석을 위한 누설전류를 측정할 수 있다. 이때 테스트 회로(55), 즉 온/오프 명령어발생 로직(53)과 open/short 테스트 로직(51)은 레지스터를 구비하며, 그 레지스터에 온/오프 제어 명령어 및 온/오프 제어 해제 명령어를 저장하고 있다.
따라서 AC/DC 성능 분석을 위해 사용하는 테스트 명령어나 입력핀 open/short test 명령어 또는 패드(56)로부터 들어오는 오프 신호를 통해서 제1 및 제2 스위치(61, 62)를 오프시켜 종단임피던스 정합부(70)에 의해 누설전류가 흐르지 않도록 한다.
그리고 도 3의 제1 및 제2 스위치(61, 62)는 게이트 제어에 의해서 온/오프할 수 있으며, 온 되어 있을 경우 저항으로 작용하여 종단임피던스 정합부로 동작할 수 있다. 또한 상기 제1 및 제2 스위치(61, 62)는 엔모오스 트랜지스터나 피모오스 트랜지스터로 구현 가능하다.
상술한 바와 같이 본 발명은 반도체 메모리의 종단임피던스 정합부 오프 명령어나 입력핀 open/short 테스트 시 종단임피던스 정합부에 누설전류가 흐르지 않도록 하여 다른 회로들이 갖는 누설전류를 파악할 수 있도록 하고, 또한 종단임피던스 정합부에 전류가 흐르지 않게하여 AC/DC 특성 분석을 용이하게 하는 효과가 있으며, 또한 테스트 장비의 허용 전류범위를 작게 하므로 고가의 장비를 사용하지 않게 되어 비용을 절감할 수 있는 부가적인 효과가 있다.

Claims (17)

  1. 반도체 메모리의 종단임피던스 정합부 제어장치에 있어서,
    전송라인으로부터 신호 입력단자를 통해 신호가 수신될 때 임피던스를 매칭시키기 위한 종단임피던스 정합부과,
    외부로부터 임피던스 정합부 온 명령 또는 임피던스 정합부 오프 명령을 받아 종단임피던스 정합부 온 또는 오프 제어신호를 출력하는 테스트회로와,
    상기 테스트회로의 종단임피던스 정합부 온 또는 오프 제어신호에 의해 스위칭 온/오프 하여 상기 종단임피던스 정합부에 전류를 흐르게 하거나 차단하는 제1 및 제2 스위치로 구성함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  2. 제1항에 있어서,
    제1 및 제2 스위치는 트랜지스터로 구성함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  3. (삭제)
  4. 제1항에 있어서,
    제1 및 제2 스위치는 상기 테스트회로로부터 종단임피던스 정합부 오프 제어신호가 출력될 시 스위칭 오프되어 테스트 시 상기 종단임피던스 정합부의 누설전류를 차단함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  5. 반도체 메모리의 종단임피던스 정합부 제어장치에 있어서,
    외부로부터 입출력핀 오픈/테스트 명령 또는 오픈/쇼트 테스트 해제명령을 받아 종단임피던스 정합부 오프 명령 및 오프 해제명령을 받아 종단임피던스 정합부 온/오프 제어신호를 출력하는 테스트회로와,
    상기 테스트회로부터 종단임피던스 정합부 온 제어신호가 출력될 시 전송라인을 통해 수신되는 신호의 임피던스를 매칭시키며, 상기 테스트회로의 종단임피던스 정합부 오프 제어신호에 의해 누설전류를 차단하기 위한 종단임피던스 정합부로 구성함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  6. 제5항에 있어서, 상기 종단임피던스 정합부는,
    제1 및 제2 저항과, 상기 제1 및 제2저항 사이에 연결된 제1 및 제2 스위치로 구성함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  7. 제5항에 있어서, 상기 종단임피던스 정합부는,
    VDD와 접지사이에 제1 및 제2 트랜지스터가 직렬접속되어 게이트 제어에 의해 스위치가 온 되었을 시 상기 제1 및 제2 트랜지스터가 저항으로 동작하며, 오프 되었을 시 차단 스위치로 동작하여 종단임피던스 정합부를 통해 누설 전류를 차단함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  8. 반도체 메모리의 종단임피던스 정합부 제어장치에 있어서,
    전송라인으로부터 수신되는 신호의 임피던스를 매칭시키기 위한 종단임피던스 정합부과,
    외부로부터 종단임피던스 정합부 온 명령 또는 오프 명령을 받기 위한 패드와,
    상기 패드를 통해 입력되는 종단임피던스 정합부 온 또는 오프 제어신호에 의해 스위칭 온/오프 하여 상기 종단임피던스 정합부에 전류를 흐르게 하거나 차단하는 제1 및 제2 스위치로 구성함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  9. 제8항에 있어서,
    외부로부터 테스트 입력핀을 통해 종단임피던스 정합부 오프 명령 및 오프 해제명령을 받아 상기 종단임피던스 정합부 온/오프 제어신호를 상기 제1 및 제2 스위치로 출력하는 테스트회로를 더 구비함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  10. 제8항에 있어서,
    제1 및 제2 스위치는 트랜지스터로 구성함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  11. 제9항에 있어서,
    상기 테스트회로는 레지스터를 구비하여 상기 레지스터에 테스트 명령어 및 테스트 해제 명령어를 저장함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  12. 제8항에 있어서,
    제1 및 제2 스위치는 상기 테스트회로로부터 종단임피던스 정합부 오프 제어신호가 출력될 때 스위칭 오프되어 상기 종단임피던스 정합부의 누설전류를 차단함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  13. 반도체 메모리의 종단임피던스 정합부 제어장치에 있어서,
    외부로부터 종단임피던스 정합부 온 또는 오프 제어신호를 입력하기 위한 패드와,
    상기 패드를 통해 종단임피던스 정합부 온 제어신호가 입력될 시 스위칭 온되어 전송라인으로부터 수신되는 신호의 임피던스를 매칭시키고, 상기 패드를 통해 입력되는 종단임피던스 정합부 오프 제어신호가 입력될 시 스위칭 오프 되어 누설전류를 차단하기 위한 종단임피던스 정합부로 구성함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  14. 제13항에 있어서, 상기 종단임피던스 정합부는,
    제1 및 제2 저항과, 상기 제1 및 제2저항 사이에 연결된 제1 및 제2 스위치로 구성함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  15. 제13항에 있어서, 상기 종단임피던스 정합부는,
    VDD와 접지사이에 제1 및 제2 트랜지스터가 직렬 접속되어 게이트 제어에 의해 스위치가 온 되었을 시 트랜지스터가 저항으로 동작하며, 오프 되었을 시 차단 스위치로 동작하여 종단임피던스 정합부를 통해 누설 전류를 차단함을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어장치.
  16. 테스트회로와, 종단임피던스 정합부의 전류 흐름을 단속하기 위한 스위치를 구비한 반도체 메모리의 종단임피던스 정합부 제어방법에 있어서,
    외부로부터 상기 테스트회로의 테스트 명령 입력단자를 통해 종단임피던스 정합부 온 명령 또는 오프 명령어를 인가하는 과정과,
    상기 종단임피던스 정합부 온 명령 또는 오프 명령어가 인가될 시 종단임피던스 정합부 온/오프 제어신호를 발생하는 과정과,
    상기 발생한 종단임피던스 정합부 온 또는 오프제어신호에 의해 상기 종단임피던스 정합부에 전류가 흐르지 않도록 상기 스위치를 오프시켜 상기 종단임피던스 정합부의 누설전류를 차단하는 과정으로 이루어짐을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어방법.
  17. 종단임피던스 정합부의 전류 흐름을 단속하기 위한 스위치를 구비한 반도체 메모리의 종단임피던스 정합부 제어방법에 있어서,
    패드를 통해 종단임피던스 정합부 온 또는 오프 제어신호를 입력하는 과정과,
    상기 패드를 통해 입력한 종단임피던스 정합부 오프제어신호에 의해 상기 종단임피던스 정합부에 전류가 흐르지 않도록 상기 스위치를 오프시켜 상기 종단임피던스 정합부의 누설전류를 차단하는 과정으로 이루어짐을 특징으로 하는 반도체 메모리의 종단임피던스 정합부 제어방법.
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