JPH0583114A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0583114A JPH0583114A JP3242270A JP24227091A JPH0583114A JP H0583114 A JPH0583114 A JP H0583114A JP 3242270 A JP3242270 A JP 3242270A JP 24227091 A JP24227091 A JP 24227091A JP H0583114 A JPH0583114 A JP H0583114A
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- Japan
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- output
- state
- pull
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- Pending
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Abstract
(57)【要約】
【目的】半導体集積回路の入出力バッファで、これに接
続される外部の入出力バッファドライバとの入出力遷移
タイミングのずれから発生する入力バッファの不定状態
を防ぐ。これにより、回路の誤動作，電源・グランドラ
インノイズ，論理回路設計時の制限，およびテスト時の
工数増加を防いで、信頼性の高い半導体集積回路を低コ
ストで提供する。 【構成】入出力端子１に対し、プルアップ，プルダウン
の機能を持つ負荷スイッチ６および８を設ける。負荷ス
イッチを、出力バッファ３の出力ライン信号ＤO とハイ
インピーダンスコントロール信号ＣH と論理ゲートコン
トロールライン信号ＣL を入力とする論理ゲート１２で
制御する。出力バッファ３がハイインピーダンスコント
ロール信号ＣH によってアクティブ状態からハイインピ
ーダンス状態に移る時、出力ライン信号ＤO がハイなら
ば、負荷スイッチ６はオン、負荷スイッチ８がオフして
入出力端子１のレベルがハイに保たれる。
続される外部の入出力バッファドライバとの入出力遷移
タイミングのずれから発生する入力バッファの不定状態
を防ぐ。これにより、回路の誤動作，電源・グランドラ
インノイズ，論理回路設計時の制限，およびテスト時の
工数増加を防いで、信頼性の高い半導体集積回路を低コ
ストで提供する。 【構成】入出力端子１に対し、プルアップ，プルダウン
の機能を持つ負荷スイッチ６および８を設ける。負荷ス
イッチを、出力バッファ３の出力ライン信号ＤO とハイ
インピーダンスコントロール信号ＣH と論理ゲートコン
トロールライン信号ＣL を入力とする論理ゲート１２で
制御する。出力バッファ３がハイインピーダンスコント
ロール信号ＣH によってアクティブ状態からハイインピ
ーダンス状態に移る時、出力ライン信号ＤO がハイなら
ば、負荷スイッチ６はオン、負荷スイッチ８がオフして
入出力端子１のレベルがハイに保たれる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に入出力バッファを備えたデジタル半導体集積回路に
関する。
特に入出力バッファを備えたデジタル半導体集積回路に
関する。
【０００２】
【従来の技術】従来、この種のデジタル半導体集積回路
（以後、集積回路と記す）の入出力バッファは、図３に
示すように、入力バッファ２の入力端とハイインピーダ
ンス機能付出力バッファ（以後、出力バッファと記す）
３の出力端とが短絡され、入出力端子１に接続されると
いう構成となっているのが一般的である。
（以後、集積回路と記す）の入出力バッファは、図３に
示すように、入力バッファ２の入力端とハイインピーダ
ンス機能付出力バッファ（以後、出力バッファと記す）
３の出力端とが短絡され、入出力端子１に接続されると
いう構成となっているのが一般的である。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
バッファでは、集積回路内部および周辺回路のレーシン
グなどにより、入力バッファ２の不定状態や入力ライン
４の発振が確実に発生する。これは、入出力バッファの
出力・入力切り換り時に、出力バッファ２がハイインピ
ーダンス状態へ遷移するタイミングと、入出力端子１に
接続されている外部の入出力バッファドライバ（図示せ
ず）が入力状態から出力状態へ遷移するタイミングとの
ずれから生ずるものである。
バッファでは、集積回路内部および周辺回路のレーシン
グなどにより、入力バッファ２の不定状態や入力ライン
４の発振が確実に発生する。これは、入出力バッファの
出力・入力切り換り時に、出力バッファ２がハイインピ
ーダンス状態へ遷移するタイミングと、入出力端子１に
接続されている外部の入出力バッファドライバ（図示せ
ず）が入力状態から出力状態へ遷移するタイミングとの
ずれから生ずるものである。
【０００４】この入力バッファ２の不定状態や入力ライ
ン４の発振などにより、回路の誤動作，出力同士が短絡
することによる製品の劣化あるいは電源・グランドライ
ンノイズの発生など様々な弊害が生ずる。また、このた
めに、入出力端子１を記憶回路のクロックラインに接続
することが禁止されるなどのように、集積回路の論理設
計に対して制限が付け加えられる。更には、ファンクシ
ョンテスト時には、これらの問題に対処するために、特
殊なテストパターンを使用しなくてはならず、そのテス
トパターンを発生するためのツールの開発，検証ツール
の開発あるいはテスター上でのタイミング設定の検討が
必要になるなど、設計上，信頼性上，製造コスト上およ
び使用上での様々な問題が生ずる。
ン４の発振などにより、回路の誤動作，出力同士が短絡
することによる製品の劣化あるいは電源・グランドライ
ンノイズの発生など様々な弊害が生ずる。また、このた
めに、入出力端子１を記憶回路のクロックラインに接続
することが禁止されるなどのように、集積回路の論理設
計に対して制限が付け加えられる。更には、ファンクシ
ョンテスト時には、これらの問題に対処するために、特
殊なテストパターンを使用しなくてはならず、そのテス
トパターンを発生するためのツールの開発，検証ツール
の開発あるいはテスター上でのタイミング設定の検討が
必要になるなど、設計上，信頼性上，製造コスト上およ
び使用上での様々な問題が生ずる。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、入力バッファの入力端とハイインピーダンス機能付
出力バッファの出力端とが共通の入出力端子に接続され
てなる入出力バッファを有する半導体集積回路におい
て、前記入出力バッファは、前記入出力端子と高位電源
ラインとの間に設けられたプルアップ用の負荷スイッチ
と、前記入出力端子と低位電源ラインとの間に設けられ
たプルダウン用の負荷スイッチと、これら２つの負荷ス
イッチの導通状態を制御する論理ゲートとを含み、前記
論理ゲートは、前記出力バッファを介して前記入出力端
子に出力される出力ライン信号と、前記出力バッファの
動作状態を制御するハイインピーダンスコントロール信
号と、この論理ゲートの動作状態を制御する論理ゲート
コントロール信号とを入力とし、前記出力バッファがア
クティブ状態からハイインピーダンス状態に遷移する時
に、前記入出力端子がこの遷移以前の電位の状態を維持
するように、前記プルアップ用負荷スイッチの導通状態
および前記プルダウン用負荷スイッチの導通状態を制御
することを特徴とする。
は、入力バッファの入力端とハイインピーダンス機能付
出力バッファの出力端とが共通の入出力端子に接続され
てなる入出力バッファを有する半導体集積回路におい
て、前記入出力バッファは、前記入出力端子と高位電源
ラインとの間に設けられたプルアップ用の負荷スイッチ
と、前記入出力端子と低位電源ラインとの間に設けられ
たプルダウン用の負荷スイッチと、これら２つの負荷ス
イッチの導通状態を制御する論理ゲートとを含み、前記
論理ゲートは、前記出力バッファを介して前記入出力端
子に出力される出力ライン信号と、前記出力バッファの
動作状態を制御するハイインピーダンスコントロール信
号と、この論理ゲートの動作状態を制御する論理ゲート
コントロール信号とを入力とし、前記出力バッファがア
クティブ状態からハイインピーダンス状態に遷移する時
に、前記入出力端子がこの遷移以前の電位の状態を維持
するように、前記プルアップ用負荷スイッチの導通状態
および前記プルダウン用負荷スイッチの導通状態を制御
することを特徴とする。
【０００６】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の一実施例の構成を
示すブロック図である。図１を参照すると、本実施例で
は、入出力端子（入力バッファ２の入力端および出力バ
ッファ３の出力端）１と高位電源ライン５との間に負荷
機能を持つプルアップ用のスイッチ素子（以後負荷スイ
ッチと記す）６が接続されている。また、グランドライ
ン７と入出力端子１との間にもプルダウン用の負荷スイ
ッチ８が接続されている。
参照して説明する。図１は、本発明の一実施例の構成を
示すブロック図である。図１を参照すると、本実施例で
は、入出力端子（入力バッファ２の入力端および出力バ
ッファ３の出力端）１と高位電源ライン５との間に負荷
機能を持つプルアップ用のスイッチ素子（以後負荷スイ
ッチと記す）６が接続されている。また、グランドライ
ン７と入出力端子１との間にもプルダウン用の負荷スイ
ッチ８が接続されている。
【０００７】プルアップ用負荷スイッチ６およびプルダ
ウン用負荷スイッチ８の導通状態は、出力ライン９，ハ
イインピーダンスコントロールライン１０および論理ゲ
ートコントロールライン１１へ入力される信号により、
論理ゲート１２を介してコントロールされる。出力ライ
ン９がハイレベルである時に、ハイインピーダンスコン
トロールライン１０にロウレベルの信号が入力される
と、出力バッファ３がハイインピーダンス状態になると
同時に、論理ゲート１２を介してプルアップ用負荷スイ
ッチ６がオンして入出力端子１のハイレベルが維持され
る。一方、出力ライン９がロウレベルである時に、ハイ
インピーダンスコントロールライン１０にロウレベルの
信号が入力されると、出力バッファ３がハイインピーダ
ンス状態になると同時にプルダウン用負荷スイッチ８が
オンして入出力端子１のロウレベルが維持される。従っ
て、入出力端子１が出力状態から入力状態に遷移する際
に、内部でのレーシングや外部の入出力バッファドライ
バの切り換わりタイミングとのずれなどが原因で入出力
端子１が不定状態になってしまうことがない。
ウン用負荷スイッチ８の導通状態は、出力ライン９，ハ
イインピーダンスコントロールライン１０および論理ゲ
ートコントロールライン１１へ入力される信号により、
論理ゲート１２を介してコントロールされる。出力ライ
ン９がハイレベルである時に、ハイインピーダンスコン
トロールライン１０にロウレベルの信号が入力される
と、出力バッファ３がハイインピーダンス状態になると
同時に、論理ゲート１２を介してプルアップ用負荷スイ
ッチ６がオンして入出力端子１のハイレベルが維持され
る。一方、出力ライン９がロウレベルである時に、ハイ
インピーダンスコントロールライン１０にロウレベルの
信号が入力されると、出力バッファ３がハイインピーダ
ンス状態になると同時にプルダウン用負荷スイッチ８が
オンして入出力端子１のロウレベルが維持される。従っ
て、入出力端子１が出力状態から入力状態に遷移する際
に、内部でのレーシングや外部の入出力バッファドライ
バの切り換わりタイミングとのずれなどが原因で入出力
端子１が不定状態になってしまうことがない。
【０００８】図２は、図１に示すブロック図を論理ゲー
トレベルに展開した一例の回路図である。図２を参照す
ると、本実施例では、負荷スイッチ６がＰＭＯＳトラン
ジスタＰで構成され、負荷スイッチ８がＮＭＯＳトラン
ジスタＮで構成されている。また、論理ゲート１２は、
３入力のＮＯＲ回路１３，３入力のＯＲ回路１４および
インバータ１５で構成されている。ＮＯＲ回路１３は、
出力ライン信号Ｄ0 とハイインピーダンスコントロール
信号ＣH と論理ゲートコントロール信号ＣL とが入力さ
れており、出力がＮＭＯＳトランジスタＮのゲートに入
力されている。ＯＲ回路１４は、出力ライン信号ＤO の
反転信号とハイインピーダンスコントロール信号ＣH と
論理ゲートコントロール信号ＣL とが入力されており、
出力がＰＭＯＳトランジスタＰのゲートに入力されてい
る。
トレベルに展開した一例の回路図である。図２を参照す
ると、本実施例では、負荷スイッチ６がＰＭＯＳトラン
ジスタＰで構成され、負荷スイッチ８がＮＭＯＳトラン
ジスタＮで構成されている。また、論理ゲート１２は、
３入力のＮＯＲ回路１３，３入力のＯＲ回路１４および
インバータ１５で構成されている。ＮＯＲ回路１３は、
出力ライン信号Ｄ0 とハイインピーダンスコントロール
信号ＣH と論理ゲートコントロール信号ＣL とが入力さ
れており、出力がＮＭＯＳトランジスタＮのゲートに入
力されている。ＯＲ回路１４は、出力ライン信号ＤO の
反転信号とハイインピーダンスコントロール信号ＣH と
論理ゲートコントロール信号ＣL とが入力されており、
出力がＰＭＯＳトランジスタＰのゲートに入力されてい
る。
【０００９】この論理ゲート１２は、論理ゲートコント
ロール信号ＣL がハイレベルの時には不活性になる。す
なわち、この場合には、ＮＯＲ回路１３は、出力信号Ｄ
O およびハイインピーダンスコントロール信号ＣH のレ
ベルに関りなくロウレベルの信号を出力し、ＮＭＯＳト
ランジスタＮがオフとなる。一方、ＯＲ回路１４が、出
力信号ＤO およびハイインピーダンスコントロール信号
ＣH のレベルに関りなくハイレベルの信号を出力するの
で、ＰＭＯＳトランジスタＰがオフとなる。従って、論
理ゲートコントロール信号ＣL がハイの時は、２つのＭ
ＯＳトランジスタとも入出力端子１から切り離される。
ロール信号ＣL がハイレベルの時には不活性になる。す
なわち、この場合には、ＮＯＲ回路１３は、出力信号Ｄ
O およびハイインピーダンスコントロール信号ＣH のレ
ベルに関りなくロウレベルの信号を出力し、ＮＭＯＳト
ランジスタＮがオフとなる。一方、ＯＲ回路１４が、出
力信号ＤO およびハイインピーダンスコントロール信号
ＣH のレベルに関りなくハイレベルの信号を出力するの
で、ＰＭＯＳトランジスタＰがオフとなる。従って、論
理ゲートコントロール信号ＣL がハイの時は、２つのＭ
ＯＳトランジスタとも入出力端子１から切り離される。
【００１０】次に、論理ゲートコントロール信号ＣL が
ロウレベルにある（すなわち論理ゲート１２が活性状態
にある）ものとする。この状態で、先ず、出力バッファ
３が出力状態にあってロウレベルの信号を入出力端子１
に出力している状態、つまりＣL がロウ，ＣH がハイ，
ＤOがロウの状態からハイインピーダンスコントロール
信号ＣH がロウになって、出力バッファ３がハイインピ
ーダンス状態になる場合を考える。この時には、ＮＯＲ
回路１３がハイレベルの信号を出力するので、ＮＭＯＳ
トランジスタＮがオンする。一方、ＯＲ回路１４がハイ
レベルの信号を出力するので、ＰＭＯＳトランジスタＰ
がオフとなる。従って、入出力端子１のレベルはロウで
あって、元のレベルを維持する。
ロウレベルにある（すなわち論理ゲート１２が活性状態
にある）ものとする。この状態で、先ず、出力バッファ
３が出力状態にあってロウレベルの信号を入出力端子１
に出力している状態、つまりＣL がロウ，ＣH がハイ，
ＤOがロウの状態からハイインピーダンスコントロール
信号ＣH がロウになって、出力バッファ３がハイインピ
ーダンス状態になる場合を考える。この時には、ＮＯＲ
回路１３がハイレベルの信号を出力するので、ＮＭＯＳ
トランジスタＮがオンする。一方、ＯＲ回路１４がハイ
レベルの信号を出力するので、ＰＭＯＳトランジスタＰ
がオフとなる。従って、入出力端子１のレベルはロウで
あって、元のレベルを維持する。
【００１１】次に、論理ゲート１２が活性状態で、出力
バッファ３が出力状態にあってハイレベルの信号を出力
しており、入出力端子１のレベルがハイである状態か
ら、出力バッファ３がハイインピーダンス状態になった
場合を考える。この場合には、ＣL がロウ，ＣH がロ
ウ，ＤO がハイとなる。そして、ＮＯＲ回路１３がロウ
レベルの信号を出力するので、ＮＭＯＳトランジスタＮ
がオフする。一方、ＯＲ回路１４がロウレベルの信号を
出力するので、ＰＭＯＳトランジスタＰがオンとなる。
従って、入出力端子１のレベルはハイであって、元のレ
ベルを維持する。
バッファ３が出力状態にあってハイレベルの信号を出力
しており、入出力端子１のレベルがハイである状態か
ら、出力バッファ３がハイインピーダンス状態になった
場合を考える。この場合には、ＣL がロウ，ＣH がロ
ウ，ＤO がハイとなる。そして、ＮＯＲ回路１３がロウ
レベルの信号を出力するので、ＮＭＯＳトランジスタＮ
がオフする。一方、ＯＲ回路１４がロウレベルの信号を
出力するので、ＰＭＯＳトランジスタＰがオンとなる。
従って、入出力端子１のレベルはハイであって、元のレ
ベルを維持する。
【００１２】以上のことから、この図２に示す入出力回
路においては、入出力端子１が出力状態から入力状態に
遷移する時でも、入出力端子１のレベルが不定状態にな
らないことが分かる。
路においては、入出力端子１が出力状態から入力状態に
遷移する時でも、入出力端子１のレベルが不定状態にな
らないことが分かる。
【００１３】
【発明の効果】以上説明したように本発明の半導体集積
回路では、入出力端子に付加された負荷スイッチを、ハ
イインピーダンス機能付出力バッファのハイインピーダ
ンス状態要求時に機能させ、プルアップ状態又はプルダ
ウン状態を作り出す。これにより、出力バッファのハイ
インピーダンス状態への遷移と入出力端子に接続されて
いる外部の入出力バッファドライバの遷移タイミングの
ずれから生ずる入力バッファの不定状態を防ぐことが可
能となる。
回路では、入出力端子に付加された負荷スイッチを、ハ
イインピーダンス機能付出力バッファのハイインピーダ
ンス状態要求時に機能させ、プルアップ状態又はプルダ
ウン状態を作り出す。これにより、出力バッファのハイ
インピーダンス状態への遷移と入出力端子に接続されて
いる外部の入出力バッファドライバの遷移タイミングの
ずれから生ずる入力バッファの不定状態を防ぐことが可
能となる。
【００１４】従って、本発明によれば、回路の誤動作や
電源・グランドラインノイズを抑制し、入出力端子の記
憶回路へのクロックラインへの接続禁止など論理設計時
の制限事項を回避し、特殊テストパターンの使用，ツー
ルの開発やファンクションテスト時のテスター上での特
別なタイミング設定などによる設計工数増加を防止し
て、信頼性の高い半導体集積回路を、低コストで提供す
ることができる。
電源・グランドラインノイズを抑制し、入出力端子の記
憶回路へのクロックラインへの接続禁止など論理設計時
の制限事項を回避し、特殊テストパターンの使用，ツー
ルの開発やファンクションテスト時のテスター上での特
別なタイミング設定などによる設計工数増加を防止し
て、信頼性の高い半導体集積回路を、低コストで提供す
ることができる。
【図１】本発明の一実施例における入出力部分の構成を
示すブロック図である。
示すブロック図である。
【図２】図１に示すブロック図を、論理レベルに展開し
た一例の回路図である。
た一例の回路図である。
【図３】従来の半導体集積回路における、入出力部分の
構成を示すブロック図である。
構成を示すブロック図である。
１ 入出力端子 ２ 入力バッファ ３ 出力バッファ ４ 入力ライン ５ 高位電源ライン ６，８ 負荷スイッチ ７ グランドライン ９ 出力ライン １０ ハイインピーダンスコントロールライン １１ 論理ゲートコントロールライン １２ 論理ゲート １３ ＮＯＲ回路 １４ ＯＲ回路 １５ インバータ
Claims (2)
- 【請求項１】 入力バッファの入力端とハイインピーダ
ンス機能付出力バッファの出力端とが共通の入出力端子
に接続されてなる入出力バッファを有する半導体集積回
路において、 前記入出力バッファは、前記入出力端子と高位電源ライ
ンとの間に設けられたプルアップ用の負荷スイッチと、
前記入出力端子と低位電源ラインとの間に設けられたプ
ルダウン用の負荷スイッチと、これら２つの負荷スイッ
チの導通状態を制御する論理ゲートとを含み、 前記論理ゲートは、前記出力バッファを介して前記入出
力端子に出力される出力ライン信号と、前記出力バッフ
ァの動作状態を制御するハイインピーダンスコントロー
ル信号と、この論理ゲートの動作状態を制御する論理ゲ
ートコントロール信号とを入力とし、前記出力バッファ
がアクティブ状態からハイインピーダンス状態に遷移す
る時に、前記入出力端子がこの遷移以前の電位の状態を
維持するように、前記プルアップ用負荷スイッチの導通
状態および前記プルダウン用負荷スイッチの導通状態を
制御することを特徴とする半導体集積回路。 - 【請求項２】 前記プルアップ用負荷スイッチがＰチャ
ネルＭＯＳ電界効果型トランジスタであり、前記プルダ
ウン用負荷スイッチがＮチャネルＭＯＳ電界効果型トラ
ンジスタであることを特徴とする請求項１記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242270A JPH0583114A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242270A JPH0583114A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583114A true JPH0583114A (ja) | 1993-04-02 |
Family
ID=17086768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242270A Pending JPH0583114A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583114A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714038B2 (en) * | 2001-07-13 | 2004-03-30 | Samsung Electronics Co., Ltd. | Apparatus for controlling input termination of semiconductor memory device and method for the same |
| JP2006279273A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | インタフェース回路 |
-
1991
- 1991-09-24 JP JP3242270A patent/JPH0583114A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714038B2 (en) * | 2001-07-13 | 2004-03-30 | Samsung Electronics Co., Ltd. | Apparatus for controlling input termination of semiconductor memory device and method for the same |
| JP2006279273A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | インタフェース回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |