TWI803042B - 低功率電力啟動重置輸出驅動器 - Google Patents

低功率電力啟動重置輸出驅動器 Download PDF

Info

Publication number
TWI803042B
TWI803042B TW110141118A TW110141118A TWI803042B TW I803042 B TWI803042 B TW I803042B TW 110141118 A TW110141118 A TW 110141118A TW 110141118 A TW110141118 A TW 110141118A TW I803042 B TWI803042 B TW I803042B
Authority
TW
Taiwan
Prior art keywords
node
output
coupled
level
vdd
Prior art date
Application number
TW110141118A
Other languages
English (en)
Other versions
TW202225906A (zh
Inventor
宗 Ｔ 陳
契普利 Ｓ 艾哈邁德
Original Assignee
美商格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯（美國）集成電路科技有限公司 filed Critical 美商格芯（美國）集成電路科技有限公司
Publication of TW202225906A publication Critical patent/TW202225906A/zh
Application granted granted Critical
Publication of TWI803042B publication Critical patent/TWI803042B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

本發明的多個具體實施例提供一種輸入輸出（IO）結構，其中一位準轉換器的互補節點用於邏輯式阻斷IO結構的輸出的切換，直到IO結構的兩電源啟動。示例性的一位準轉換器包括：一成對交叉耦合的PFET，組態成在一第一節點及一第二節點處輸出多個互補電壓值；一控制電路，組態成選擇該些互補電壓值中的何者輸出到該第一節點及該第二節點；一邏輯反相器，具有耦合到該第一節點的一輸入及耦合到一第三節點的一輸出；以及一NAND閘，具有耦合到該第二節點及該第三節點的多個輸入以及產生一位準轉換輸出。

Description

低功率電力啟動重置輸出驅動器
本發明的多個具體實施例大體上有關電子電路。更具體係，本發明的各種具體實施例提供一種用於通用輸入輸出（General Purpose Input Output，GPIO）的輸出驅動器之電路結構，該通用輸入輸出具有可按任何順序啟動的多個電壓域。
一通用輸入輸出（GPIO）通常是指在積體電路（IC）上可作為一輸入或一輸出的電路及訊號針腳（或銲墊）。一GPIO通常有具兩個需要兩電源供應的電壓域，一核心電壓域，例如用於驅動核心電晶體的0.8伏特（V）；以及一較高輸出電壓域，例如用於驅動輸入/輸出（IO）電晶體的1.8 V。在工作期間，一控制電路判斷要使用哪個電壓域，並介接一升位準電壓轉換器，以實施從低壓域轉換到高壓域；並介接一降位準電壓轉換器，以實施從高壓域轉換到低壓域。
在一系統重置期間，核心電壓電源供應典型上必須先啟動，然後再啟動高壓電源供應，以避免出現例如升位準轉換器輸出在一錯誤狀態下啟動而無意中啟動主驅動器。為了克服此問題並讓高壓電源供應先啟動，可利用附加的電路（諸如電力啟動控制（Power-on-control，POC）機構）將位準轉換器輸出保持在一較佳的已知狀態。然而，此作法在IC內需要一附加控制輸入與一附加電力啟動偵測電路，此增加複雜度、成本及潛在的漏電流。
本發明樣態提供一種升位準轉換器，組態於將一輸出節點從一低電壓值（VDD_L）轉換到一高電壓值（VDD_H），該升位準轉換器包括：用於接收VDD_H的一第一輸入與用於接收VDD_L的一第二輸入；一成對交叉耦合的PFET，組態成在一第一節點及一第二節點處輸出多個互補電壓值，其中該些互補電壓值包括接地及VDD_H；一控制電路，耦合到該成對交叉耦合的PFET，且組態成選擇該些互補電壓值中的何者輸出到該第一節點及該第二節點；及一保護邏輯，其中該保護邏輯組態成響應於該第一節點及該第二節點兩者上的一可偵測電壓，以在一電力啟動階段期間，阻斷該輸出節點切換多個狀態。
本發明另外樣態提供一種通用輸入輸出（GPIO），包含：一銲墊；及一輸出驅動器，具有至少一升位準轉換器，將該銲墊處的一電壓從一低電壓值（VDD_L）轉換到一高電壓值（VDD_H），其中該升位準轉換器包括：用於接收VDD_H的一第一輸入與用於接收VDD_L的一第二輸入；一成對交叉耦合的PFET，組態成在一第一節點及一第二節點處輸出多個互補電壓值，其中該些互補電壓值包括接地及VDD_H；一控制電路，耦合到該成對交叉耦合的PFET，且組態成選擇該些互補電壓值中的何者輸出到該第一節點及該第二節點；及一保護邏輯，其中該保護邏輯組態成響應於該第一節點及該第二節點兩者上的一可偵測電壓，以在一電力啟動階段期間，阻斷該輸出節點切換多個狀態。
在下列說明中將會參照附圖，其形成說明的一部分，並且其中藉由說明本發明實施的特定示範具體實施例來顯示。以足夠詳細的方式描述這些具體實施例，讓本領域熟知技術人士能夠實踐本發明，並且應當理解，可使用其他具體實施例，並且可在不背離本發明範圍的情況下進行改變。因此，下列說明僅為例示。
本發明的多個具體實施例提供一種用於具有低電壓域與高電壓域的通用輸入輸出（GPIO）之電路及相關方法，其中任何電力啟動順序可用於兩電壓域。本文提供的多個示例使用0.8伏特（V）與1.8 V的電壓域進行描述，然而瞭解到，可利用其他電壓位準。本文描述的GPIO包括有設計保護邏輯的一升位準轉換器，可確保主驅動器在電力啟動期間正常運作，無論是先啟動哪個電源供應。所描述的升位準轉換器在核心或輸入/輸出（IO）環區域中不需要附加的控制輸入或電力啟動偵測電路。相反地，位準轉換器內的一內部電力啟動電壓偵測器（本文稱為「保護邏輯」）將位準轉換器拉到一已知的較佳狀態，從而在電力啟動期間三態化GPIO。在一例示性具體實施例中，位準轉換器的互補節點用作保護邏輯的輸入，以邏輯式阻斷位準轉換輸出切換直到IO結構的兩電源都啟動。
請即參考圖1，其示出一例示性GPIO 10的簡化方塊圖。GPIO 10可具體實施為任何類型的電子電路，並在各種實施中可採用一積體電路（IC）結構的形式提供，或者作為一積體電路（IC）結構的一部分來提供。GPIO 10通常包括一控制電路14、一輸出驅動器12及一銲墊18。GPIO 10典型上包括其他組件16，諸如一輸入驅動器、靜電放電元件、數據線、控制線等，這些為簡潔起見已省略。在此例示性具體實施例中，輸出驅動器12用於利用升位準轉換器22、28將銲墊18驅動到一高壓域（例如，1.8 V）。
在此具體實施例中，實施兩輸出路徑，一者用於PMOS上拉 34，一者用於NMOS下拉 36。這兩單獨路徑允許更佳的時序控制，並在開路汲極工作期間，提供關閉上拉路徑34的能力。然而，可瞭解到，GPIO 10可使用單一路徑實施。在正常工作期間，當數據從核心輸出到銲墊18時，控制邏輯20控制每一路徑。除了控制邏輯20之外，每一路徑34、36還分別包括一預驅動器24、30及一主驅動器26、32。為了執行升位準轉換，每一位準轉換器22、28包括來自兩電壓域的一電源供應。如所述，在現有設計中，若在較低壓電源供應之前啟動較高壓電源供應，則位準轉換器可能會無意中導致主驅動器26、32在啟動時驅動到一非想要狀態。本作法使用一改進的位準轉換器設計克服此問題。
圖2描繪一傳統升位準轉換器60的電路設計，其組態成用於下拉路徑36（圖1）。在所示的示例中，主驅動器32包括一NFET驅動器N4，而在上拉路徑34中，主驅動器26將包括一PFET（參見圖3）。升位準轉換器60耦合到一高壓域電源供應VDD_H（例如，1.8 V）及低壓域電源供應VDD_L（例如，0.8 V）兩者。升位準轉換器60通常包括一交叉耦合的PFET 60組（P0及P2），在節點A及AB上產生互補輸出（例如0 V及1.8 V）；以及一控制電路62，其耦合到VDD_L，其根據位準轉換器輸入（LSI）以判斷節點A及AB是否分別為輸出0 V及1.8 V或1.8 V及0 V。
控制電路包括含由VDD_L供電的一CMOS反相器（P4及N3）、以及 NFET N0及N1。N0將節點AB接地並由LSI閘控。N1將節點A接地，並由CMOS反相器的輸出閘控。包括附加的PFET P1及P3，以提高電路的工作效能，但可將其省略。在正常工作期間，當LSI為低位準時，例如0 V，N0關閉，N1啟動，所以節點A為0 V，節點AB為1.8 V。節點AB上的訊號然後由反相器50反轉為0，並輸出到預驅動器30，該預驅動器再反轉並輸出一1.8 V訊號到主驅動器32。當LSI為高位準時，例如0.8 V，N0啟動，節點AB拉到0V，而節點A變成1.8 V。此導致主驅動器32的輸出訊號為0。
如所述，位準轉換器60的傳統實施在電力啟動期間可能具有非想要行為。在電力啟動時先啟動VDD_H的情況下，VDD_H從0 V爬升到1.8 V，而 VDD_L仍在0 V位準。N0及N1兩者皆關閉，節點A及AB開始上拉到約VDD_H – Vtp的可偵測電壓（其中Vtp是P0或P1的臨界值電壓）。此造成反相器50在節點C處輸出0 V。此啟動預驅動器30的輸出，並啟動主驅動器NFET N4，其例如可造成從銲墊18到接地（GRD）的非想要漏電流。
圖3描繪用於上拉路徑34的相同先前技術升位準轉換器60（圖1）。在此情況下，主驅動器26包括一耦合到VDD_H的PFET（P5）。
圖4描繪一改進的升位準轉換器28的例示性具體實施例，其中反相器50（圖2及圖3）係被取代成保護邏輯以防止上述問題，在此情況下是指反相器51與NAND閘（反及閘）52。在此具體實施例中，NAND閘52接收來自節點AB的一第一輸入及來自反相器51的一第二輸入（亦即，節點A的反轉訊號）。在正常工作期間，電路的行為與先前技術的電路相同，例如，當AB為1.8 V且A為0 V時，節點D為1.8 V且輸出O為 0 V。相反地，當AB為0 V且A為1.8 V，節點D為0 V且輸出O為1.8 V。
在電力啟動工作期間，當VDD_H從0 V爬升到1.8 V且 VDD_L仍在0 V位準時，電晶體N0及N1兩者皆關閉。此導致節點A及AB上拉到約VDDO- Vtp的可偵測電壓。然而，在此情況下，處於邏輯高位準的節點A將節點D切換為低位準，並然後將NAND閘52的位準轉換輸出O拉到高位準。在響應邏輯高位準輸入下，預驅動器30中的反相器54將輸出一邏輯低位準。此結果關閉主驅動器NFET N4，並使輸出驅動器保持在三態模式。
圖5描繪具有用於上拉路徑34的改進升位準轉換器22的類似電路（圖1）。在此情況下，預驅動器24包括緩衝器55，而主驅動器26包括一耦合到VDD_H的PFET（P5）。
圖6描繪一傳統升位準轉換器70的替代形式。在此電路中，不是利用一反相器（諸如圖2中的反相器50），而是利用一NOR閘（反或閘）72來產生位準轉換輸出O。此組態將邏輯轉換從低到高及從高到低以減少到僅兩次反轉，而非先前先前技術位準轉換器60（圖2及圖3）中使用的四次反轉。然而，電力啟動問題與先前的實施相同。當VDD_H先啟動電源時，節點AB及A兩者皆浮動到邏輯高位準。節點D處於邏輯低位準，因為VDD_L為低位準。P6關閉且P7啟動，N2關閉且N3啟動，將位準轉換輸出O拉到邏輯低位準（亦即，接地）。
圖7描繪一用於圖6電路的改進升位準轉換器80。在此情況下，加入保護邏輯，其包括一第二CMOS反相器82及NAND函數84（而不是一全NAND閘）。反相器 82由VDDH供電，並由節點A閘控。NAND函數84包括一附加的PFET P8，將VDD_H連接到位準轉換輸出O，並由反相器82閘控。函數84更包括一附加的NFET N4，經由NFET N3將NOR閘接地，並同樣由反相器82的輸出閘控。
在電力啟動時，當AB及A兩者皆浮動到邏輯高位準、D為邏輯低位準時，P6關閉、P7啟動、N2關閉，且N3啟動。然而，N4現在關閉，P8啟動，因為節點C為低位準，在反轉後將輸出O拉到邏輯高位準。此確保NFET驅動器（未示出）在電力啟動期間關閉。
在改進的升位準轉換器設計中，在電力啟動及電力切斷工作期間（無論順序如何），位準轉換輸出都將跟隨VDD_H以關閉主驅動器。
許多本發明具體實施例的描述已經為了說明而呈現，但非要將本發明受限在所公布形式中。在不脫離所描述具體實施例之範疇與精神的前提下，所屬技術領域中具有通常知識者將瞭解許多修正例以及變化例。本文內使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用及/或技術改進，及/或可讓所屬技術領域中具有通常知識者能理解本文所揭示的具體實施例。
10:通用輸入輸出（GPIO） 12:輸出驅動器 14:控制電路 16:其他組件 18:銲墊 20:控制邏輯 22、28:升位準轉換器 24、30:預驅動器 26、32:主驅動器 34:PMOS上拉路徑 36:NMOS下拉路徑 50、51、54:反相器 52:反及閘 55:緩衝器 60、70:傳統升位準轉換器 62:控制電路 72:反或閘 80:改進的升位準轉換器 82:第二CMOS反相器 84:反及函數 A、AB、D:節點 O:輸出
從本發明許多態樣的以下詳細說明，並結合描述本發明各種具體實施例的附圖，將更容易理解本發明的這些和其他特徵，其中：
圖1提供根據本發明實施例的GPIO的方塊圖。
圖2顯示具有升位準轉換器的示例性拉下輸出驅動器的示意圖。
圖3顯示具有升位準轉換器的示例性上拉(pull-up)輸出驅動器的示意圖。
圖4顯示根據本發明實施例的具有升位準轉換器的改進的下拉(pull-down)輸出驅動器的示意圖。
圖5顯示根據本發明實施例的具有升位準轉換器的改進的上拉輸出驅動器的示意圖。
圖6描繪替代的升位準轉換器的示意圖。
圖7描繪根據本發明實施例的改進的替代的升位準轉換器的示意圖。
請注意，本發明的圖式並不必依照比例。圖式旨在僅描繪本發明的典型態樣，因此不應被視為限制本發明的範圍。在圖式內，圖式之間相同的編號代表相同的元件。
10:通用輸入輸出(GPIO)
12:輸出驅動器
14:控制電路
16:其他組件
18:銲墊
20:控制邏輯
22、28:升位準轉換器
24、30:預驅動器
26、32:主驅動器
34:PMOS上拉路徑
36:NMOS下拉路徑

Claims (15)

  1. 一種通用輸入輸出(GPIO)，包含：一輸出節點；及一輸出驅動器，具有至少一升位準轉換器，將該輸出節點處的一電壓從該輸出節點處的一第一電壓值轉換到該輸出節點處的一高電壓值(VDD_H)，其中該升位準轉換器包括：用於接收該VDD_H的一第一輸入與用於接收一低電壓值(VDD_L)的一第二輸入；一成對交叉耦合的PFET，組態成在一第一節點及一第二節點處輸出多個互補電壓值，其中該些互補電壓值包括該第一電壓值及該VDD_H；一控制電路，耦合到該成對交叉耦合的PFET，且組態成選擇該些互補電壓值中的何者輸出到該第一節點及該第二節點；及一保護邏輯，其中該保護邏輯組態成響應於該第一節點及該第二節點兩者上的一可偵測電壓，以在一電力啟動階段期間，阻斷該輸出節點切換多個狀態，其中該保護邏輯包括：一邏輯反相器，具有耦合到該第一節點的一輸入及耦合到一第三節點的一輸出；及一NAND閘，其產生一位準轉換輸出，其中該NAND閘包括耦合到該第二節點的一第一輸入與耦合到該第三節點的一第二輸入。
  2. 如請求項1所述之GPIO，其中該輸出驅動器更包括一預驅動器及一主驅動器，其中該主驅動器包括一NFET驅動器或一PFET驅動器之一者。
  3. 如請求項1所述之GPIO，其中該輸出驅動器的該至少一升位準轉換器包括用於控制一PMOS上拉電晶體的一第一升位準轉換器、及用於控制一NMOS下拉電晶體的一第二位準轉換器。
  4. 如請求項1所述之GPIO，其中該控制電路包括由該VDD_L供電的一CMOS反相器以及具有耦合到一NFET之一閘極的一輸出，該閘極將該第一節點連接至該第一電壓值。
  5. 一種升位準轉換器，組態於將一輸出節點從該輸出節點處的一第一電壓值轉換到該輸出節點處的一高電壓值(VDD_H)，該升位準轉換器包括：用於接收該VDD_H的一第一輸入與用於接收一低電壓值(VDD_L)的一第二輸入；一成對交叉耦合的PFET，組態成在一第一節點及一第二節點處輸出多個互補電壓值，其中該些互補電壓值包括該第一電壓值及該VDD_H；一控制電路，耦合到該成對交叉耦合的PFET，且組態成選擇該些互補電壓值中的何者輸出到該第一節點及該第二節點；及一保護邏輯，其中該保護邏輯組態成響應於該第一節點及該第二節點兩者上的一可偵測電壓，以在一電力啟動階段期間，阻斷該輸出節點切換多個狀態，其中該保護邏輯包括：一CMOS反相器，由該VDD_H供電且具有耦合到該第一節點的一輸入；以及一NAND函數，其包括：一附加的PFET，將該VDD_H連接到該輸出節點，並且具有耦合到該CMOS反相器之一輸出的一閘極；及一附加的NFET，將一NOR閘連接至該第一電壓值，並且具有耦合到該CMOS反相器之該輸出的一閘極。
  6. 如請求項5所述之升位準轉換器，其中該電力啟動階段包括在該VDD_L之前啟動該VDD_H。
  7. 如請求項5所述之升位準轉換器，其中該成對交叉耦合的PFET各自耦合到該VDD_H。
  8. 如請求項5所述之升位準轉換器，其中該控制電路包括由該VDD_L供電的一第二CMOS反相器以及具有耦合到一NFET之一閘極的一輸出，該閘極將該第一節點連接至該第一電壓值。
  9. 如請求項8所述之升位準轉換器，其中該NOR閘包括耦合到該控制電路之該第二CMOS反相器之一輸出的一輸入及耦合到該第二節點的一輸入。
  10. 如請求項8所述之升位準轉換器，其中該控制電路接收一位準轉換輸入(LSI)，該位準轉換輸入耦合到該第二CMOS反相器的一輸入及一第二NFET的一閘極，該閘極將該第二節點連接至該第一電壓值。
  11. 如請求項10所述之升位準轉換器，其中該成對交叉耦合的PFET之每一者耦合到一附加的PFET。
  12. 如請求項10所述之升位準轉換器，其中該LSI還耦合到該些附加的PFET之一第一者的一閘極。
  13. 如請求項12所述之升位準轉換器，其中該第二CMOS反相器的該輸出還耦合到該些附加的PFET之一第二者的一閘極。
  14. 如請求項5所述之升位準轉換器，其中該VDD_L為0.8伏特，而該VDD_H為1.8伏特。
  15. 如請求項5所述之升位準轉換器，其中該輸出節點為處於該第一電壓值或處於該VDD_H。
TW110141118A 2020-12-04 2021-11-04 低功率電力啟動重置輸出驅動器 TWI803042B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/112,456 2020-12-04
US17/112,456 US11368155B1 (en) 2020-12-04 2020-12-04 Low power power-up reset output driver

Publications (2)

Publication Number Publication Date
TW202225906A TW202225906A (zh) 2022-07-01
TWI803042B true TWI803042B (zh) 2023-05-21

Family

ID=81655105

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110141118A TWI803042B (zh) 2020-12-04 2021-11-04 低功率電力啟動重置輸出驅動器

Country Status (4)

Country Link
US (1) US11368155B1 (zh)
CN (1) CN114598312A (zh)
DE (1) DE102021128112A1 (zh)
TW (1) TWI803042B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11029720B2 (en) * 2019-04-16 2021-06-08 Intel Corporation Area-efficient scalable memory read-data multiplexing and latching

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040257142A1 (en) * 2001-08-31 2004-12-23 Renesas Technology Corporation Semiconductor device
US7456663B2 (en) * 2003-05-28 2008-11-25 Hynix Semiconductor Inc. Output circuit
CN104571433A (zh) * 2013-10-21 2015-04-29 北京计算机技术及应用研究所 一种车载计算机电源及其浪涌电压抑制方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9628080B2 (en) 2012-06-29 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage generating circuits based on a power-on control signal
US10686438B2 (en) 2017-08-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040257142A1 (en) * 2001-08-31 2004-12-23 Renesas Technology Corporation Semiconductor device
US7456663B2 (en) * 2003-05-28 2008-11-25 Hynix Semiconductor Inc. Output circuit
CN104571433A (zh) * 2013-10-21 2015-04-29 北京计算机技术及应用研究所 一种车载计算机电源及其浪涌电压抑制方法

Also Published As

Publication number Publication date
CN114598312A (zh) 2022-06-07
TW202225906A (zh) 2022-07-01
US11368155B1 (en) 2022-06-21
DE102021128112A1 (de) 2022-06-09
US20220182058A1 (en) 2022-06-09

Similar Documents

Publication Publication Date Title
US6445210B2 (en) Level shifter
EP1024597B1 (en) Output circuit for use in a semiconductor integrated circuit
US7205820B1 (en) Systems and methods for translation of signal levels across voltage domains
US6060906A (en) Bidirectional buffer with active pull-up/latch circuit for mixed-voltage applications
US5917348A (en) CMOS bidirectional buffer for mixed voltage applications
US20130222037A1 (en) Voltage level shifter
WO2005107073A1 (en) Break before make predriver and level-shifter
US7355447B2 (en) Level shifter circuit
JP5184326B2 (ja) 低電圧での能力を備えた高速出力回路
US5905393A (en) Unbuffered latch resistant to back-writing and method of operation therefor
US6566932B2 (en) On-chip system with voltage level converting device for preventing leakage current due to voltage level difference
JPH07312546A (ja) 入力バッファおよび入力バッファの動作方法
US6249146B1 (en) MOS output buffer with overvoltage protection circuitry
TWI803042B (zh) 低功率電力啟動重置輸出驅動器
JPH09121151A (ja) データ出力バッファ
JP2006157081A (ja) 入出力回路および半導体入出力装置
JP3742335B2 (ja) 入出力バッファ回路
US7420403B2 (en) Latch circuit and flip-flop
EP0782269B1 (en) Semiconductor integrated circuit
JP3511355B2 (ja) 出力回路
WO2006033638A1 (en) A digital voltage level shifter
JPH06252740A (ja) デジタル論理回路
JP2003198358A (ja) レベルシフト回路
TWI755921B (zh) 用於積體電路的低電壓位準移位器
JP5481071B2 (ja) 半導体集積回路