JP2003198358A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JP2003198358A JP2003198358A JP2001394452A JP2001394452A JP2003198358A JP 2003198358 A JP2003198358 A JP 2003198358A JP 2001394452 A JP2001394452 A JP 2001394452A JP 2001394452 A JP2001394452 A JP 2001394452A JP 2003198358 A JP2003198358 A JP 2003198358A
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Abstract
(57)【要約】
【課題】 低電圧電源の状態をモニタする回路が必要な
く、複数個のトランジスタを付加するだけで貫通電流の
発生を防止することができるレベルシフト回路を得る。 【解決手段】 入力端ＩＮに入力信号が入力されなくて
も出力端ＯＵＴ及びＯＵＴＢの各信号レベル状態を保持
するＮＭＯＳトランジスタＮ５及びＮ６を設けると共
に、電源電圧ＶＤＤＬ及びＶＤＤＨの供給が共に停止し
た状態から電源電圧ＶＤＤＨの供給が開始した際に、出
力端ＯＵＴ及びＯＵＴＢから出力される信号の初期値を
設定するためのＮＭＯＳトランジスタＮ４及びＮ７を設
けるようにした。
く、複数個のトランジスタを付加するだけで貫通電流の
発生を防止することができるレベルシフト回路を得る。 【解決手段】 入力端ＩＮに入力信号が入力されなくて
も出力端ＯＵＴ及びＯＵＴＢの各信号レベル状態を保持
するＮＭＯＳトランジスタＮ５及びＮ６を設けると共
に、電源電圧ＶＤＤＬ及びＶＤＤＨの供給が共に停止し
た状態から電源電圧ＶＤＤＨの供給が開始した際に、出
力端ＯＵＴ及びＯＵＴＢから出力される信号の初期値を
設定するためのＮＭＯＳトランジスタＮ４及びＮ７を設
けるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧の低い回
路と、電源電圧の高い回路とのインタフェースを行うた
めに使用されるレベルシフト回路に関する。
路と、電源電圧の高い回路とのインタフェースを行うた
めに使用されるレベルシフト回路に関する。
【０００２】
【従来の技術】一般的に、電源電圧の低い内部回路と電
源電圧の高い外部回路とのインタフェースを行う回路に
おいて、内部回路の電源電圧より高い電圧を出力する出
力回路は、例えば図６のような回路構成になる。なお、
図６では、内部回路が３Ｖの電源電圧で動作し、外部回
路が５Ｖの電源電圧で動作する場合を例にして説明す
る。図６において、出力回路１００には、内部回路１１
０から出力信号Ｓｏと出力イネーブル信号Ｏｅが入力さ
れ、出力回路１００は、出力イネーブル信号Ｏｅがロー
（Ｌｏｗ）レベルになってイネーブルになると、内部回
路１１０からの３Ｖ電源の出力信号Ｓｏを５Ｖ電源の信
号にレベルシフトさせて外部回路１１１に出力する。出
力回路１００には、レベルシフト回路１０１及び１０２
が使用されており、３Ｖ電源の出力信号Ｓｏはレベルシ
フト回路１０１で５Ｖ電源の出力信号にレベルシフトさ
れる。
源電圧の高い外部回路とのインタフェースを行う回路に
おいて、内部回路の電源電圧より高い電圧を出力する出
力回路は、例えば図６のような回路構成になる。なお、
図６では、内部回路が３Ｖの電源電圧で動作し、外部回
路が５Ｖの電源電圧で動作する場合を例にして説明す
る。図６において、出力回路１００には、内部回路１１
０から出力信号Ｓｏと出力イネーブル信号Ｏｅが入力さ
れ、出力回路１００は、出力イネーブル信号Ｏｅがロー
（Ｌｏｗ）レベルになってイネーブルになると、内部回
路１１０からの３Ｖ電源の出力信号Ｓｏを５Ｖ電源の信
号にレベルシフトさせて外部回路１１１に出力する。出
力回路１００には、レベルシフト回路１０１及び１０２
が使用されており、３Ｖ電源の出力信号Ｓｏはレベルシ
フト回路１０１で５Ｖ電源の出力信号にレベルシフトさ
れる。
【０００３】一方、出力イネーブル信号Ｏｅがハイ（Ｈ
ｉｇｈ）レベルになってディスエーブルになると、レベ
ルシフト回路１０２の非反転出力端から５Ｖ電源のハイ
レベルの信号が、レベルシフト回路１０２の反転出力端
からローレベルの信号がそれぞれ出力される。このた
め、５Ｖ電源のＮＡＮＤ回路１０３の出力端がハイレベ
ルとなり、５Ｖ電源のＮＯＲ回路１０４の出力端がロー
レベルとなり、Ｐチャネル型ＭＯＳトランジスタ１０５
及びＮチャネル型ＭＯＳトランジスタ１０６はそれぞれ
オフして遮断状態になることから、出力回路１００の出
力端は開放状態になる。
ｉｇｈ）レベルになってディスエーブルになると、レベ
ルシフト回路１０２の非反転出力端から５Ｖ電源のハイ
レベルの信号が、レベルシフト回路１０２の反転出力端
からローレベルの信号がそれぞれ出力される。このた
め、５Ｖ電源のＮＡＮＤ回路１０３の出力端がハイレベ
ルとなり、５Ｖ電源のＮＯＲ回路１０４の出力端がロー
レベルとなり、Ｐチャネル型ＭＯＳトランジスタ１０５
及びＮチャネル型ＭＯＳトランジスタ１０６はそれぞれ
オフして遮断状態になることから、出力回路１００の出
力端は開放状態になる。
【０００４】図７は、図６のレベルシフト回路１０１及
び１０２の回路例を示した図である。なお、図７（ａ）
は、図６で示したレベルシフト回路１０１及び１０２の
回路記号を示し、図７（ｂ）は、図７（ａ）の回路記号
に対応する回路図を示している。図７のレベルシフト回
路は、入力端ＩＮに入力される３Ｖ電源の入力信号に対
応した、相反する信号レベルをなす５Ｖ電源の一対の出
力信号Ｓａ，ＳａＢをそれぞれ出力する。図８は、図７
（ｂ）で示したレベルシフト回路に対して貫通電流が少
なくなるようにした回路例である。
び１０２の回路例を示した図である。なお、図７（ａ）
は、図６で示したレベルシフト回路１０１及び１０２の
回路記号を示し、図７（ｂ）は、図７（ａ）の回路記号
に対応する回路図を示している。図７のレベルシフト回
路は、入力端ＩＮに入力される３Ｖ電源の入力信号に対
応した、相反する信号レベルをなす５Ｖ電源の一対の出
力信号Ｓａ，ＳａＢをそれぞれ出力する。図８は、図７
（ｂ）で示したレベルシフト回路に対して貫通電流が少
なくなるようにした回路例である。
【０００５】
【発明が解決しようとする課題】しかし、図７及び図８
で示した回路では、３Ｖ電源（低電圧側）がオフし、５
Ｖ電源（高電圧側）がオンしている状態、すなわち入力
端ＩＮへの入力信号がなくなると共に、レベルシフト回
路１０１及び１０２のインバータ回路部１２１への電源
供給が無くなると、レベルシフト回路１０１及び１０２
のレベルシフト回路部１２２内に貫通電流が流れ、レベ
ルシフト回路１０１及び１０２の出力信号Ｓａ及びＳａ
Ｂの電圧が中間電圧となり、次段につながる回路に貫通
電流が流れる原因にもなるという問題があった。このよ
うな問題を解決するために、特開２０００−３５３９４
６号公報、特開平９−７４３４８号公報及び特開平１０
−８４２７４号公報では、レベルシフト回路に制御トラ
ンジスタを付加することで貫通電流を防ぎ、該制御トラ
ンジスタへ制御信号を供給する技術が開示されている。
で示した回路では、３Ｖ電源（低電圧側）がオフし、５
Ｖ電源（高電圧側）がオンしている状態、すなわち入力
端ＩＮへの入力信号がなくなると共に、レベルシフト回
路１０１及び１０２のインバータ回路部１２１への電源
供給が無くなると、レベルシフト回路１０１及び１０２
のレベルシフト回路部１２２内に貫通電流が流れ、レベ
ルシフト回路１０１及び１０２の出力信号Ｓａ及びＳａ
Ｂの電圧が中間電圧となり、次段につながる回路に貫通
電流が流れる原因にもなるという問題があった。このよ
うな問題を解決するために、特開２０００−３５３９４
６号公報、特開平９−７４３４８号公報及び特開平１０
−８４２７４号公報では、レベルシフト回路に制御トラ
ンジスタを付加することで貫通電流を防ぎ、該制御トラ
ンジスタへ制御信号を供給する技術が開示されている。
【０００６】しかし、特開２０００−３５３９４６号公
報、特開平９−７４３４８号公報及び特開平１０−８４
２７４号公報等で開示されたレベルシフト回路では、制
御トランジスタを制御する制御信号が必要となり、該信
号を生成するために、低電圧電源のオフ状態をモニタす
る回路が必要であり、回路規模が増大するという問題が
あった。
報、特開平９−７４３４８号公報及び特開平１０−８４
２７４号公報等で開示されたレベルシフト回路では、制
御トランジスタを制御する制御信号が必要となり、該信
号を生成するために、低電圧電源のオフ状態をモニタす
る回路が必要であり、回路規模が増大するという問題が
あった。
【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、低電圧電源の状態をモニタす
る回路が必要なく、複数個のトランジスタを付加するだ
けで貫通電流の発生を防止することができるレベルシフ
ト回路を得ることを目的とする。
めになされたものであり、低電圧電源の状態をモニタす
る回路が必要なく、複数個のトランジスタを付加するだ
けで貫通電流の発生を防止することができるレベルシフ
ト回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るレベルシ
フト回路は、低電圧側の電源で動作する回路からの入力
信号の信号レベルを反転させて出力するインバータ回路
部と、前記入力信号と該インバータ回路部からの出力信
号をそれぞれレベルシフトさせて生成した一対の信号
を、対応する第１及び第２の各出力端から高電圧側の電
源で動作する回路に出力するレベルシフト回路部とから
なるレベルシフト回路において、前記レベルシフト回路
部は、前記高電圧側の電源電圧と接地電圧との間に接続
された、前記第２の出力端の電圧レベルに応じて動作す
る第１のＰチャネル型トランジスタと前記インバータ回
路部からの信号に応じて動作する第１のＮチャネル型ト
ランジスタとが直列に接続されてなり、該接続部が前記
第１の出力端をなす第１の直列回路と、前記高電圧側の
電源電圧と接地電圧との間に接続された、前記第１の出
力端の電圧レベルに応じて動作する第２のＰチャネル型
トランジスタと前記低電圧側の電源で動作する回路から
の入力信号に応じて動作する第２のＮチャネル型トラン
ジスタとが直列に接続されてなり、該接続部が前記第２
の出力端をなす第２の直列回路と、前記第１の出力端の
電圧レベルに応じて前記第１のＮチャネル型トランジス
タの動作制御を行う第３のトランジスタと、前記第２の
出力端の電圧レベルに応じて前記第１の出力端の電圧レ
ベルを保持する第４のトランジスタと、前記第２の出力
端の電圧レベルに応じて前記第２のＮチャネル型トラン
ジスタの動作制御を行う第５のトランジスタと、前記第
１の出力端の電圧レベルに応じて前記第２の出力端の電
圧レベルを保持する第６のトランジスタとを備えるもの
である。
フト回路は、低電圧側の電源で動作する回路からの入力
信号の信号レベルを反転させて出力するインバータ回路
部と、前記入力信号と該インバータ回路部からの出力信
号をそれぞれレベルシフトさせて生成した一対の信号
を、対応する第１及び第２の各出力端から高電圧側の電
源で動作する回路に出力するレベルシフト回路部とから
なるレベルシフト回路において、前記レベルシフト回路
部は、前記高電圧側の電源電圧と接地電圧との間に接続
された、前記第２の出力端の電圧レベルに応じて動作す
る第１のＰチャネル型トランジスタと前記インバータ回
路部からの信号に応じて動作する第１のＮチャネル型ト
ランジスタとが直列に接続されてなり、該接続部が前記
第１の出力端をなす第１の直列回路と、前記高電圧側の
電源電圧と接地電圧との間に接続された、前記第１の出
力端の電圧レベルに応じて動作する第２のＰチャネル型
トランジスタと前記低電圧側の電源で動作する回路から
の入力信号に応じて動作する第２のＮチャネル型トラン
ジスタとが直列に接続されてなり、該接続部が前記第２
の出力端をなす第２の直列回路と、前記第１の出力端の
電圧レベルに応じて前記第１のＮチャネル型トランジス
タの動作制御を行う第３のトランジスタと、前記第２の
出力端の電圧レベルに応じて前記第１の出力端の電圧レ
ベルを保持する第４のトランジスタと、前記第２の出力
端の電圧レベルに応じて前記第２のＮチャネル型トラン
ジスタの動作制御を行う第５のトランジスタと、前記第
１の出力端の電圧レベルに応じて前記第２の出力端の電
圧レベルを保持する第６のトランジスタとを備えるもの
である。
【０００９】具体的には、前記第３のトランジスタは、
インバータ回路部の出力端と接地電圧との間に接続され
たＮチャネル型ＭＯＳトランジスタであり、前記第５の
トランジスタは、インバータ回路部の入力端と接地電圧
との間に接続されたＮチャネル型ＭＯＳトランジスタで
あり、第３及び第５の各トランジスタは、ゲートと接地
との間の容量が異なるようにした。
インバータ回路部の出力端と接地電圧との間に接続され
たＮチャネル型ＭＯＳトランジスタであり、前記第５の
トランジスタは、インバータ回路部の入力端と接地電圧
との間に接続されたＮチャネル型ＭＯＳトランジスタで
あり、第３及び第５の各トランジスタは、ゲートと接地
との間の容量が異なるようにした。
【００１０】また、この発明に係るレベルシフト回路
は、低電圧側の電源で動作する回路からの入力信号の信
号レベルを反転させて出力するインバータ回路部と、前
記入力信号と該インバータ回路部からの出力信号をそれ
ぞれレベルシフトさせて生成した一対の信号を、対応す
る第１及び第２の各出力端から高電圧側の電源で動作す
る回路に出力するレベルシフト回路部とからなるレベル
シフト回路において、前記レベルシフト回路部は、前記
高電圧側の電源電圧と接地電圧との間に接続された、前
記第２の出力端の電圧レベルに応じて動作する第１のＰ
チャネル型トランジスタ、前記インバータ回路部からの
信号に応じてそれぞれ動作する第７のＰチャネル型トラ
ンジスタ及び第１のＮチャネル型トランジスタが直列に
接続されてなり、第７のＰチャネル型トランジスタと第
１のＮチャネル型トランジスタとの接続部が前記第１の
出力端をなす第１の直列回路と、前記高電圧側の電源電
圧と接地電圧との間に接続された、前記第１の出力端の
電圧レベルに応じて動作する第２のＰチャネル型トラン
ジスタ、前記低電圧側の電源で動作する回路からの入力
信号に応じてそれぞれ動作する第８のＰチャネル型トラ
ンジスタ及び第２のＮチャネル型トランジスタが直列に
接続されてなり、該第８のＰチャネル型トランジスタと
第２のＮチャネル型トランジスタとの接続部が前記第２
の出力端をなす第２の直列回路と、前記第１の出力端の
電圧レベルに応じて前記第１のＮチャネル型トランジス
タ及び第７のＰチャネル型トランジスタの動作制御をそ
れぞれ行う第３のトランジスタと、前記第２の出力端の
電圧レベルに応じて前記第１の出力端の電圧レベルを保
持する第４のトランジスタと、前記第２の出力端の電圧
レベルに応じて前記第２のＮチャネル型トランジスタ及
び第８のＰチャネル型トランジスタの動作制御を行う第
５のトランジスタと、前記第１の出力端の電圧レベルに
応じて前記第２の出力端の電圧レベルを保持する第６の
トランジスタとを備えるものである。
は、低電圧側の電源で動作する回路からの入力信号の信
号レベルを反転させて出力するインバータ回路部と、前
記入力信号と該インバータ回路部からの出力信号をそれ
ぞれレベルシフトさせて生成した一対の信号を、対応す
る第１及び第２の各出力端から高電圧側の電源で動作す
る回路に出力するレベルシフト回路部とからなるレベル
シフト回路において、前記レベルシフト回路部は、前記
高電圧側の電源電圧と接地電圧との間に接続された、前
記第２の出力端の電圧レベルに応じて動作する第１のＰ
チャネル型トランジスタ、前記インバータ回路部からの
信号に応じてそれぞれ動作する第７のＰチャネル型トラ
ンジスタ及び第１のＮチャネル型トランジスタが直列に
接続されてなり、第７のＰチャネル型トランジスタと第
１のＮチャネル型トランジスタとの接続部が前記第１の
出力端をなす第１の直列回路と、前記高電圧側の電源電
圧と接地電圧との間に接続された、前記第１の出力端の
電圧レベルに応じて動作する第２のＰチャネル型トラン
ジスタ、前記低電圧側の電源で動作する回路からの入力
信号に応じてそれぞれ動作する第８のＰチャネル型トラ
ンジスタ及び第２のＮチャネル型トランジスタが直列に
接続されてなり、該第８のＰチャネル型トランジスタと
第２のＮチャネル型トランジスタとの接続部が前記第２
の出力端をなす第２の直列回路と、前記第１の出力端の
電圧レベルに応じて前記第１のＮチャネル型トランジス
タ及び第７のＰチャネル型トランジスタの動作制御をそ
れぞれ行う第３のトランジスタと、前記第２の出力端の
電圧レベルに応じて前記第１の出力端の電圧レベルを保
持する第４のトランジスタと、前記第２の出力端の電圧
レベルに応じて前記第２のＮチャネル型トランジスタ及
び第８のＰチャネル型トランジスタの動作制御を行う第
５のトランジスタと、前記第１の出力端の電圧レベルに
応じて前記第２の出力端の電圧レベルを保持する第６の
トランジスタとを備えるものである。
【００１１】具体的には、前記第３のトランジスタは、
インバータ回路部の出力端と接地電圧との間に接続され
たＮチャネル型ＭＯＳトランジスタであり、前記第５の
トランジスタは、インバータ回路部の入力端と接地電圧
との間に接続されたＮチャネル型ＭＯＳトランジスタで
あり、第３及び第５の各トランジスタは、電流駆動能力
が異なるようにした。
インバータ回路部の出力端と接地電圧との間に接続され
たＮチャネル型ＭＯＳトランジスタであり、前記第５の
トランジスタは、インバータ回路部の入力端と接地電圧
との間に接続されたＮチャネル型ＭＯＳトランジスタで
あり、第３及び第５の各トランジスタは、電流駆動能力
が異なるようにした。
【００１２】また、前記第３のトランジスタは、出力端
がハイレベル時のインバータ回路部よりも電流駆動能力
が小さくなるようにしてもよい。
がハイレベル時のインバータ回路部よりも電流駆動能力
が小さくなるようにしてもよい。
【００１３】一方、前記第５のトランジスタは、出力端
がハイレベル時の前記低電圧側の電源で動作する回路よ
りも電流駆動能力が小さくなるようにしてもよい。
がハイレベル時の前記低電圧側の電源で動作する回路よ
りも電流駆動能力が小さくなるようにしてもよい。
【００１４】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるレベルシフト回路の例を示した回路図である。
図１のレベルシフト回路１は、低電圧側の電源電圧ＶＤ
ＤＬ（例えば３Ｖ）で動作するインバータ回路部２と、
高電圧側の電源電圧ＶＤＤＨ（例えば５Ｖ）で動作する
レベルシフト回路部３とで構成されている。インバータ
回路部２は、電源電圧ＶＤＤＬを電源としたインバータ
回路を形成するＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１とＮチャネル型
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）Ｎ１とで構成され、ＰＭＯＳトランジスタＰ１及び
ＮＭＯＳトランジスタＮ１の各ゲートは接続され、該接
続部は、入力端ＩＮをなし、電源電圧ＶＤＤＬを電源と
した内部回路（図示せず）からの出力信号が入力され
る。
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるレベルシフト回路の例を示した回路図である。
図１のレベルシフト回路１は、低電圧側の電源電圧ＶＤ
ＤＬ（例えば３Ｖ）で動作するインバータ回路部２と、
高電圧側の電源電圧ＶＤＤＨ（例えば５Ｖ）で動作する
レベルシフト回路部３とで構成されている。インバータ
回路部２は、電源電圧ＶＤＤＬを電源としたインバータ
回路を形成するＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１とＮチャネル型
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）Ｎ１とで構成され、ＰＭＯＳトランジスタＰ１及び
ＮＭＯＳトランジスタＮ１の各ゲートは接続され、該接
続部は、入力端ＩＮをなし、電源電圧ＶＤＤＬを電源と
した内部回路（図示せず）からの出力信号が入力され
る。
【００１５】レベルシフト回路部３は、ＰＭＯＳトラン
ジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ２〜Ｎ７
で構成されている。なお、ＰＭＯＳトランジスタＰ２は
第１のＰチャネル型トランジスタを、ＰＭＯＳトランジ
スタＰ３は第２のＰチャネル型トランジスタを、ＮＭＯ
ＳトランジスタＮ２は第１のＮチャネル型トランジスタ
を、ＮＭＯＳトランジスタＮ３は第２のＮチャネル型ト
ランジスタをそれぞれなす。また、ＮＭＯＳトランジス
タＮ４は第３のトランジスタを、ＮＭＯＳトランジスタ
Ｎ５は第４のトランジスタを、ＮＭＯＳトランジスタＮ
６は第６のトランジスタを、ＮＭＯＳトランジスタＮ７
は第５のトランジスタをそれぞれなす。
ジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ２〜Ｎ７
で構成されている。なお、ＰＭＯＳトランジスタＰ２は
第１のＰチャネル型トランジスタを、ＰＭＯＳトランジ
スタＰ３は第２のＰチャネル型トランジスタを、ＮＭＯ
ＳトランジスタＮ２は第１のＮチャネル型トランジスタ
を、ＮＭＯＳトランジスタＮ３は第２のＮチャネル型ト
ランジスタをそれぞれなす。また、ＮＭＯＳトランジス
タＮ４は第３のトランジスタを、ＮＭＯＳトランジスタ
Ｎ５は第４のトランジスタを、ＮＭＯＳトランジスタＮ
６は第６のトランジスタを、ＮＭＯＳトランジスタＮ７
は第５のトランジスタをそれぞれなす。
【００１６】電源電圧ＶＤＤＨと接地電圧との間には、
ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２
の直列回路、及びＰＭＯＳトランジスタＰ３とＮＭＯＳ
トランジスタＮ３の直列回路が並列に接続されている。
また、ＮＭＯＳトランジスタＮ２のゲートには、インバ
ータ回路部２からの出力信号が入力され、ＮＭＯＳトラ
ンジスタＮ２のゲートと接地電圧との間には、ＮＭＯＳ
トランジスタＮ４が接続されている。ＮＭＯＳトランジ
スタＮ４のゲートはＰＭＯＳトランジスタＰ２とＮＭＯ
ＳトランジスタＮ２との接続部に接続され、該接続部は
出力端ＯＵＴをなす。該出力端ＯＵＴには、ＰＭＯＳト
ランジスタＰ３及びＮＭＯＳトランジスタＮ６の各ゲー
トが接続され、出力端ＯＵＴと接地電圧との間にはＮＭ
ＯＳトランジスタＮ５が接続されている。
ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２
の直列回路、及びＰＭＯＳトランジスタＰ３とＮＭＯＳ
トランジスタＮ３の直列回路が並列に接続されている。
また、ＮＭＯＳトランジスタＮ２のゲートには、インバ
ータ回路部２からの出力信号が入力され、ＮＭＯＳトラ
ンジスタＮ２のゲートと接地電圧との間には、ＮＭＯＳ
トランジスタＮ４が接続されている。ＮＭＯＳトランジ
スタＮ４のゲートはＰＭＯＳトランジスタＰ２とＮＭＯ
ＳトランジスタＮ２との接続部に接続され、該接続部は
出力端ＯＵＴをなす。該出力端ＯＵＴには、ＰＭＯＳト
ランジスタＰ３及びＮＭＯＳトランジスタＮ６の各ゲー
トが接続され、出力端ＯＵＴと接地電圧との間にはＮＭ
ＯＳトランジスタＮ５が接続されている。
【００１７】また、ＮＭＯＳトランジスタＮ３のゲート
は、入力端ＩＮに接続され、ＮＭＯＳトランジスタＮ３
のゲートと接地電圧との間には、ＮＭＯＳトランジスタ
Ｎ７が接続されている。ＮＭＯＳトランジスタＮ７のゲ
ートはＰＭＯＳトランジスタＰ３とＮＭＯＳトランジス
タＮ３との接続部に接続され、該接続部は出力端ＯＵＴ
Ｂをなす。該出力端ＯＵＴＢには、ＰＭＯＳトランジス
タＰ２及びＮＭＯＳトランジスタＮ５の各ゲートが接続
され、出力端ＯＵＴＢと接地電圧との間にはＮＭＯＳト
ランジスタＮ６が接続されている。
は、入力端ＩＮに接続され、ＮＭＯＳトランジスタＮ３
のゲートと接地電圧との間には、ＮＭＯＳトランジスタ
Ｎ７が接続されている。ＮＭＯＳトランジスタＮ７のゲ
ートはＰＭＯＳトランジスタＰ３とＮＭＯＳトランジス
タＮ３との接続部に接続され、該接続部は出力端ＯＵＴ
Ｂをなす。該出力端ＯＵＴＢには、ＰＭＯＳトランジス
タＰ２及びＮＭＯＳトランジスタＮ５の各ゲートが接続
され、出力端ＯＵＴＢと接地電圧との間にはＮＭＯＳト
ランジスタＮ６が接続されている。
【００１８】このような構成において、通常動作時に、
入力端ＩＮにハイ（Ｈｉｇｈ）レベルの信号が入力され
ると、インバータ回路部２の出力端をなすＰＭＯＳトラ
ンジスタＰ１とＮＭＯＳトランジスタＮ１との接続部Ａ
は、ロー（Ｌｏｗ）レベルとなり、ＮＭＯＳトランジス
タＮ２はオフし、ＮＭＯＳトランジスタＮ３はオンす
る。ＮＭＯＳトランジスタＮ２がオフすることによりＰ
ＭＯＳトランジスタＰ３はオフし、ＮＭＯＳトランジス
タＮ３がオンすることによりＰＭＯＳトランジスタＰ２
がオンする。このため、出力端ＯＵＴはハイレベルとな
り、出力端ＯＵＴＢはローレベルになることから、ＮＭ
ＯＳトランジスタＮ４はオンし、ＮＭＯＳトランジスタ
Ｎ７はオフする。
入力端ＩＮにハイ（Ｈｉｇｈ）レベルの信号が入力され
ると、インバータ回路部２の出力端をなすＰＭＯＳトラ
ンジスタＰ１とＮＭＯＳトランジスタＮ１との接続部Ａ
は、ロー（Ｌｏｗ）レベルとなり、ＮＭＯＳトランジス
タＮ２はオフし、ＮＭＯＳトランジスタＮ３はオンす
る。ＮＭＯＳトランジスタＮ２がオフすることによりＰ
ＭＯＳトランジスタＰ３はオフし、ＮＭＯＳトランジス
タＮ３がオンすることによりＰＭＯＳトランジスタＰ２
がオンする。このため、出力端ＯＵＴはハイレベルとな
り、出力端ＯＵＴＢはローレベルになることから、ＮＭ
ＯＳトランジスタＮ４はオンし、ＮＭＯＳトランジスタ
Ｎ７はオフする。
【００１９】このような状態で、低電圧側電源の供給が
停止して電源電圧ＶＤＤＬが０Ｖになると、接続部Ａの
電圧はオンしているＮＭＯＳトランジスタＮ４によって
ローレベルとなり、出力端ＯＵＴはハイレベルに固定さ
れる。また、出力端ＯＵＴがハイレベルであることか
ら、ＰＭＯＳトランジスタＰ３がオフし、ＮＭＯＳトラ
ンジスタＮ６がオンすることから、ＮＭＯＳトランジス
タＮ７がオフし、ＮＭＯＳトランジスタＮ３のゲートに
電圧が印加されていなくとも出力端ＯＵＴＢはローレベ
ルに固定される。
停止して電源電圧ＶＤＤＬが０Ｖになると、接続部Ａの
電圧はオンしているＮＭＯＳトランジスタＮ４によって
ローレベルとなり、出力端ＯＵＴはハイレベルに固定さ
れる。また、出力端ＯＵＴがハイレベルであることか
ら、ＰＭＯＳトランジスタＰ３がオフし、ＮＭＯＳトラ
ンジスタＮ６がオンすることから、ＮＭＯＳトランジス
タＮ７がオフし、ＮＭＯＳトランジスタＮ３のゲートに
電圧が印加されていなくとも出力端ＯＵＴＢはローレベ
ルに固定される。
【００２０】一方、通常動作時において、入力端ＩＮに
ローレベルの信号が入力されると、接続部Ａはハイレベ
ルとなり、ＮＭＯＳトランジスタＮ２はオンし、ＮＭＯ
ＳトランジスタＮ３はオフする。ＮＭＯＳトランジスタ
Ｎ２がオンすることによりＰＭＯＳトランジスタＰ３は
オンし、ＮＭＯＳトランジスタＮ３がオフすることによ
りＰＭＯＳトランジスタＰ２がオフする。このため、出
力端ＯＵＴはローレベルとなり、出力端ＯＵＴＢはハイ
レベルになることから、ＮＭＯＳトランジスタＮ４はオ
フし、ＮＭＯＳトランジスタＮ７はオンする。
ローレベルの信号が入力されると、接続部Ａはハイレベ
ルとなり、ＮＭＯＳトランジスタＮ２はオンし、ＮＭＯ
ＳトランジスタＮ３はオフする。ＮＭＯＳトランジスタ
Ｎ２がオンすることによりＰＭＯＳトランジスタＰ３は
オンし、ＮＭＯＳトランジスタＮ３がオフすることによ
りＰＭＯＳトランジスタＰ２がオフする。このため、出
力端ＯＵＴはローレベルとなり、出力端ＯＵＴＢはハイ
レベルになることから、ＮＭＯＳトランジスタＮ４はオ
フし、ＮＭＯＳトランジスタＮ７はオンする。
【００２１】このような状態で、低電圧側電源の供給が
停止して電源電圧ＶＤＤＬが０Ｖになると、入力端ＩＮ
の電圧はオンしているＮＭＯＳトランジスタＮ７によっ
てローレベルとなり、出力端ＯＵＴＢはハイレベルに固
定される。また、出力端ＯＵＴＢがハイレベルであるこ
とから、ＰＭＯＳトランジスタＰ２がオフし、ＮＭＯＳ
トランジスタＮ５がオンすることから、ＮＭＯＳトラン
ジスタＮ４がオフし、ＮＭＯＳトランジスタＮ２のゲー
トに電圧が印加されていなくとも出力端ＯＵＴはローレ
ベルに固定される。このように、電源電圧ＶＤＤＬが０
Ｖになっても、レベルシフト回路１に貫通電流が流れる
ことはない。
停止して電源電圧ＶＤＤＬが０Ｖになると、入力端ＩＮ
の電圧はオンしているＮＭＯＳトランジスタＮ７によっ
てローレベルとなり、出力端ＯＵＴＢはハイレベルに固
定される。また、出力端ＯＵＴＢがハイレベルであるこ
とから、ＰＭＯＳトランジスタＰ２がオフし、ＮＭＯＳ
トランジスタＮ５がオンすることから、ＮＭＯＳトラン
ジスタＮ４がオフし、ＮＭＯＳトランジスタＮ２のゲー
トに電圧が印加されていなくとも出力端ＯＵＴはローレ
ベルに固定される。このように、電源電圧ＶＤＤＬが０
Ｖになっても、レベルシフト回路１に貫通電流が流れる
ことはない。
【００２２】次に、電源電圧ＶＤＤＬの供給が停止して
いる状態で電源電圧ＶＤＤＨの供給が行われた場合、出
力端ＯＵＴ及びＯＵＴＢの初期状態はローレベル近辺に
あるため、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞ
れオンした状態になり、出力端ＯＵＴ及びＯＵＴＢの各
電圧はそれぞれ上昇する。このような出力端ＯＵＴ及び
ＯＵＴＢにおける電圧上昇の遷移スピードは、ＮＭＯＳ
トランジスタＮ４及びＮ７の各ゲートと接地電圧との間
の容量であるゲート容量をそれぞれ変えることによって
制御することができる。例えば、ＮＭＯＳトランジスタ
Ｎ４のゲート容量をＮＭＯＳトランジスタＮ７よりも大
きくすることによって、出力端ＯＵＴＢよりも出力端Ｏ
ＵＴの電圧立ち上がり速度は遅くなる。
いる状態で電源電圧ＶＤＤＨの供給が行われた場合、出
力端ＯＵＴ及びＯＵＴＢの初期状態はローレベル近辺に
あるため、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞ
れオンした状態になり、出力端ＯＵＴ及びＯＵＴＢの各
電圧はそれぞれ上昇する。このような出力端ＯＵＴ及び
ＯＵＴＢにおける電圧上昇の遷移スピードは、ＮＭＯＳ
トランジスタＮ４及びＮ７の各ゲートと接地電圧との間
の容量であるゲート容量をそれぞれ変えることによって
制御することができる。例えば、ＮＭＯＳトランジスタ
Ｎ４のゲート容量をＮＭＯＳトランジスタＮ７よりも大
きくすることによって、出力端ＯＵＴＢよりも出力端Ｏ
ＵＴの電圧立ち上がり速度は遅くなる。
【００２３】このため、出力端ＯＵＴはローレベルに、
出力端ＯＵＴＢはハイレベルになり、前述の動作説明と
同様、入力端ＩＮ及び接続部Ａへの電圧供給がなくとも
出力端ＯＵＴ及びＯＵＴＢの電圧は固定され、貫通電流
が流れることはない。これに対して、ＮＭＯＳトランジ
スタＮ４のゲート容量をＮＭＯＳトランジスタＮ７より
小さくすると、出力端ＯＵＴはハイレベルに、出力端Ｏ
ＵＴＢはローレベルに固定することができる。なお、Ｎ
ＭＯＳトランジスタＮ４及びＮ７の各ゲート容量は、ト
ランジスタサイズを変更することで容易に実現すること
ができ、例えば、ゲート面積を大きくするとゲート容量
が大きくなる。
出力端ＯＵＴＢはハイレベルになり、前述の動作説明と
同様、入力端ＩＮ及び接続部Ａへの電圧供給がなくとも
出力端ＯＵＴ及びＯＵＴＢの電圧は固定され、貫通電流
が流れることはない。これに対して、ＮＭＯＳトランジ
スタＮ４のゲート容量をＮＭＯＳトランジスタＮ７より
小さくすると、出力端ＯＵＴはハイレベルに、出力端Ｏ
ＵＴＢはローレベルに固定することができる。なお、Ｎ
ＭＯＳトランジスタＮ４及びＮ７の各ゲート容量は、ト
ランジスタサイズを変更することで容易に実現すること
ができ、例えば、ゲート面積を大きくするとゲート容量
が大きくなる。
【００２４】図２は、本発明の第１の実施の形態におけ
るレベルシフト回路の他の例を示した回路図である。な
お、図２では、図１と同じものは同じ符号で示し、ここ
ではその説明を省略すると共に図１との相違点のみ説明
する。図２における図１との相違点は、ＰＭＯＳトラン
ジスタＰ２とＮＭＯＳトランジスタＮ２との間にＰＭＯ
ＳトランジスタＰ１２を、ＰＭＯＳトランジスタＰ３と
ＮＭＯＳトランジスタＮ３との間にＰＭＯＳトランジス
タＰ１３を追加し、これに伴って図１のレベルシフト回
路部３をレベルシフト回路部３ａにしたことにある。
るレベルシフト回路の他の例を示した回路図である。な
お、図２では、図１と同じものは同じ符号で示し、ここ
ではその説明を省略すると共に図１との相違点のみ説明
する。図２における図１との相違点は、ＰＭＯＳトラン
ジスタＰ２とＮＭＯＳトランジスタＮ２との間にＰＭＯ
ＳトランジスタＰ１２を、ＰＭＯＳトランジスタＰ３と
ＮＭＯＳトランジスタＮ３との間にＰＭＯＳトランジス
タＰ１３を追加し、これに伴って図１のレベルシフト回
路部３をレベルシフト回路部３ａにしたことにある。
【００２５】図２のレベルシフト回路１において、イン
バータ回路部２と、高電圧側の電源電圧ＶＤＤＨで動作
するレベルシフト回路部３ａとで構成されている。レベ
ルシフト回路部３ａは、ＰＭＯＳトランジスタＰ２，Ｐ
３，Ｐ１２，Ｐ１３及びＮＭＯＳトランジスタＮ２〜Ｎ
７で構成されている。なお、ＰＭＯＳトランジスタＰ１
２は第７のＰチャネル型トランジスタを、ＰＭＯＳトラ
ンジスタＰ１３は第８のＰチャネル型トランジスタをそ
れぞれなす。
バータ回路部２と、高電圧側の電源電圧ＶＤＤＨで動作
するレベルシフト回路部３ａとで構成されている。レベ
ルシフト回路部３ａは、ＰＭＯＳトランジスタＰ２，Ｐ
３，Ｐ１２，Ｐ１３及びＮＭＯＳトランジスタＮ２〜Ｎ
７で構成されている。なお、ＰＭＯＳトランジスタＰ１
２は第７のＰチャネル型トランジスタを、ＰＭＯＳトラ
ンジスタＰ１３は第８のＰチャネル型トランジスタをそ
れぞれなす。
【００２６】電源電圧ＶＤＤＨと接地電圧との間には、
ＰＭＯＳトランジスタＰ２、Ｐ１２及びＮＭＯＳトラン
ジスタＮ２の直列回路、並びにＰＭＯＳトランジスタＰ
３、Ｐ１３及びＮＭＯＳトランジスタＮ３の直列回路が
並列に接続されている。ＰＭＯＳトランジスタＰ１２と
ＮＭＯＳトランジスタＮ２との接続部が出力端ＯＵＴを
なし、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジ
スタＮ３との接続部が出力端ＯＵＴＢをなす。また、Ｐ
ＭＯＳトランジスタＰ１２のゲートは接続部Ａに接続さ
れ、ＰＭＯＳトランジスタＰ１３のゲートは、入力端Ｉ
Ｎに接続されている。
ＰＭＯＳトランジスタＰ２、Ｐ１２及びＮＭＯＳトラン
ジスタＮ２の直列回路、並びにＰＭＯＳトランジスタＰ
３、Ｐ１３及びＮＭＯＳトランジスタＮ３の直列回路が
並列に接続されている。ＰＭＯＳトランジスタＰ１２と
ＮＭＯＳトランジスタＮ２との接続部が出力端ＯＵＴを
なし、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジ
スタＮ３との接続部が出力端ＯＵＴＢをなす。また、Ｐ
ＭＯＳトランジスタＰ１２のゲートは接続部Ａに接続さ
れ、ＰＭＯＳトランジスタＰ１３のゲートは、入力端Ｉ
Ｎに接続されている。
【００２７】このような構成において、通常動作時に、
入力端ＩＮにハイレベルの信号が入力されると、接続部
Ａはローレベルとなり、ＮＭＯＳトランジスタＮ２がオ
フすると共にＰＭＯＳトランジスタＰ１２がオンし、Ｎ
ＭＯＳトランジスタＮ３がオンすると共にＰＭＯＳトラ
ンジスタＰ１３がオフする。このため、ＰＭＯＳトラン
ジスタＰ２はオンし、ＰＭＯＳトランジスタＰ３はオフ
することから、出力端ＯＵＴはハイレベルに、出力端Ｏ
ＵＴＢはローレベルになり、ＮＭＯＳトランジスタＮ４
はオンし、ＮＭＯＳトランジスタＮ７はオフする。
入力端ＩＮにハイレベルの信号が入力されると、接続部
Ａはローレベルとなり、ＮＭＯＳトランジスタＮ２がオ
フすると共にＰＭＯＳトランジスタＰ１２がオンし、Ｎ
ＭＯＳトランジスタＮ３がオンすると共にＰＭＯＳトラ
ンジスタＰ１３がオフする。このため、ＰＭＯＳトラン
ジスタＰ２はオンし、ＰＭＯＳトランジスタＰ３はオフ
することから、出力端ＯＵＴはハイレベルに、出力端Ｏ
ＵＴＢはローレベルになり、ＮＭＯＳトランジスタＮ４
はオンし、ＮＭＯＳトランジスタＮ７はオフする。
【００２８】このような状態で、低電圧側電源の供給が
停止して電源電圧ＶＤＤＬが０Ｖになると、接続部Ａの
電圧はオンしているＮＭＯＳトランジスタＮ４によって
ローレベルとなり、ＰＭＯＳトランジスタＰ１２はオン
し、ＮＭＯＳトランジスタＮ２はオフする。また、出力
端ＯＵＴＢはローレベルであるため、ＰＭＯＳトランジ
スタＰ２はオンし、出力端ＯＵＴはハイレベルに固定さ
れる。また、出力端ＯＵＴがハイレベルであるため、Ｐ
ＭＯＳトランジスタＰ３がオフすると共にＮＭＯＳトラ
ンジスタＮ６がオンすることにより、ＮＭＯＳトランジ
スタＮ７がオフしＮＭＯＳトランジスタＮ３に対するゲ
ート電圧供給がなくとも、出力端ＯＵＴＢはローレベル
に固定される。
停止して電源電圧ＶＤＤＬが０Ｖになると、接続部Ａの
電圧はオンしているＮＭＯＳトランジスタＮ４によって
ローレベルとなり、ＰＭＯＳトランジスタＰ１２はオン
し、ＮＭＯＳトランジスタＮ２はオフする。また、出力
端ＯＵＴＢはローレベルであるため、ＰＭＯＳトランジ
スタＰ２はオンし、出力端ＯＵＴはハイレベルに固定さ
れる。また、出力端ＯＵＴがハイレベルであるため、Ｐ
ＭＯＳトランジスタＰ３がオフすると共にＮＭＯＳトラ
ンジスタＮ６がオンすることにより、ＮＭＯＳトランジ
スタＮ７がオフしＮＭＯＳトランジスタＮ３に対するゲ
ート電圧供給がなくとも、出力端ＯＵＴＢはローレベル
に固定される。
【００２９】一方、通常動作時において、入力端ＩＮに
ローレベルの信号が入力されると、接続部Ａはハイレベ
ルとなり、ＮＭＯＳトランジスタＮ２がオンすると共に
ＰＭＯＳトランジスタＰ１２がオフし、ＮＭＯＳトラン
ジスタＮ３がオフすると共にＰＭＯＳトランジスタＰ１
３がオンする。このため、ＰＭＯＳトランジスタＰ２は
オフし、ＰＭＯＳトランジスタＰ３はオンすることか
ら、出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハ
イレベルになり、ＮＭＯＳトランジスタＮ４はオフし、
ＮＭＯＳトランジスタＮ７はオンする。
ローレベルの信号が入力されると、接続部Ａはハイレベ
ルとなり、ＮＭＯＳトランジスタＮ２がオンすると共に
ＰＭＯＳトランジスタＰ１２がオフし、ＮＭＯＳトラン
ジスタＮ３がオフすると共にＰＭＯＳトランジスタＰ１
３がオンする。このため、ＰＭＯＳトランジスタＰ２は
オフし、ＰＭＯＳトランジスタＰ３はオンすることか
ら、出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハ
イレベルになり、ＮＭＯＳトランジスタＮ４はオフし、
ＮＭＯＳトランジスタＮ７はオンする。
【００３０】このような状態で、低電圧側電源の供給が
停止して電源電圧ＶＤＤＬが０Ｖになると、入力端ＩＮ
の電圧はオンしているＮＭＯＳトランジスタＮ７によっ
てローレベルとなり、ＰＭＯＳトランジスタＰ１３はオ
ンし、ＮＭＯＳトランジスタＮ３はオフする。また、出
力端ＯＵＴはローレベルであるため、ＰＭＯＳトランジ
スタＰ３はオンし、出力端ＯＵＴＢはハイレベルに固定
される。また、出力端ＯＵＴＢはハイレベルであるた
め、ＰＭＯＳトランジスタＰ２がオフすると共にＮＭＯ
ＳトランジスタＮ５がオンすることにより、ＮＭＯＳト
ランジスタＮ４がオフしＮＭＯＳトランジスタＮ２に対
するゲート電圧供給がなくとも、出力端ＯＵＴはローレ
ベルに固定される。このように、電源電圧ＶＤＤＬが０
Ｖになっても、レベルシフト回路１に貫通電流が流れる
ことはない。
停止して電源電圧ＶＤＤＬが０Ｖになると、入力端ＩＮ
の電圧はオンしているＮＭＯＳトランジスタＮ７によっ
てローレベルとなり、ＰＭＯＳトランジスタＰ１３はオ
ンし、ＮＭＯＳトランジスタＮ３はオフする。また、出
力端ＯＵＴはローレベルであるため、ＰＭＯＳトランジ
スタＰ３はオンし、出力端ＯＵＴＢはハイレベルに固定
される。また、出力端ＯＵＴＢはハイレベルであるた
め、ＰＭＯＳトランジスタＰ２がオフすると共にＮＭＯ
ＳトランジスタＮ５がオンすることにより、ＮＭＯＳト
ランジスタＮ４がオフしＮＭＯＳトランジスタＮ２に対
するゲート電圧供給がなくとも、出力端ＯＵＴはローレ
ベルに固定される。このように、電源電圧ＶＤＤＬが０
Ｖになっても、レベルシフト回路１に貫通電流が流れる
ことはない。
【００３１】次に、電源電圧ＶＤＤＬの供給が停止して
いる状態で電源電圧ＶＤＤＨの供給が行われた場合、出
力端ＯＵＴ及びＯＵＴＢの初期状態はローレベル近辺に
あるため、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞ
れオンした状態となるが、ＰＭＯＳトランジスタＰ１２
及びＰ１３はそれぞれ完全にオンした状態ではないた
め、出力端ＯＵＴ及びＯＵＴＢの各電圧は、入力端ＩＮ
及び接続部Ａの電圧によって決まる。入力端ＩＮ及び接
続部Ａの電圧はＮＭＯＳトランジスタＮ４及びＮ７のド
ライブ能力によって制御することができる。例えば、Ｎ
ＭＯＳトランジスタＮ４のドライブ能力をＮＭＯＳトラ
ンジスタＮ７よりも大きくすることによって、接続部Ａ
の電圧は入力端ＩＮよりも小さくすることができる。
いる状態で電源電圧ＶＤＤＨの供給が行われた場合、出
力端ＯＵＴ及びＯＵＴＢの初期状態はローレベル近辺に
あるため、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞ
れオンした状態となるが、ＰＭＯＳトランジスタＰ１２
及びＰ１３はそれぞれ完全にオンした状態ではないた
め、出力端ＯＵＴ及びＯＵＴＢの各電圧は、入力端ＩＮ
及び接続部Ａの電圧によって決まる。入力端ＩＮ及び接
続部Ａの電圧はＮＭＯＳトランジスタＮ４及びＮ７のド
ライブ能力によって制御することができる。例えば、Ｎ
ＭＯＳトランジスタＮ４のドライブ能力をＮＭＯＳトラ
ンジスタＮ７よりも大きくすることによって、接続部Ａ
の電圧は入力端ＩＮよりも小さくすることができる。
【００３２】このため、出力端ＯＵＴはハイレベルに、
出力端ＯＵＴＢはローレベルになり、図１の動作説明と
同様、入力端ＩＮ及び接続部Ａへの電圧供給がなくとも
出力端ＯＵＴ及びＯＵＴＢの電圧は固定される。これに
対して、ＮＭＯＳトランジスタＮ４のドライブ能力をＮ
ＭＯＳトランジスタＮ７よりも小さくすることにより、
出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハイレ
ベルにそれぞれ固定することができる。なお、ＮＭＯＳ
トランジスタＮ４及びＮ７の各ドライブ能力を変更する
ことは、ゲートサイズを変更することで容易に実現する
ことができる。
出力端ＯＵＴＢはローレベルになり、図１の動作説明と
同様、入力端ＩＮ及び接続部Ａへの電圧供給がなくとも
出力端ＯＵＴ及びＯＵＴＢの電圧は固定される。これに
対して、ＮＭＯＳトランジスタＮ４のドライブ能力をＮ
ＭＯＳトランジスタＮ７よりも小さくすることにより、
出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハイレ
ベルにそれぞれ固定することができる。なお、ＮＭＯＳ
トランジスタＮ４及びＮ７の各ドライブ能力を変更する
ことは、ゲートサイズを変更することで容易に実現する
ことができる。
【００３３】図１及び図２におけるＮＭＯＳトランジス
タＮ４及びＮ７のトランジスタは、他のトランジスタに
対し通常動作時に、例えばゲート幅を小さくしてドライ
ブ能力を小さくする必要があり、回路規模の増加は小さ
くなる。例えば、ＮＭＯＳトランジスタＮ４はＰＭＯＳ
トランジスタＰ１の動作に、ＮＭＯＳトランジスタＮ７
は、入力端ＩＮに接続される回路のＰＭＯＳトランジス
タの動作に対してそれぞれ影響を与える。なお、図１及
び図２のレベルシフト回路１の使用例として、例えば、
図３〜図５で示したような使い方が考えられる。
タＮ４及びＮ７のトランジスタは、他のトランジスタに
対し通常動作時に、例えばゲート幅を小さくしてドライ
ブ能力を小さくする必要があり、回路規模の増加は小さ
くなる。例えば、ＮＭＯＳトランジスタＮ４はＰＭＯＳ
トランジスタＰ１の動作に、ＮＭＯＳトランジスタＮ７
は、入力端ＩＮに接続される回路のＰＭＯＳトランジス
タの動作に対してそれぞれ影響を与える。なお、図１及
び図２のレベルシフト回路１の使用例として、例えば、
図３〜図５で示したような使い方が考えられる。
【００３４】このように、本第１の実施の形態における
レベルシフト回路は、入力端ＩＮに入力信号が入力され
なくても出力端ＯＵＴ及びＯＵＴＢの各信号レベル状態
を保持するＮＭＯＳトランジスタＮ５及びＮ６を設ける
と共に、電源電圧ＶＤＤＬ及びＶＤＤＨの供給が共に停
止した状態から電源電圧ＶＤＤＨの供給が開始した際
に、出力端ＯＵＴ及びＯＵＴＢから出力される信号の初
期値を設定するためのＮＭＯＳトランジスタＮ４及びＮ
７を設けるようにした。このことから、簡単な回路を追
加するだけで、低電圧側の電源電圧ＶＤＤＬ及び高電圧
側の電源電圧ＶＤＤＨの供給状態によって貫通電流が発
生することを防止することができる。
レベルシフト回路は、入力端ＩＮに入力信号が入力され
なくても出力端ＯＵＴ及びＯＵＴＢの各信号レベル状態
を保持するＮＭＯＳトランジスタＮ５及びＮ６を設ける
と共に、電源電圧ＶＤＤＬ及びＶＤＤＨの供給が共に停
止した状態から電源電圧ＶＤＤＨの供給が開始した際
に、出力端ＯＵＴ及びＯＵＴＢから出力される信号の初
期値を設定するためのＮＭＯＳトランジスタＮ４及びＮ
７を設けるようにした。このことから、簡単な回路を追
加するだけで、低電圧側の電源電圧ＶＤＤＬ及び高電圧
側の電源電圧ＶＤＤＨの供給状態によって貫通電流が発
生することを防止することができる。
【００３５】
【発明の効果】上記の説明から明らかなように、本発明
のレベルシフト回路によれば、入力信号が入力されなく
ても第１及び第２の各出力端におけるそれぞれの信号レ
ベル状態を保持する第４及び第６の各トランジスタを設
けると共に、低電圧側及び高電圧側の各電源の供給が共
に停止した状態から高電圧側の電源の供給が開始した際
に、第１の出力端及び第２の出力端から出力される各信
号の初期値を設定するための第３及び第５の各トランジ
スタを設けるようにした。このことから、簡単な回路を
追加するだけで、低電圧側及び高電圧側の各電源におけ
るそれぞれの電源供給状態による貫通電流の発生を防止
することができる。
のレベルシフト回路によれば、入力信号が入力されなく
ても第１及び第２の各出力端におけるそれぞれの信号レ
ベル状態を保持する第４及び第６の各トランジスタを設
けると共に、低電圧側及び高電圧側の各電源の供給が共
に停止した状態から高電圧側の電源の供給が開始した際
に、第１の出力端及び第２の出力端から出力される各信
号の初期値を設定するための第３及び第５の各トランジ
スタを設けるようにした。このことから、簡単な回路を
追加するだけで、低電圧側及び高電圧側の各電源におけ
るそれぞれの電源供給状態による貫通電流の発生を防止
することができる。
【００３６】具体的には、第３及び第５の各トランジス
タは、ゲートと接地との間の容量が異なるようにする
か、又は電流駆動能力が異なるようにすることにより、
高電圧側の電源のみが供給されたときの第１及び第２の
各出力端の初期値を設定することができる。
タは、ゲートと接地との間の容量が異なるようにする
か、又は電流駆動能力が異なるようにすることにより、
高電圧側の電源のみが供給されたときの第１及び第２の
各出力端の初期値を設定することができる。
【００３７】また、第３のトランジスタは、ハイレベル
時のインバータ回路部よりも電流駆動能力が小さくし、
第５のトランジスタは、ハイレベル時の前記低電圧側の
電源で動作する回路よりも電流駆動能力が小さくするこ
とにより、低電圧側及び高電圧側の各電源が供給されて
いる通常時において、正常に動作させることができると
共に回路規模の増加を小さくすることができる。
時のインバータ回路部よりも電流駆動能力が小さくし、
第５のトランジスタは、ハイレベル時の前記低電圧側の
電源で動作する回路よりも電流駆動能力が小さくするこ
とにより、低電圧側及び高電圧側の各電源が供給されて
いる通常時において、正常に動作させることができると
共に回路規模の増加を小さくすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるレベルシ
フト回路の例を示した回路図である。
フト回路の例を示した回路図である。
【図２】 本発明の第１の実施の形態におけるレベルシ
フト回路の他の例を示した回路図である。
フト回路の他の例を示した回路図である。
【図３】 図１及び図２で示したレベルシフト回路１の
使用例を示した図である。
使用例を示した図である。
【図４】 図１及び図２で示したレベルシフト回路１の
他の使用例を示した図である。
他の使用例を示した図である。
【図５】 図１及び図２で示したレベルシフト回路１の
他の使用例を示した図である。
他の使用例を示した図である。
【図６】 レベルシフト回路が使用される例を示した概
略の図である。
略の図である。
【図７】 従来のレベルシフト回路の例を示した回路図
である。
である。
【図８】 従来のレベルシフト回路の他の例を示した回
路図である。
路図である。
１ レベルシフト回路
２ インバータ回路部
３，３ａ レベルシフト回路部
Claims (6)
- 【請求項１】 低電圧側の電源で動作する回路からの入
力信号の信号レベルを反転させて出力するインバータ回
路部と、前記入力信号と該インバータ回路部からの出力
信号をそれぞれレベルシフトさせて生成した一対の信号
を、対応する第１及び第２の各出力端から高電圧側の電
源で動作する回路に出力するレベルシフト回路部とから
なるレベルシフト回路において、 前記レベルシフト回路部は、 前記高電圧側の電源電圧と接地電圧との間に接続され
た、前記第２の出力端の電圧レベルに応じて動作する第
１のＰチャネル型トランジスタと前記インバータ回路部
からの信号に応じて動作する第１のＮチャネル型トラン
ジスタとが直列に接続されてなり、該接続部が前記第１
の出力端をなす第１の直列回路と、 前記高電圧側の電源電圧と接地電圧との間に接続され
た、前記第１の出力端の電圧レベルに応じて動作する第
２のＰチャネル型トランジスタと前記低電圧側の電源で
動作する回路からの入力信号に応じて動作する第２のＮ
チャネル型トランジスタとが直列に接続されてなり、該
接続部が前記第２の出力端をなす第２の直列回路と、 前記第１の出力端の電圧レベルに応じて前記第１のＮチ
ャネル型トランジスタの動作制御を行う第３のトランジ
スタと、 前記第２の出力端の電圧レベルに応じて前記第１の出力
端の電圧レベルを保持する第４のトランジスタと、 前記第２の出力端の電圧レベルに応じて前記第２のＮチ
ャネル型トランジスタの動作制御を行う第５のトランジ
スタと、 前記第１の出力端の電圧レベルに応じて前記第２の出力
端の電圧レベルを保持する第６のトランジスタと、を備
えることを特徴とするレベルシフト回路。 - 【請求項２】 前記第３のトランジスタは、インバータ
回路部の出力端と接地電圧との間に接続されたＮチャネ
ル型ＭＯＳトランジスタであり、前記第５のトランジス
タは、インバータ回路部の入力端と接地電圧との間に接
続されたＮチャネル型ＭＯＳトランジスタであり、第３
及び第５の各トランジスタは、ゲートと接地との間の容
量が異なることを特徴とする請求項１記載のレベルシフ
ト回路。 - 【請求項３】 低電圧側の電源で動作する回路からの入
力信号の信号レベルを反転させて出力するインバータ回
路部と、前記入力信号と該インバータ回路部からの出力
信号をそれぞれレベルシフトさせて生成した一対の信号
を、対応する第１及び第２の各出力端から高電圧側の電
源で動作する回路に出力するレベルシフト回路部とから
なるレベルシフト回路において、 前記レベルシフト回路部は、 前記高電圧側の電源電圧と接地電圧との間に接続され
た、前記第２の出力端の電圧レベルに応じて動作する第
１のＰチャネル型トランジスタ、前記インバータ回路部
からの信号に応じてそれぞれ動作する第７のＰチャネル
型トランジスタ及び第１のＮチャネル型トランジスタが
直列に接続されてなり、第７のＰチャネル型トランジス
タと第１のＮチャネル型トランジスタとの接続部が前記
第１の出力端をなす第１の直列回路と、 前記高電圧側の電源電圧と接地電圧との間に接続され
た、前記第１の出力端の電圧レベルに応じて動作する第
２のＰチャネル型トランジスタ、前記低電圧側の電源で
動作する回路からの入力信号に応じてそれぞれ動作する
第８のＰチャネル型トランジスタ及び第２のＮチャネル
型トランジスタが直列に接続されてなり、該第８のＰチ
ャネル型トランジスタと第２のＮチャネル型トランジス
タとの接続部が前記第２の出力端をなす第２の直列回路
と、 前記第１の出力端の電圧レベルに応じて前記第１のＮチ
ャネル型トランジスタ及び第７のＰチャネル型トランジ
スタの動作制御をそれぞれ行う第３のトランジスタと、 前記第２の出力端の電圧レベルに応じて前記第１の出力
端の電圧レベルを保持する第４のトランジスタと、 前記第２の出力端の電圧レベルに応じて前記第２のＮチ
ャネル型トランジスタ及び第８のＰチャネル型トランジ
スタの動作制御を行う第５のトランジスタと、 前記第１の出力端の電圧レベルに応じて前記第２の出力
端の電圧レベルを保持する第６のトランジスタと、を備
えることを特徴とするレベルシフト回路。 - 【請求項４】 前記第３のトランジスタは、インバータ
回路部の出力端と接地電圧との間に接続されたＮチャネ
ル型ＭＯＳトランジスタであり、前記第５のトランジス
タは、インバータ回路部の入力端と接地電圧との間に接
続されたＮチャネル型ＭＯＳトランジスタであり、第３
及び第５の各トランジスタは、電流駆動能力が異なるこ
とを特徴とする請求項３記載のレベルシフト回路。 - 【請求項５】 前記第３のトランジスタは、出力端がハ
イレベル時のインバータ回路部よりも電流駆動能力が小
さいことを特徴とする請求項２又は４記載のレベルシフ
ト回路。 - 【請求項６】 前記第５のトランジスタは、出力端がハ
イレベル時の前記低電圧側の電源で動作する回路よりも
電流駆動能力が小さいことを特徴とする請求項２、４又
は５記載のレベルシフト回路。
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