JP2017069942A - インターフェース回路 - Google Patents
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Abstract
Description
11 第1インバータ
12 第2インバータ
13 第3インバータ
14,24,34 ラッチ回路
21 インバータ
MP1〜MP7 PMOSトランジスタ
MN1〜MN7 NMOSトランジスタ
ND1,ND2 NANDゲート
NR1〜NR4 NORゲート
Claims (16)
- 第1電圧及び第2電圧の印加を受け、入力信号に基づいてインターフェース出力信号を生成するインターフェース回路であって、
前記第1電圧が供給され、前記入力信号の信号レベルが論理しきい値以上である場合にはローレベルの第1出力信号を出力し、前記入力信号の信号レベルが前記論理しきい値未満である場合には前記第1電圧に応じたハイレベルの前記第1出力信号を出力する第1の半導体論理ゲートと、
前記第2電圧が供給され、前記入力信号の信号レベルが論理しきい値以上である場合にはローレベルの第2出力信号を出力し、前記入力信号の信号レベルが前記論理しきい値未満である場合には前記第2電圧に応じたハイレベルの前記第2出力信号を出力する第2の半導体論理ゲートと、
前記第2電圧が供給され、前記第1出力信号の信号レベルが論理しきい値以上である場合にはローレベルの第3出力信号を出力し、前記第1出力信号の信号レベルが前記論理しきい値未満である場合には前記第2電圧に応じたハイレベルの前記第3出力信号を出力する第3の半導体論理ゲートと、
前記第2出力信号及び前記第3出力信号の入力を受けて第4出力信号と第5出力信号とを生成し、前記第4出力信号又は前記第5出力信号を前記インターフェース出力信号として出力するラッチ回路と、
を含み、
前記ラッチ回路は、
前記第2出力信号及び前記第3出力信号のうち一方がローレベルである第1状態において、前記第2出力信号を反転させた信号レベルを有する前記第4出力信号と前記第3出力信号を反転させた信号レベルを有する前記第5出力信号とを生成し、
前記第1状態の後、前記第2出力信号及び前記第3出力信号がともにハイレベルである第2状態に移行した場合、前記第2状態に移行する直前の前記第1状態における信号レベルを保持した前記第4出力信号及び前記第5出力信号を生成する、
ことを特徴とするインターフェース回路。 - 前記入力信号は、ハイレベルにおいて前記第1電圧に応じた電位を有し、ローレベルにおいて接地電位を有することを特徴とする請求項1に記載のインターフェース回路。
- 前記第1の半導体論理ゲートは、ローレベルにおいて接地電位を有する前記第1出力信号を出力し、
前記第2の半導体論理ゲートは、ローレベルにおいて接地電位を有する前記第2出力信号を出力し、
前記第3の半導体論理ゲートは、ローレベルにおいて接地電位を有する前記第3出力信号を出力する、
ことを特徴とする請求項1又は2に記載のインターフェース回路。 - 前記第1電圧は、外部から供給される外部電源電圧であり、
前記第2電圧は、電圧変換回路によって前記第1電圧を電圧変換した電圧である、
ことを特徴とする請求項1乃至3のいずれか1に記載のインターフェース回路。 - 前記第1の半導体論理ゲートは、ドレイン端子同士が接続された第1導電型の第1トランジスタと前記第1導電型とは反対導電型の第2導電型の第2トランジスタとを含み、
前記第2の半導体論理ゲートは、ドレイン端子同士が接続された前記第1導電型の第3トランジスタと前記第2導電型の第4トランジスタとを含み、
前記第3の半導体論理ゲートは、ドレイン端子同士が接続された前記第1導電型の第5トランジスタと前記第2導電型の第6トランジスタを含み、
前記第1トランジスタは、ソース端子に前記第1電圧が印加され、
前記第2トランジスタは、ソース端子が接地され、
前記第3トランジスタは、ソース端子に前記第2電圧が印加され、
前記第4トランジスタは、ソース端子が接地され、
前記第5トランジスタは、ソース端子に前記第2電圧が印加され、
前記第6トランジスタは、ソース端子が接地されている、
ことを特徴とする請求項1乃至4のいずれか1に記載のインターフェース回路。 - 前記ラッチ回路は、第1のNAND回路と第2のNAND回路とを含むことを特徴とする請求項1乃至5のいずれか1に記載のインターフェース回路。
- 前記第1の半導体論理ゲートの論理しきい値と、前記第2の半導体論理ゲートの論理しきい値と、前記第3の半導体論理ゲートの論理しきい値と、は夫々等しいことを特徴とする請求項1乃至6のいずれか1に記載のインターフェース回路。
- 第1電圧及び第2電圧の印加を受け、入力信号に基づいてインターフェース出力信号を生成するインターフェース回路であって、
前記第1電圧が供給され、前記入力信号に応じて第1出力信号を出力する第1の半導体論理ゲートと、
前記第2電圧が供給され、前記入力信号に応じて第2出力信号を出力する第2の半導体論理ゲートと、
前記第2電圧が供給され、前記第1出力信号に応じて第3出力信号を出力する第3の半導体論理ゲートと、
前記第2出力信号及び前記第3出力信号の入力を受けて前記インターフェース出力信号を出力するラッチ回路と、
を含み、
前記ラッチ回路は、
入力される前記第2出力信号と前記第3出力信号とが異なる論理値である場合には、前記第2出力信号と前記第3出力信号とを反映した出力値を前記インターフェース出力信号として出力し、
入力される前記第2出力信号と前記第3出力信号とが同一の論理値である場合には、当該論理値が同一となる直前における前記出力値を保持し、前記インターフェース出力信号として出力する、
ことを特徴とするインターフェース回路。 - 第1電圧と接地電位との間で信号レベルが変化する入力信号の入力を受け、前記入力信号の信号レベルが論理しきい値以上である場合には信号レベルがローレベルとなり、前記入力信号の信号レベルが論理しきい値未満である場合には信号レベルがハイレベルとなる論理ゲート信号を出力する半導体論理ゲートと、
前記論理ゲート信号を第1ラッチ信号として取り込む一方、前記入力信号を信号レベルが第2電圧と接地電圧との間で変化する信号に変換した信号、又は前記入力信号を第2ラッチ信号として取り込み、第1インターフェース出力信号及び第2インターフェース出力信号を出力するラッチ回路と、
を含み、
前記ラッチ回路は、
前記第1ラッチ信号及び前記第2ラッチ信号のうち一方のみがローレベルである第1状態において、前記第1ラッチ信号の信号レベルを反転させた信号レベルを有する信号を前記第1インターフェース出力信号として出力し、前記第2ラッチ信号の信号レベルを反転させた信号レベルを有する信号を前記第2インターフェース出力信号として出力し、
前記第1ラッチ信号及び前記第2ラッチ信号がともにローレベル又はともにハイレベルである第2状態に前記第1状態から移行した場合、前記第2状態に移行する直前の前記第1状態における信号レベルを保持した前記第1インターフェース出力信号及び前記第2インターフェース出力信号のうち少なくとも一方を出力する、
ことを特徴とするインターフェース回路。 - 前記ラッチ回路は、前記入力信号を前記第2ラッチ信号として取込み、
前記第1状態において、前記論理ゲート信号を反転させた信号レベルを有する信号を前記第1インターフェース出力信号として生成し、前記入力信号を反転させた信号レベルを有する信号を前記第2インターフェース出力信号として生成する、
ことを特徴とする請求項9に記載のインターフェース回路。 - 前記ラッチ回路は、第1のNOR回路と第2のNOR回路とを含むことを特徴とする請求項10に記載のインターフェース回路。
- 前記第1のNOR回路は、ソース端子に前記第2電圧が印加される第1導電型の第1トランジスタと、
ソース端子が接地され、ゲート端子に前記入力信号の入力を受ける前記第1導電型とは反対導電型の第2導電型の第2トランジスタと、
ソース端子が前記第1トランジスタのドレイン端子に接続された前記第1導電型の第3トランジスタと、
ソース端子が接地され、ドレイン端子が前記第3トランジスタのドレイン端子に接続され、ゲート端子に前記第1インターフェース出力信号の入力を受ける前記第2導電型の第4トランジスタと、
を含み、
前記第2のNOR回路は、ソース端子に前記第2電圧が印加される第1導電型の第5トランジスタと、
ソース端子が接地され、ゲート端子に前記論理ゲート信号の入力を受ける前記第2導電型の第6トランジスタと、
ソース端子が前記第5トランジスタのドレイン端子に接続された前記第1導電型の第7トランジスタと、
ソース端子が接地され、ドレイン端子が前記第7トランジスタのドレイン端子に接続され、ゲート端子に前記第2インターフェース出力信号の入力を受ける前記第2導電型の第8トランジスタと、
を含むことを特徴とする請求項11に記載のインターフェース回路。 - 前記第1トランジスタ、前記第2トランジスタ、前記第5トランジスタ及び前記第6トランジスタは、高耐圧トランジスタであり、
前記第3トランジスタ、前記第4トランジスタ、前記第7トランジスタ及び前記第8トランジスタは、低耐圧トランジスタであり、
前記第1トランジスタはゲート端子に前記入力信号の入力を受け、
前記第3トランジスタはゲート端子に前記第1出力インターフェース信号の入力を受け、
前記第5トランジスタはゲート端子に前記論理ゲート信号の入力を受け、
前記第7トランジスタはゲート端子に前記第2インターフェース信号の入力を受けることを特徴とする請求項12に記載のインターフェース回路。 - 前記第1トランジスタ、前記第4トランジスタ、前記第5トランジスタ及び前記第8トランジスタは、低耐圧トランジスタであり、
前記第2トランジスタ、前記第3トランジスタ、前記第6トランジスタ及び前記第7トランジスタは、高耐圧トランジスタであり、
前記第1トランジスタはゲート端子に前記第1出力インターフェース信号の入力を受け、
前記第3トランジスタはゲート端子に前記入力信号の入力を受け、
前記第5トランジスタはゲート端子に前記第2インターフェース信号の入力を受け、
前記第7トランジスタはゲート端子に前記論理ゲート信号の入力を受けることを特徴とする請求項12に記載のインターフェース回路。 - 第1電圧と接地電位との間で信号レベルが変化する入力信号と前記第1電圧との供給を受け、出力信号を出力するラッチ回路を含み、
前記ラッチ回路は、
前記第1電圧の電圧レベルが論理しきい値よりも高い第1状態において、前記入力信号とは逆位相で信号レベルが変化する信号を前記出力信号として出力し、
前記第1電圧の電圧レベルが前記論理しきい値未満である第2状態に前記第1状態から移行した場合には、前記第2状態に移行する直前の前記第1状態における信号レベルを保持した前記出力信号を出力する、
ことを特徴とするインターフェース回路。 - 前記ラッチ回路は、第1のNOR回路と第2のNOR回路とを含むことを特徴とする請求項15に記載のインターフェース回路。
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