JP3260916B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは半導体集積回路装置における内部回路の特
性を測定し、その特性に基づいて動作電源を供給するこ
とができる半導体集積回路装置に関する。

【０００２】近年、半導体集積回路装置においては、高
集積化、低消費電力化及び高速化が要求されている。こ
の各要求に答えるために精度の高い半導体集積回路装置
の製造技術が要求されているが、半導体集積回路装置自
体にも許容範囲の広い半導体集積回路装置が望まれてい
る。

【０００３】

【従来の技術】従来、半導体集積回路装置においては、
高集積化、低消費電力化及び高速化を図る一つとして、
個々のトランジスタサイズをさらに小さくする必要があ
る。しかし、トランジスタのサイズを小さくするほど、
精度の高い製造が要求される。例えばプロセス条件にぶ
れがでてＭＯＳトランジスタのゲート長が設計通りに行
かないと、トランジスタ特性が変動する。この特性の変
動は内部回路の動作に大きく影響する。即ち、ゲート長
が短い場合には高速になるものの低消費電力が図れな
い。反対に、ゲート長が長い場合には高速化が図れな
い。

【０００４】

【発明が解決しようとする課題】しかしながら、このプ
ロセス条件ぶれは、トランジスタのサイズが小さくなる
ほど起こりやすく、完全に払拭することは困難であっ
た。その結果、検査工程で検査してトランジスタ特性が
定格通りでない全ての半導体集積回路装置は廃品として
処分されていた。勿論、少し定格から外れたものでも同
様である。従って、半導体集積回路装置を製造するにあ
たって、非常に歩留まりが悪かった。

【０００５】また、前記検査を通って製品となって出荷
された半導体集積回路装置においても、何らかの原因で
トランジスタ特性が変化した場合、何ら補償する機能を
半導体集積回路装置自身に有しないため、直ちに半導体
集積回路装置又は該半導体集積回路装置を含む電子機器
が廃棄されるといった問題があった。

【０００６】本発明は上記問題点を解決するためになさ
れたものであって、若干のトランジスタ特性の異なって
も使用可能にすることができ、製造歩留まりを向上させ
るとができるとともに、耐久性のある半導体集積回路装
置を提供することを目的とする。

【０００７】

【課題を解決するための手段】図１及び図６は本発明の
原理説明図である。半導体チップ１００上に内部回路１
０１、昇圧回路１０２、動作電源生成回路１０３、特性
測定回路１０４及び、スタンバイ信号生成回路１７が形
成されている。昇圧回路１０２は、外部電源から供給さ
れる電源電圧ＶDDを昇圧して内部電源電圧ＶCPを生成す
る。動作電源生成回路１０３は、その内部電源電圧ＶCP
を使用して、内部回路１０１を構成する半導体素子の特
性に適応する動作電源を生成する。

【０００８】特性測定回路１０４は、内部回路１０１を
構成する半導体素子とともに形成された半導体素子から
構成され、その半導体素子の特性を測定する。動作電源
生成回路１０３は、特性測定回路１０４の測定結果に基
づいて内部回路１０１を構成する半導体素子に適した動
作電源電圧を生成する。スタンバイ信号生成回路１７
は、前記内部回路１０１がスリープ状態にあるか否かを
判定する。

【０００９】

【作用】本発明によれば、特性測定回路１０４は該回路
１０４を構成する半導体素子の特性を測定する。この測
定結果は、同一半導体チップ１００上に形成された内部
回路１０１内に構成された半導体素子の特性と実質同じ
である。従って、特性測定回路１０４はその測定結果に
基づいて内部回路１０１を構成する半導体素子に適した
動作電源電圧を生成する。

【００１０】

【実施例】

（第一実施例）以下、本発明を具体化した一実施例を図
２〜図５に従って説明する。

【００１１】図２は半導体集積回路装置の電気的構成を
示すブロック回路図であって、昇圧回路１、分圧回路
２、特性測定回路３及び内部回路４とから構成されてい
る。そして、これら昇圧回路１、分圧回路２、特性測定
回路３及び内部回路４は１つの半導体チップ上に形成さ
れ、本実施例では図３に示すように半導体チップ５上に
レイアウトされている。従って、各回路１〜４に組み込
まれている各トランジスタ（本実施例ではＭＯＳトラン
ジスタ）の製造プロセスによって生ずるトランジスタ特
性は同じとなる。

【００１２】昇圧回路１は外部電源電圧ＶDDを入力し、
予め定めた電位まで昇圧してを内部電源電圧ＶCP（＞Ｖ
DD）を生成する。尚、本実施例では、外部電源電圧ＶDD
は５ボルト、内部電源電圧ＶCPは６ボルトとしている。

【００１３】昇圧回路１で生成した内部電源電圧ＶCPは
分圧回路２に供給される。分圧回路２は内部電源電圧Ｖ
CPの電圧をゼロボルト〜６ボルトの間で複数種類（本実
施例ではｎ−１種類）の分圧電圧を作り、その内の１つ
分圧電圧を選択し内部回路４に駆動電源として供給す
る。従って、半導体集積回路装置の内部回路４はこの駆
動電源によって動作することになる。

【００１４】前記分圧回路２内での分圧電圧の選択は特
性測定回路３によって制御されている。特性測定回路３
は半導体集積回路装置、即ち内部回路４の動作特性を判
定し、その特性に基づく最適な内部回路４の動作電源を
決定し、その決定に基づく選択信号を前記分圧回路２に
出力する。そして、分圧回路２はこの選択信号に基づい
て前記した１つ分圧電圧を動作電源として選択し出力す
ることになる。

【００１５】次に、昇圧回路１、分圧回路２及び特性測
定回路３について順に詳述する。図４に示すように、昇
圧回路１はＮＭＯＳトランジスタＴｒ１、コンデンサＣ
１，Ｃ２及びダイオードＤ１〜Ｄ３とから構成されてい
る。ＮＭＯＳトランジスタＴｒ１はそのドレイン及びゲ
ートに外部電源電圧ＶDDが入力され、ソースがコンデン
サＣ１を介してグランド（外部電源電圧ＶDDに対して低
電圧電源であって本実施例ではゼロボルト）に接続され
ている。従って、ＮＭＯＳトランジスタＴｒ１に外部電
源電圧ＶDDが入力されている状態では、ＮＭＯＳトラン
ジスタＴｒ１のドレインは外部電源電圧ＶDDが保持され
ることになる。

【００１６】ＮＭＯＳトランジスタＴｒ１のドレインに
はコンデンサＣ２の一端が接続されている。コンデンサ
Ｃ２の他端は外部から、予め定めたクロック信号ＣＬが
入力される。従って、クロック信号ＣＬが低電位（以
下、Ｌレベルという）から高電位（以下、Ｈレベルとい
う）に立ち上がると、ＮＭＯＳトランジスタＴｒ１のド
レインの電位は保持されている外部電源電圧ＶDDを基準
にクロック信号ＣＬのＨレベルの電位を加算した電位に
向かって上昇する。続いて、クロック信号ＣＬがＨレベ
ルからＬレベルに立ち下がると、ＮＭＯＳトランジスタ
Ｔｒ１のドレインの電位は外部電源電圧ＶDDより高い上
昇した電圧から外部電源電圧ＶDDに向かって下降する。
従って、クロック信号ＣＬを所定の周期で制御すること
で、ＮＭＯＳトランジスタＴｒ１のドレインの電位を外
部電源電圧ＶDDより高い電位に昇圧している。

【００１７】ＮＭＯＳトランジスタＴｒ１のソースとド
レイン間には直列に接続された３個のダイオードＤ１〜
Ｄ３が接続されている。このダイオードＤ１〜Ｄ３は昇
圧した電位が予め定めた電位以上にならないようにする
ための回路である。そして、予め定め電位以上になる
と、ダイオードＤ１〜Ｄ３を介して外部電源電圧ＶDDの
電源側に電流を流し、常にＮＭＯＳトランジスタＴｒ１
のドレインの電位が一定となるようにしている。そし
て、本実施例では、５ボルトの外部電源電圧ＶDDに対し
てＮＭＯＳトランジスタＴｒ１のドレインの電位が６ボ
ルトになるようにしている。そして、このＮＭＯＳトラ
ンジスタＴｒ１のドレインから出力される６ボルトの電
圧を内部電源電圧ＶCPとして次段の分圧回路２に出力さ
れる。

【００１８】分圧回路２は図４に示すようにｎ個の抵抗
Ｒ１〜Ｒｎとｎ−１個のＮＭＯＳトランジスタＴｒ21〜
Ｔｒ2n-1とから構成されている。ｎ個の抵抗Ｒ１〜Ｒｎ
は直列に接続されてラダー抵抗を形成し、一端の抵抗Ｒ
１には前記内部電源電圧ＶCPが印加され、他端の抵抗Ｒ
ｎにはグランドが接続されている。そして、各抵抗Ｒ１
〜Ｒｎの抵抗値は同一であって、６ボルトの内部電源電
圧ＶCPを各抵抗Ｒ１〜Ｒｎの抵抗値で分圧した分圧電圧
Ｖ１〜Ｖｎ−１がれぞれ各抵抗間から出力される。各抵
抗間にはそれぞれ対応するＮＭＯＳトランジスタＴｒ21
〜Ｔｒ2n-1のドレインが接続されている。そして、各Ｎ
ＭＯＳトランジスタＴｒ21〜Ｔｒ2n-1のソースは内部回
路４の高電位電源線に接続されている。

【００１９】各ＮＭＯＳトランジスタＴｒ21〜Ｔｒ2n-1
のゲートは特性測定回路３からの選択信号Ｓ1 〜Ｓn-1
をそれぞれ入力するようになっている。そして、本実施
例では、ＮＭＯＳトランジスタＴｒ21〜Ｔｒ2n-1が選択
信号Ｓ1 〜Ｓn-1 に基づいて各トランジスタＴｒ21〜Ｔ
ｒ2n-1のうち１つのみが選択されてオンするように制御
されるようになっている。

【００２０】従って、各トランジスタＴｒ21〜Ｔｒ2n-1
のうち１つのみが選択されてオンする場合には、そのオ
ンされたＮＭＯＳトランジスタに対応する分圧電圧が内
部回路４の高電位電源線に印加されることになる。その
結果、特性測定回路３からの選択信号Ｓ1 〜Ｓn-1 に基
づいて０ボルトから６ボルトの間にある各分圧電圧Ｖ１
〜Ｖｎ−１の一つが選択され、内部回路４の動作電源と
なる。

【００２１】特性測定回路３は図５に示す。特性測定回
路３は遅延測定回路部３ａとセレクト信号生成回路部３
ｂとから構成されている。遅延測定回路部３ａは自身の
回路動作に基づいて同じプロセスで製造された内部回路
４のＭＯＳトランジスタの動作特性を判定し、その判定
結果をセレクト信号生成回路部３ｂに出力する。セレク
ト信号生成回路部３ｂはその判定結果に基づいて選択信
号Ｓ1 〜Ｓn-1 を作成し前記分圧回路２に出力する。

【００２２】遅延測定回路部３ａについて詳述する。遅
延測定回路部３ａはｎ−１個の分圧電圧Ｖ１〜Ｖｎ−１
に対応してｎ−１個のクロックドインバータＩＮＶ1 〜
ＩＮＶn-1 、ｎ−１個のラッチ回路Ｌ1 〜Ｌn-1 、抵抗
ＲとコンデンサＣとからなる積分回路及その積分回路に
接続されたインバータＩＮＶとからなる。

【００２３】各クロックドインバータＩＮＶ1 〜ＩＮＶ
n-1 はそれぞれ出力端子に接続したラッチ回路Ｌ1 〜Ｌ
n-1 を介して直列に接続されている。そして、初段のク
ロックドインバータＩＮＶ1 の入力端子には外部電源電
圧ＶDDが入力される。また、初段のクロックドインバー
タＩＮＶ1 の入力端子とグランドとの間には、抵抗Ｒと
コンデンサＣとからなる積分回路が接続されている。そ
して、積分回路のコンデンサＣの蓄積電圧は各クロック
ドインバータＩＮＶ1 〜ＩＮＶn-1 に出力されるととも
に、インバータＩＮＶを介して反転信号となって各クロ
ックドインバータＩＮＶ1 〜ＩＮＶn-1 に出力される。

【００２４】積分回路に外部電源電圧ＶDDが印加される
と、積分回路のコンデンサＣの蓄積電圧は抵抗Ｒとコン
デンサＣとで決まる時定数で上昇する。そして、コンデ
ンサＣの蓄積電圧がインバータＩＮＶのスレッシホール
ド電圧を超えると、インバータＩＮＶはＨレベルから反
転したＬレベルの反転信号を各クロックドインバータＩ
ＮＶ1〜ＩＮＶn-1に出力する。またこの時、コンデンサ
Ｃの蓄積電圧は直接ＬレベルからＨレベルになった信号
として各クロックドインバータＩＮＶ1〜ＩＮＶn-1に出
力する。

【００２５】そして、コンデンサＣの蓄積電圧がＬレベ
ル（インバータＩＮＶの反転信号がＨレベル）のとき、
各クロックドインバータＩＮＶ1 〜ＩＮＶn-1 の入力端
子にＨレベルの信号が入力されると、各クロックドイン
バータＩＮＶ1 〜ＩＮＶn-1はＬレベルの信号をそれぞ
れ次段のラッチ回路Ｌ1 〜Ｌn-1 に出力する。従って、
各ラッチ回路Ｌ1 〜Ｌn-1 の出力はＨレベルを保持す
る。

【００２６】また、コンデンサＣの蓄積電圧がＨレベル
（インバータＩＮＶの反転信号がＬレベル）のとき、各
クロックドインバータＩＮＶ1 〜ＩＮＶn-1 の入力端子
にＨレベルの信号が入力されると、各クロックドインバ
ータＩＮＶ1 〜ＩＮＶn-1 はこのＨレベルの信号に応答
せず、出力端子は反転せずＨレベルのままとなる。従っ
て、各ラッチ回路Ｌ1 〜Ｌn-1 の出力はＬレベルのまま
になっている。

【００２７】すなわち、初段のクロックドインバータＩ
ＮＶ1 に外部電源電圧ＶDDが印加されると、コンデンサ
Ｃの蓄積電圧は上昇を開始する。一方、初段のクロック
ドインバータＩＮＶ1 は反転しその出力はＬレベルとな
りラッチ回路Ｌ1 にラッチされる。そして、この初段の
ラッチ回路Ｌ1 のＨレベルの出力は次段のクロックドイ
ンバータＩＮＶ2 に出力され、クロックドインバータＩ
ＮＶ2 は同様に反転動作しそのラッチ回路Ｌ2 も同様に
動作する。以後、コンデンサＣの蓄積電圧がＨレベル
（インバータＩＮＶの反転信号がＬレベル）になるま
で、後段の各クロックドインバータ及び各ラッチ回路が
連鎖動作を続ける。

【００２８】そして、コンデンサＣの蓄積電圧がＨレベ
ル（インバータＩＮＶの反転信号がＬレベル）になる
と、各クロックドインバータＩＮＶ1 〜ＩＮＶn-1 を入
力信号に基づき動作を停止する。従って、それまでに動
作したクロックドインバータはラッチ回路にデータが保
持され、動作していないクロックドインバータはラッチ
回路にデータが保持されないことになる。

【００２９】つまり、コンデンサＣの蓄積電圧がＨレベ
ル（インバータＩＮＶの反転信号がＬレベル）になるま
での時間に、クロックドインバータＩＮＶ1 から数えど
こまでクロックドインバータが動作したが各ラッチ回路
Ｌ1 〜Ｌn-1 の出力の状態で判定することができる。

【００３０】この動作するインバータの数はクロックド
インバータＩＮＶ1 〜ＩＮＶn-1 及びラッチ回路Ｌ1 〜
Ｌn-1 の動作速度で決定される。この動作速度はクロッ
クドインバータＩＮＶ1 〜ＩＮＶn-1 及びラッチ回路Ｌ
1 〜Ｌn-1 を構成しているＭＯＳトランジスタのトラン
ジスタ特性によって決まる。そのトランジスタ特性はＭ
ＯＳトランジスタのゲート長等によって決まる。

【００３１】すなわち、ＭＯＳトランジスタのゲート長
が短いと、動作速度が速くなり動作するインバータの数
は多くなる。また、ＭＯＳトランジスタのゲート長が長
いと、動作速度が遅くなり動作するインバータの数は少
なくなる。従って、動作した数を知ることで製造プロセ
ス条件のぶれによって大きく左右されるＭＯＳトランジ
スタのゲート長、即ちチップ５上に形成された各回路１
〜５内のトランジスタ特性が検出されることになる。

【００３２】そして、動作速度が速すぎる場合（例え
ば、ＭＯＳトランジスタのゲート長が短い）には、動作
電流が大きく消費電力が大きいため、内部回路４の消費
電力を抑えるために内部回路４の動作電源電圧を低くす
る必要がある。反対に、動作速度が遅すぎる場合（例え
ば、ＭＯＳトランジスタのゲート長が長い）には、内部
回路４の動作速度を速くするために内部回路４の動作電
源電圧を高くする必要がある。

【００３３】各ラッチ回路Ｌ1 〜Ｌn-1 の出力信号ＳL1
〜ＳLn-1はレベルコンバータＣＶ1〜ＣＶn-1 を介して
セレクト信号生成回路部３ｂに出力される。レベルコン
バータＣＶ1 〜ＣＶn-1 は昇圧回路１で生成した内部電
源電圧ＶCPを動作電源として入力している。すなわち、
本実施例では遅延測定回路部３ａのラッチ回路Ｌ1 〜Ｌ
n-1 は外部電源電圧ＶDDで動作され、次段のセレクト信
号生成回路部３ｂは内部電源電圧ＶCPで動作されるよう
になっている。そこで、レベルコンバータＣＶ1 〜ＣＶ
n-1 はラッチ回路Ｌ1 〜Ｌn-1 とセレクト信号生成回路
部３ｂの動作電源の電位差に基づくラッチ回路Ｌ1 〜Ｌ
n-1 のラッチアップ等の誤動作を防止する。

【００３４】セレクト信号生成回路部３ｂは初段のラッ
チ回路Ｌ1からｎ−２番目のラッチ回路Ｌn-2に対応した
ｎ−２個のインバータＩＮＶａ1〜ＩＮＶａn-2、２段目
のラッチ回路Ｌ2から最終段のラッチ回路Ｌn-1に対応し
たｎ−２個のＮＭＯＳトランジスタよりなるゲートトラ
ンジスタＴｒa2〜Ｔｒan-1が設けられている。

【００３５】そして、初段のラッチ回路Ｌ1 の出力信号
ＳL1はインバータＩＮＶａ1 を介して選択信号Ｓ1 とな
って分圧回路２のＮＭＯＳトランジスタＴr21 のゲート
に出力される。また、後続の各ラッチ回路Ｌ2 〜Ｌn-2
の出力信号ＳL2〜ＳLn-2はそれぞれゲートトランジスタ
Ｔｒa2〜Ｔｒan-2、インバータＩＮＶａ1 〜ＩＮＶａn-
2 を介して選択信号Ｓ2 〜Ｓn-2 となって、対応するＮ
ＭＯＳトランジスタＴr22 〜Ｔr2n-2 のゲートに出力さ
れる。そして、最終段のラッチ回路Ｌn-1 の出力信号Ｓ
Ln-1はゲートトランジスタＴｒan-1を介して選択信号Ｓ
n-1 となって、対応するＮＭＯＳトランジスタＴr2n-1
のゲートに出力される。

【００３６】各ゲートトランジスタＴｒa2〜Ｔｒan-2と
インバータＩＮＶａ1 〜ＩＮＶａn-2 とを結ぶ信号線に
は、それぞれＰＭＯＳトランジスタＴｒb2〜Ｔｒbn-2が
接続されている。また、ゲートトランジスタＴｒan-1に
はＰＭＯＳトランジスタＴｒbn-1が接続されている。

【００３７】最終段のＰＭＯＳトランジスタＴｒbn-1を
除く各ＰＭＯＳトランジスタＴｒb2〜Ｔｒbn-2のドレイ
ンは、それぞれ対応するゲートトランジスタＴｒa2〜Ｔ
ｒan-2とインバータＩＮＶａ1 〜ＩＮＶａn-2 とを結ぶ
信号線に接続されている。また、各ＰＭＯＳトランジス
タＴｒb2〜Ｔｒbn-2のソースは、前記昇圧回路１で昇圧
した６ボルトの内部電源電圧ＶCPが供給されている。

【００３８】さらに、各ＰＭＯＳトランジスタＴｒb2〜
Ｔｒbn-2のゲートは、対応するゲートトランジスタＴｒ
a2〜Ｔｒan-2のゲートとともにそれぞれ一つ前のラッチ
回路Ｌ1 〜Ｌn-3 の出力信号ＳL1〜ＳLn-3が入力される
ようになっている。すなわち、ＰＭＯＳトランジスタＴ
ｒb2及びゲートトランジスタＴｒa2のゲートには、初段
のラッチ回路Ｌ1 の出力信号ＳL1が入力され、ＰＭＯＳ
トランジスタＴｒb3及びゲートトランジスタＴｒa3のゲ
ートには、２段目のラッチ回路Ｌ2 の出力信号ＳL2が入
力される。そして、ＰＭＯＳトランジスタＴｒbn-2及び
ゲートトランジスタＴｒan-2のゲートには、ｎ−３段目
の出力信号ＳLn-3が入力される。

【００３９】従って、出力信号ＳL1〜ＳLn-3がＬレベル
のとき、対応するＰＭＯＳトランジスタＴｒb2〜Ｔｒbn
-2はオンしゲートトランジスタＴｒa2〜Ｔｒan-2はオフ
し、それぞれインバータＩＮＶａ2 〜ＩＮＶａn-2 には
内部電源電圧ＶCP（Ｈレベル）が印加される。その結
果、それぞれインバータＩＮＶａ2 〜ＩＮＶａn-2 から
出力される選択信号Ｓ2 〜Ｓn-2 は強制的にＬレベルと
なる。

【００４０】また、出力信号ＳL1〜ＳLn-3がＨレベルの
とき、対応するＰＭＯＳトランジスタＴｒb2〜Ｔｒbn-2
はオフしゲートトランジスタＴｒa2〜Ｔｒan-2はオン
し、それぞれインバータＩＮＶａ2 〜ＩＮＶａn-2 には
ラッチ回路Ｌ2 〜Ｌn-2 の出力信号ＳL2〜ＳLn-2が入力
される。その結果、インバータＩＮＶａ2 〜ＩＮＶａn-
2 から出力される選択信号Ｓ2 〜Ｓn-2 はラッチ回路Ｌ
2 〜Ｌn-2 の出力信号ＳL2〜ＳLn-2に基づく信号とな
る。

【００４１】最終段のＰＭＯＳトランジスタＴｒbn-1の
ソースはゲートトランジスタＴｒan-1とＮＭＯＳトラン
ジスタＴr2n-1 とを結ぶ信号線に接続され、ドレインは
グランドに接続されている。さらに、ＰＭＯＳトランジ
スタＴｒbn-1のゲートは、ゲートトランジスタＴｒan-1
のゲートとともにそれぞれ一つ前のラッチ回路Ｌn-2の
出力信号ＳLn-2が入力されるようになっている。出力信
号ＳLn-2がＬレベルのとき、ＰＭＯＳトランジスタＴｒ
bn-1はオンし、ゲートトランジスタＴｒan-1はオフす
る。出力信号ＳLn-2がＨレベルのとき、ＰＭＯＳトラン
ジスタＴｒbn-1はオフし、ゲートトランジスタＴｒan-1
はオンする。

【００４２】また、ゲートトランジスタＴｒan-1にはＣ
ＭＯＳ構造のＰＭＯＳトランジスタＴ１とＮＭＯＳトラ
ンジスタＴ２が接続されている。そして、ＰＭＯＳトラ
ンジスタＴ１はそのソースに昇圧回路１で昇圧した６ボ
ルトの内部電源電圧ＶCPが印加され、ゲートにラッチ回
路Ｌn-1 の出力信号ＳLn-1が入力される。また、ＮＭＯ
ＳトランジスタＴ２のゲートには一つ前のラッチ回路Ｌ
n-2 の出力信号ＳLn-2が入力される。従って、ラッチ回
路Ｌn-1 の出力信号ＳLn-1がＬレベルのとき、ＰＭＯＳ
トランジスタＴ１はオンする。そして、ラッチ回路Ｌn-
1 の出力信号ＳLn-1がＨレベルのとき、ＰＭＯＳトラン
ジスタＴ１はオフする。また、ラッチ回路Ｌn-2 の出力
信号ＳLn-2がＬレベルのとき、ＮＭＯＳトランジスタＴ
２はオフする。そして、ラッチ回路Ｌn-2 の出力信号Ｓ
Ln-2がＨレベルのとき、ＮＭＯＳトランジスタＴ２はオ
ンする。

【００４３】また、ゲートトランジスタＴｒan-1とレベ
ルコンバータＣＶn-1 との間には、ＮＭＯＳトランジス
タＴ３が接続されている。ＮＭＯＳトランジスタＴ３の
ゲートには、前記ＰＭＯＳトランジスタＴ１のゲートと
ともにラッチ回路Ｌn-1 の出力信号ＳLn-1が入力され
る。従って、ラッチ回路Ｌn-1 の出力信号ＳLn-1がＬレ
ベルのとき、ＮＭＯＳトランジスタＴ３はオフする。そ
して、ラッチ回路Ｌn-1の出力信号ＳLn-1がＨレベルの
とき、ＮＭＯＳトランジスタＴ３はオンする。

【００４４】そして、一つ前のラッチ回路Ｌn-2 の出力
信号ＳＬn-2 がＬレベルの時（ラッチ回路Ｌn-1 の出力
信号ＳＬn-1 もＬレベルである）、ゲートトランジスタ
Ｔｒan-1はオフし、ＰＭＯＳトランジスタＴｒbn-1はオ
ンする。その結果、選択信号Ｓn-1 は強制的にＬレベル
となる。また、出力信号ＳＬn-2 がＨレベルであって、
そのラッチ回路Ｌn-2 の出力信号ＳＬn-1 がＬレベルの
時、ＰＭＯＳトランジスタＴ１及びＮＭＯＳトランジス
タＴ２はオンし、ＮＭＯＳトランジスタＴ３はオフす
る。その結果、選択信号Ｓn-1 もは内部電源電圧ＶCPが
印加され、強制的にＨレベルとなる。さらに、出力信号
ＳＬn-2 がＨレベルであって、そのラッチ回路Ｌn-2 の
出力信号ＳＬn-1 がＨレベルの時、そのＨレベルの出力
信号ＳＬn-1 が選択信号Ｓn-1 となって出力される。

【００４５】従って、セレクト信号生成回路部３ｂの各
選択信号Ｓ1 〜Ｓn-1 は、遅延測定回路部３ａのクロッ
クドインバータＩＮＶ1 〜ＩＮＶn-1 のうち動作した
数、即ち最も最後に動作した次のクロックドインバータ
の出力端子に接続したラッチ回路から出力された出力信
号に対応した選択信号のみがＨレベルとなる。すなわ
ち、例えば、最後に動作したのが２段目のクロックドイ
ンバータＩＮＶ2 場合には、対応する３番目の選択信号
Ｓ4 のみがＨレベルとなる。また、最後に動作したのが
３段目のクロックドインバータＩＮＶ3 場合には、対応
する４番目の選択信号Ｓ4 のみがＨレベルとなる。ちな
みに、全てのクロックドインバータＩＮＶ1〜ＩＮＶn-1
が動作した場合には、最終段の選択信号Ｓn-1 のみが
Ｈレベルとなる。従って、動作速度が速ければ速いほ
ど、Ｈレベルとなる選択信号が最終段に近い選択信号と
なる。

【００４６】そして、各選択信号Ｓ1 〜Ｓn-1 は対応す
る分圧回路２のＮＭＯＳトランジスタＴｒ21〜Ｔｒ2n-1
のゲートに出力される。すなわち、分圧回路２のＮＭＯ
ＳトランジスタＴｒ21〜Ｔｒ2n-1と選択信号Ｓ1 〜Ｓn-
1 の間には低電位の分圧電圧を出力するＮＭＯＳトラン
ジスタほど最終段の選択信号を入力するようになってい
る。従って、遅延測定回路部３ａの測定結果に基づいて
分圧回路２から内部回路４に出力される動作電源電圧は
制御される。つまり、内部回路４のＭＯＳトランジスタ
特性が製造プロセス条件のぶれによって動作速度が速す
ぎる場合には、分圧電圧Ｖ１〜Ｖｎ−１の中から相対し
た低電位の分圧電圧が選択され、動作速度が遅すぎる場
合には分圧電圧Ｖ１〜Ｖｎ−１の中から相対した高電位
の分圧電圧が選択される。そして、分圧電圧Ｖ１〜Ｖｎ
−１の中から選択された分圧電圧が動作電源電圧として
内部回路４に出力される。

【００４７】次に、上記のように構成した半導体集積回
路装置の作用について説明する。いま、上記のように構
成された半導体集積回路装置をパッケージしたのち、回
路基板上に配置する。そして、半導体集積回路装置に定
格の５ボルトの外部電源電圧ＶDDが供給されると、その
外部電源電圧ＶDDは直ちに昇圧回路１と特性測定回路３
の遅延測定回路部３ａに印加される。昇圧回路１はこの
外部電源電圧ＶDDとあわせて外部から入力されるクロッ
ク信号ＣＬとで外部電源電圧ＶDDを昇圧して６ボルトの
内部電源電圧ＶCPを生成し、次段の分圧回路２に出力す
る。

【００４８】一方、遅延測定回路部３ａは外部電源電圧
ＶDDが印加されると、積分回路のコンデンサＣへの充電
が開始され、所定の電位まで到達するまでの間、初段の
クロックドインバータＩＮＶ1 から順番に最終段のクロ
ックドインバータＩＮＶn-1に向かって動作を開始す
る。そして、コンデンサＣが所定の電位まで到達するま
での間に動作をするクロックドインバータの数は同クロ
ックドインバータの動作速度、即ちクロックドインバー
タを構成するＭＯＳトランジスタのトランジスタ特性に
よって決まる。クロックドインバータを構成するＭＯＳ
トランジスタのトランジスタ特性は、内部回路４を構成
するＭＯＳトランジスタのトランジスタ特性と同じであ
る。

【００４９】いま、動作したクロックドインバータが２
個（クロックドインバータＩＮＶ1，ＩＮＶ2 ）場合に
は、ラッチ回路Ｌ1 ，Ｌ2 の出力信号ＳＬ1 ，ＳＬ2 が
Ｈレベルとなる（他のラッチ回路Ｌ3 〜Ｌn-1 の出力信
号ＳＬ3 〜ＳＬn-1 はＬレベル）となる。動作したクロ
ックドインバータが２個の場合には、動作速度が遅すぎ
ることを意味する。すなわち、この場合には何らかの原
因で製造プロセス条件にぶれが生じて定格どうりのトラ
ンジスタ特性を得ることができず、例えばゲート長が長
すぎて動作スピードの遅いＭＯＳトランジスタから構成
される半導体集積回路装置であることがわかる。

【００５０】Ｈレベルの出力信号ＳＬ1 ，ＳＬ2 が遅延
測定回路部３ａから出力されると、セレクト信号生成回
路部３ｂから出力される選択信号Ｓ1 〜Ｓn-1 の内の３
段目のラッチ回路Ｌ3 に対応する選択信号Ｓ3 のみがＨ
レベルとなる。Ｈレベルの選択信号Ｓ3 に基づいて分圧
回路２中のＮＭＯＳトランジスタＴｒ23がオンする。Ｎ
ＭＯＳトランジスタＴｒ23をオンすると、分圧電圧Ｖ3
が内部回路４の動作電源として該内部回路４に供給され
る。

【００５１】このとき、例えば分圧回路２の抵抗Ｒ１〜
Ｒｎが６０個である場合には、分圧電圧Ｖ3 は５．７ボ
ルトとなり、定格の５ボルトの外部電源電圧ＶDDより高
い電圧が動作電源として内部回路４に供給されることに
なる。従って、動作スピードの遅いＭＯＳトランジスタ
からなる内部回路４は５．７ボルトといった高い電圧の
動作電源で動作することになる。その結果、設計段階で
は定格が５ボルトで動作するＭＯＳトランジスタを設計
したにもかかわらず、製造プロセス条件のぶれで５ボル
トでは動作速度が非常に遅いトランジスタが製造されて
も、その高くなった動作電源電圧の分だけ高速動作する
ことになる。すなわち、動作電源電圧を上げることで、
動作速度の遅いトランジスタ特性を補償している。

【００５２】ちなみに、動作速度が速い場合には、その
速さに応じた選択信号がＨレベルとなり、その速すぎる
分だけ定格電圧より低い分圧電圧が動作電源として出力
される。製造プロセス条件のぶれで５ボルトでは動作速
度が速いトランジスタが製造されても、その低くなった
動作電源電圧の分だけ低速動作するとともに消費電力の
低減を図ることができる。すなわち、動作電源電圧を下
げることで、動作速度の速いトランジスタ特性を補償し
ている。

【００５３】このように本実施例では、分圧回路２で昇
圧回路１で昇圧した内部電源電圧ＶCPを用いて複数種類
の分圧電圧Ｖ１〜Ｖｎ−１を用意する。そして、遅延測
定回路部３ａで半導体集積回路装置のトランジスタ特性
を検出し、その検出結果に基づいてセレクト信号生成回
路部３ｂでそのトランジスタ特性に応じた内部回路４の
動作電源として分圧電圧Ｖ１〜Ｖｎ−１を選択させるた
めの選択信号を生成するようにした。

【００５４】従って、製造プロセス条件のぶれでトラン
ジス特性が設計どうりでない半導体集積回路装置が製造
されても、該半導体集積回路装置は使用不能の廃品とな
らず使用することができ、製造される半導体集積回路装
置の歩留りを上げることができる。

【００５５】また、当初使用時おいては正常の各トラン
ジスタが定格どおり動作していても、例えば耐湿性が使
用中に劣化する等によってトランジスタ特性が変化して
も、補償されるため、廃品にならずしかも内部回路４を
修正することなく動作の保証をすることができる。 （第二実施例）本実施例は、ＰＬＬ周波数シンセサイザ
回路を含みそのシンセサイザからのクロック信号を内部
回路４が内部クロック信号として利用する半導体集積回
路装置に具体化したものである。従って、本発明にかか
る部分は分圧回路２が若干回路構成が異なるだけで基本
的に第一実施例と同一のため、説明の便宜上その要部に
ついて説明し、同一部材は符号を同じにして詳細な説明
は省略する。

【００５６】図６は半導体集積回路装置の要部回路を示
す。半導体チップ５上にはＰＬＬ周波数シンセサイザ１
０が形成されている。ＰＬＬ周波数シンセサイザ１０は
公知の位相比較回路１１、チャージポンプ１２、ローパ
スフィルタ（ＬＰＦ）１３、電圧制御発振器（ＶＣＯ）
１４及び分周器１５，１６とから構成されている。

【００５７】位相比較回路１１は分周器１５を介して帰
還されるパルス信号ｆ１と外部発振器からのクロック信
号ｆ２と入力し、その位相差に応じたパルス幅の信号を
チャージポンプ１２に出力する。チャージポンプ１２は
位相差に応じたパルス幅の信号を昇圧しＬＰＦ１３に出
力する。ＬＰＦ１３は直流成分をＶＣＯ１４に出力し、
その電圧値に応じた周波数の信号が分周器１６を介して
内部回路４の内部クロック信号ＣＬＫａとして同内部回
路４に出力される。また、ＶＣＯ１４からの信号は分周
器１５を介して位相比較回路１１に帰還されるパルス信
号ｆ１として出力される。

【００５８】内部クロック信号ＣＬＫａを出力する分周
器１６は１０メガＨZ と２メガＨZの２通りの内部クロ
ック信号ＣＬＫａが生成でき、いずれか一方を出力する
ようになっている。この２通りの内部クロック信号ＣＬ
Ｋａはスタンバイ信号ＳＴによって決定されている。

【００５９】スタンバイ信号ＳＴはスタンバイ信号生成
回路１７から出力される。スタンバイ信号生成回路１７
は内部回路４に対して行われるデータの入出力が行われ
ているいるかどうか、即ちアクセスされているかどうか
を判定する。そして、アクセスされていない状態が予め
定めた時間経過した時、スタンバイ信号生成回路１７は
内部回路４はスリープ状態としてＬレベルのスタンバイ
信号ＳＴを出力する。反対に、スタンバイ信号生成回路
１７はスリープ状態でない時にはＨレベルのスタンバイ
信号ＳＴを出力する。

【００６０】そして、このスタンバイ信号ＳＴはラッチ
回路１８を介して分周器１６に出力され、スタンバイ信
号ＳＴがＨレベルの時、分周器１６は１０メガＨZ の内
部クロック信号ＣＬＫａを出力する。反対に、スタンバ
イ信号ＳＴがＬレベルの時、分周器１６は２メガＨZ の
内部クロック信号ＣＬＫａを出力する。

【００６１】すなわち、スリープ状態に内部回路４があ
るときには、２メガＨZ の内部クロック信号ＣＬＫａが
内部回路４に入力され、スリープ状態でなくアクセスさ
れている状態に内部回路４があるときには、１０メガＨ
Z の内部クロック信号ＣＬＫａが内部回路４に入力され
る。そして、スリープ状態にある内部回路４は１０メガ
ＨZ より低い２メガＨZ の内部クロック信号ＣＬＫａで
動作することになり、その動作回数も少なくなる分だけ
消費電力の低減を図っている。

【００６２】一方、スタンバイ信号ＳＴはラッチ回路１
８を介して分圧回路２に出力されるようになっている。
分圧回路２は選択された分圧電圧が内部回路４の動作電
源として印加される電源線にＮＭＯＳトランジスタＴ１
０が接続され、そのゲートはインバータ１９を介して前
記ラッチ回路１８に接続されている。また、本実施例で
は、最も低い分圧電圧Ｖn-1 は他の分圧電圧Ｖ1 〜Ｖn-
2 とは分離されている。そして、そのＮＭＯＳトランジ
スタＴｒ2n-1の一端は前記ＮＭＯＳトランジスタＴ１０
より内部回路４側の電源線に接続されている。また、Ｎ
ＭＯＳトランジスタＴｒ2n-1のゲートは特性測定回路３
に接続しないで前記ラッチ回路１８に接続されている。
従って、スリープ状態にないときには（スタンバイ信号
ＳＴがＨレベル）、ＮＭＯＳトランジスタＴｒ2n-1はオ
フし、ＮＭＯＳトランジスタＴ１０はオンする。反対
に、スリープ状態にあるときには（スタンバイ信号ＳＴ
がＬレベル）、ＮＭＯＳトランジスタＴｒ2n-1はオン
し、ＮＭＯＳトランジスタＴ１０はオフする。

【００６３】そして、スリープ状態でないときには、内
部回路４には選択された最適な分圧電圧がＮＭＯＳトラ
ンジスタＴ１０を介して内部回路４に供給される。反対
に、スリープ状態にあるときには、内部回路４には最も
低い分圧電圧Ｖn-1 が動作電源として供給されることに
なる。従って、スリープ状態にある内部回路４には最も
低い分圧電圧Ｖn-1 が動作電源として供給されることに
なり、消費電力の低減が図られる。

【００６４】このように本実施例では、前記実施例に加
えて、内部回路４に一定時間アクセスがないスリープ状
態にあるときには、内部回路４には周波数の低い２メガ
ＨZの内部クロック信号ＣＬＫａが入力され、最も低い
分圧電圧Ｖn-1 が動作電源として供給される。従って、
前記実施例の効果に加えて内部回路４の消費電力を非常
に低く抑えることができる。

【００６５】なお、本発明は前記各実施例に限定される
ものではなく以下の態様で実施してもよい。 （１）昇圧回路１、分圧回路２は半導体チップ５の外に
形成し、測定回路部３ａ等からなる特性測定回路３と内
部回路４のみを半導体チップ５上に形成した半導体集積
回路装置に具体化してもよい。この場合、特性測定回路
３が測定した測定結果を外部に出力し、その出力信号に
基づいて直接外部に設けた分圧回路２又は外部中央処理
装置（ＣＰＵ）を介して分圧回路２を制御して最適な動
作電源を内部回路４に供給するようにしてもよい。

【００６６】また、外部に出力された検出結果を、モニ
タ装置や検査装置に出力し、特性測定のためのデータと
して利用するようにして実施してもよい。 （２）特性測定回路３のクロックドインバータの数、分
圧電圧の種類等を適宜変更して実施してもよい。 （３）前記実施例では外部電源電圧ＶDDが投入される毎
に測定を行い、その都度最適な動作電源を出力するよう
にしたが、これを例えば出荷前の検査の段階で行った後
は行わないようにしてもよい。この場合、内部に特性測
定回路３が測定した結果を保持するメモリを用意する必
要がある。

【００６７】また、測定する時期も半導体集積回路装置
の動作時に一定のタイミングを持って１度又は定期的に
実行してもよい。 （４）前記実施例では特性測定回路３は外部電源ＶDDを
使用して特性を測定したが、例えば内部電源電圧ＶCP
等、その他信号を用いて測定してもよい。 （５）前記実施例において、スリープ状態に供給する低
電源電圧を適宜変更して実施してもよい。

【００６８】

【発明の効果】以上詳述したように、本発明の半導体集
積回路装置によれば、若干のトランジスタ特性の異なっ
ても使用可能にすることができ、製造歩留まりを向上さ
せるとができるとともに、耐久性のあるものにすること
ができる優れた効果を有する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一実施例の半導体集積回路装置の電気的構成
を示すブロック回路図である。

【図３】第一実施例の半導体集積回路装置の各回路のレ
イアウト図である。

【図４】第一実施例の昇圧回路及び分圧回路の回路図で
ある。

【図５】第一実施例の特性測定回路の回路図である。

【図６】第二実施例のＰＬＬ周波数シンセサイザ回路及
び分圧回路の回路図である。

【符号の説明】

１００ 半導体チップ １０１ 内部回路 １０２ 昇圧回路 １０３ 動作電源生成回路 １０４ 特性測定回路 ＶDD 外部電源 ＶCP 内部電源電圧

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−133543（ＪＰ，Ａ) 特開 平４−264277（ＪＰ，Ａ) 特開 平２−307083（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/26 G01R 31/28 - 31/319 H01L 21/66

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 外部電源から電源電圧が供給される半導
   体チップにおいて、 内部回路と、 前記電源電圧を昇圧して内部電源電圧を生成する昇圧回
   路と、 前記内部電源電圧に基づいて前記内部回路に供給する動
   作電源電圧を生成する動作電源生成回路と、 前記内部回路を構成する半導体素子とともに形成された
   半導体素子から構成され、該半導体素子の特性を測定す
   る特性測定回路と、前記内部回路がスリープ状態にあるか否かを判定するス
   タンバイ信号生成回路と、 を備え、 前記動作電源生成回路は、 前記特性測定回路の測定結果に基づいて前記内部回路を
   構成する半導体素子の特性に適した動作電源電圧を生成
   することを特徴とする半導体集積回路装置。
2. 【請求項２】 前記動作電源生成回路は、 複数の抵抗と、該複数の抵抗の間と前記内部回路との間
   を接続するゲート回路とを有し、 前記ゲート回路は、前記特性測定回路の測定結果に基づ
   いて制御されることを特徴とする請求項１に記載の半導
   体集積回路装置。
3. 【請求項３】 前記特性測定回路は、 データを伝達するために接続された複数のインバータ回
   路と、該複数のインバータ回路の各々の出力に挿入され
   たラッチ回路とを有する遅延測定回路部を備え、 前記遅延測定回路部は、 所定期間内にデータがどのインバータ回路まで伝達され
   たかを前記ラッチ回路の出力信号により判定することを
   特徴とする請求項１又は請求項２に記載の半導体集積回
   路装置。
4. 【請求項４】 前記内部回路がスリープ状態にある場合
   には低周波数のクロ ックを該内部回路に供給するＰＬＬ
   周波数シンセサイザを有することを特徴とする請求項
   １、請求項２又は請求項３に記載の半導体集積回路装
   置。