JP4716941B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、ノイズの発生源となる回路部分と、演算処理にノイズの影響を受けやすい回路部分とを備えた半導体集積回路装置に関するもので、特に、それぞれの回路に供給される電源ラインが分割された半導体集積回路装置に関する。

デジタル画像処理や高速通信などを行う半導体集積回路装置が提供されているが、近年、処理するデータ容量の大容量化や処理速度の高速化などに伴い、半導体集積回路装置が大規模化又は複雑化する傾向にある。これにより、半導体集積回路装置内では、発振回路などのノイズの発生源となる回路による影響が、この回路周辺に配置された別の回路に与えられることとなり、誤作動の原因や演算処理精度を悪化させる原因となる。

このように、同一の半導体集積回路装置に搭載された別の回路のノイズの影響を防ぐために、ノイズを発生する回路とノイズの影響を受ける回路のそれぞれに接続する電源ラインを分離させて、ノイズが他の回路に影響することを防ぐようにしているものがある（特許文献１参照）。この特許文献１の半導体集積回路装置は、高速スイッチング動作を行うＤＣ−ＤＣコンバータ回路からのノイズの影響を、メモリや制御部などの他の回路が受けないようにするために、電源ラインに抵抗を設置し、電源ラインの配線容量とでフィルタを構成するものとしている。
特開２０００−１５１３７６号公報

しかしながら、特許文献１に記載の半導体集積回路装置を初めとして、ノイズの影響を低減させるためのフィルタを構成するための抵抗や容量は一定のものとされている。そのため、ノイズの影響を受ける側となる回路において、その動作状態に応じてノイズの発生源となる回路からのノイズに対する影響度が変更するが、その影響度に応じたノイズ除去ができず、ノイズの影響を最大限の抑制することができない。例えば、通信装置などの復調回路などにおいて、その動作状態においてうけるノイズの影響を抑制できないため、符号誤り率が高いままとなってしまうことがある。

このような問題を鑑みて、本発明は、動作時に応じたノイズの影響に対応したフィルタリングを行うことができ、そのノイズの影響を低減することができる半導体集積回路を提供することを目的としている。

上記目的を達成するために、本発明の半導体集積回路装置は、ノイズの発生源となる第１回路と、該第１回路から信号が与えられて演算処理を行う第２回路と、前記第１及び第２回路それぞれに電源供給を行う分割された第１及び第２電源供給路と、を備える半導体集積回路装置において、前記第２回路の動作状態を検出する状態検出回路と、該状態検出回路で確認された前記第２回路の動作状態に基づいて、前記第１回路のノイズによる影響の大きさを確認して、前記第１回路の動作状態を決定するパラメータ値を変化させる制御回路と、を備えることを特徴とする。

このような半導体集積回路装置において、前記状態検出回路が、前記第２回路における前記演算処理におけるエラーの度合いを、前記第２回路の動作状態として、所定時間毎に検出するものとする。前記制御回路が、前記状態検出回路で前記所定時間毎に検出された前記演算処理におけるエラーの度合いの大きさに応じて前記パラメータ値を変化させるものとしても構わない。このとき、前記制御回路が、前記状態検出回路で前記所定時間毎に検出された前記演算処理におけるエラーの度合いの大きさの変化に基づいて、前記パラメータ値を変化させる方向を決定するものとする。

更に、前記状態検出回路が、前記第２回路で演算処理されて得たデータを受け、当該データにおける誤りを検出することで、前記演算処理におけるエラーの度合いを検出するものとしても構わない。このとき、前記状態検出回路が、前記第２回路での前記演算処理でデータを取得する際の誤り訂正処理において誤り訂正したビット数を計数し、計数した誤り訂正された前記ビット数を前記演算処理におけるエラーの度合いとする。

上述の半導体集積回路装置において、前記第２回路が、前記演算処理として、復調動作又は復号化動作を行うものとしても構わない。

又、上述の半導体集積回路装置において、前記第１回路に接続された前記第１電源供給路上に設置されるとともに、インピーダンス値を可変とした可変インピーダンスを備え、前記制御回路が、前記状態検出回路で確認された前記第２回路の動作状態に基づいて、前記第１回路のノイズによる影響の大きさを確認し、前記可変インピーダンスのインピーダンス値を変化させるインピーダンス制御回路を有するものであっても構わない。

そして、前記インピーダンス制御回路が、前記状態検出回路で前記所定時間毎に検出された前記演算処理におけるエラーの度合いの大きさに応じて前記可変インピーダンスのインピーダンス値を変化させるものとしても構わない。このとき、前記インピーダンス制御回路が、前記状態検出回路で前記所定時間毎に検出された前記演算処理におけるエラーの度合いの大きさの変化に基づいて、前記可変インピーダンスのインピーダンス値を変化させる方向を決定するものとする。

又、前記可変インピーダンスが、可変容量、可変抵抗、又は、コイルなどのインピーダンスを変更することの可能な回路で構成される。更に、前記可変インピーダンスが、複数のスイッチと複数のインピーダンスとを組み合わせた回路によって構成されるものとしても構わない。

前記制御回路が、前記状態検出回路で確認された前記第２回路の動作状態に基づいて、前記第１回路のノイズによる影響の大きさを確認し、前記第１回路の消費電力値を変化させる電力制御回路を有するものであっても構わない。

そして、前記電力制御回路が、前記状態検出回路で前記所定時間毎に検出された前記演算処理におけるエラーの度合いの大きさに応じて前記第１回路の消費電力値を変化させるものとしても構わない。このとき、前記電力制御回路が、前記状態検出回路で前記所定時間毎に検出された前記演算処理におけるエラーの度合いの大きさの変化に基づいて、前記第１回路の消費電力値を変化させる方向を決定するものとする。

又、前記第１回路が、帰還抵抗と水晶振動子の並列回路に対して並列となるように接続された複数のインバータを備え、このインバータの個数を変化させることで、消費電力値が変化されるものとしても構わない。

本発明によると、ノイズの発生源となる回路とノイズの影響を受ける回路とに対して、分離された電源供給路が設けられることで、この電源供給路をフィルタとして機能させて、ノイズの発生源となる回路の影響を低減させることができる。このとき、ノイズの影響を受ける回路の動作状態に基づいて、ノイズの発生源となる回路の動作状態を決定するパラメータ値を変化させることができる。そのため、ノイズの影響を受ける回路の動作状態に最適なパラメータ値を設定し、ノイズの発生源となる回路からの影響を常に小さくすることができる。

＜通信装置の構成例＞
まず、以下の各実施形態における半導体集積回路装置を備える通信装置の構成例を、図１に挙げて説明する。

図１に示す通信装置は、高周波信号を受信するアンテナ１と、アンテナ１での受信信号より所望の周波数帯の高周波信号を抽出するバンドパスフィルタ（ＢＰＦ）２と、ＢＰＦ２で抽出された高周波信号を増幅するアンプ３と、アンプ３で増幅された高周波信号を中間周波数信号（ＩＦ信号）に変換するミキサ４と、ミキサ４に対して局部発振信号を与える電圧制御発振器（ＶＣＯ）５と、ＶＣＯ５の発振周波数を設定する位相ロックループ回路（ＰＬＬ回路）６と、ミキサ４で変換されたＩＦ信号からノイズを除去するローパスフィルタ（ＬＰＦ）７と、ＬＰＦ７でノイズ除去されたＩＦ信号を増幅するアンプ８と、アンプ８で増幅されたＩＦ信号をデジタル信号に変換するアナログ／デジタル変換回路（ＡＤ変換回路）９と、ＡＤ変換回路９からのデジタル信号を復調する復調回路１０と、復調回路１０で復調された信号を復号化する復号化回路１１と、通信装置内の各ブロックを制御する制御回路１２と、ＰＬＬ回路６、ＡＤ変換回路９、復調回路１０、復号化回路１１、及び制御回路１２といったデジタル処理を行う回路に対してクロック信号を生成して与えるクロック発振回路１３と、を備える。

このように構成される通信装置によると、制御回路１２によって受信チャンネルが設定されると、ＰＬＬ回路６内の分周器の分周率が設定されることにより、ＶＣＯ５からの局部発振信号の発振周波数が設定される。そして、ＶＣＯ５から局部発振信号が与えられるミキサ４では、アンテナ１で受信された後にＢＰＦ２を通過してアンプ３で増幅された高周波信号と局部発振信号とのミキシングが行われる。これにより、所望の受信チャンネル周波数の高周波信号が抽出されて、ベースバンド信号となるＩＦ信号に変換される。このＩＦ信号は、ＬＰＦ７でノイズ除去された後、アンプ８で増幅されて、ＡＤ変換回路９でデジタル信号に変換される。

ＡＤ変換回路９でデジタル信号に変換されたＩＦ信号が、復調回路１０に与えられて、複数位相変調（ＢＰＳＫ、ＱＰＳＫ、８ＰＳＫ）や直交振幅変調（ＱＡＭ）などの所定の変調方式による復調処理が成された後、復号化回路１１において、所定の符号化方式による復号化処理が成される。このとき、クロック発振回路１３で発生するクロックが、復調回路１０及び復号化回路１１に与えられて、デジタル処理が成されるとともに、制御回路１２からの制御に基づいて、復調処理及び復号化処理が行われる。

＜第１の実施形態＞
上述の通信装置に用いられる半導体集積回路装置における第１の実施形態について、図面を参照して説明する。図２は、本実施形態における半導体集積回路装置の内部構成を示すブロック図である。

図２に示す半導体集積回路装置は、クロック発振回路１３と、復調回路１０と、復号化回路１１とを備える半導体集積回路装置１００が構成されるものとする。この半導体集積回路装置１００は、クロック発振回路１３と、復調回路１０と、復号化回路１１と、電源電位Ｖｃｃと接続されてクロック発振回路１３に電源供給を行う電源供給路１０１と、電源電位Ｖｃｃと接続されて復調回路１０及び復号化回路１１に電源供給を行う電源供給路１０２と、電源供給路１０１において電源電位Ｖｃｃとクロック発振回路１３との間に設置される可変インピーダンス１０３と、可変インピーダンス１０３のインピーダンス値の制御を行うインピーダンス制御回路１０４と、復号化回路１１での復号化処理において誤り訂正符号を用いた誤り訂正処理の内容を確認して符号誤り率を検出する符号誤り検出回路１０５と、を備える。この半導体集積回路装置１００において、インピーダンス制御回路１０４及び符号誤り検出回路１０５それぞれについても、電源供給路１０２を通じて電源供給が行われる。

この半導体集積回路装置１００では、復号化回路１１において復号化処理を行う際に誤り訂正符号による誤り訂正処理が行われるが、一定の時間の間に誤り訂正が成されたビット数を、符号誤り検出回路１０５において計数する。そして、一定時間毎に、符号誤り検出回路１０５で計数された誤りビット数が、インピーダンス制御回路１０４に与えられる。よって、インピーダンス制御回路１０４では、与えられた誤りビット数によって、可変インピーダンス１０３のインピーダンス値を変化させる。

これにより、ノイズ発生源となるクロック発振回路１３により、復調回路１０及び復号化回路１１に与える影響を低減させ、復号化回路１１における誤りビット数を低減させる。即ち、可変インピーダンス１０３と電源供給路１０１，１０２による浮遊容量及び配線抵抗とによるフィルタ効果が最適になるように、インピーダンス制御回路１０４が可変インピーダンス１０３のインピーダンス値を変化させることとなる。このインピーダンス制御回路１０４と符号誤り検出回路１０５との詳細な動作について、図３及び図４のフローチャートを参照して、以下に説明する。

まず、符号誤り検出回路１０５における動作について、図３のフローチャートを参照して説明する。符号誤り検出回路１０５では、不図示のカウンタによる誤りビット数を計数した計数値を０とするとともに、不図示のタイマによって計測される時間を０として、初期化する（ＳＴＥＰ１）。その後、復号化回路１１において復号化処理が行われる度に、誤り訂正が行われた際の誤りビット数が復号化回路１１より入力されたか否かが確認される（ＳＴＥＰ２）。このとき、誤りビット数が入力された場合（Ｙｅｓ）、既に記憶している誤りビット数に、入力された誤りビット数を計数した後（ＳＴＥＰ３）、ＳＴＥＰ４に移行する。又、誤りビット数が入力されなかった場合もＳＴＥＰ４に移行する。

そして、ＳＴＥＰ４に移行すると、所定時間が経過したか否かが、不図示のタイマによる計測時間に基づいて確認される。このとき、所定時間の経過が確認されていない場合は（Ｎｏ）、ＳＴＥＰ２に移行して、誤りビット数の入力の有無が確認される。又、所定時間の経過が確認されると（Ｙｅｓ）、不図示のカウンタで計数された誤りビット数をインピーダンス制御回路１０４に出力する（ＳＴＥＰ５）。その後、動作を終了することが指示されたか否かが確認され（ＳＴＥＰ６）、動作終了の指示がない場合は（Ｎｏ）、ＳＴＥＰ１に移行して初期化動作を行い、又、動作終了の指示がある場合は（Ｙｅｓ）、動作を終了する。

次に、インピーダンス制御回路１０４における動作について、図４のフローチャートを参照して説明する。インピーダンス制御回路１０４では、可変インピーダンス１０３のインピーダンス値を変化させる方向（以下、「インピーダンス変化方向」とする）を読み出す（ＳＴＥＰ１０１）。尚、このインピーダンス変化方向は、可変インピーダンス１０３に対して、そのインピーダンス値を大きくする方向（以下、「正方向」とする）と、そのインピーダンス値を小さくする方向（以下、「負方向」とする）との、２方向によるものである。

その後、まず、所定時間毎に符号誤り検出回路１０５より入力される誤りビット数が入力されたか否かが確認される（ＳＴＥＰ１０２）。このとき、符号誤り検出回路１０５が図３のフローチャートにおけるＳＴＥＰ５の動作を行うことで、誤りビット数がインピーダンス制御回路１０４に入力されることとなる。そして、符号誤り検出回路１０５からの誤りビット数の入力が確認されると（Ｙｅｓ）、所定時間前に入力された誤りビット数が記憶されているか否かが確認される（ＳＴＥＰ１０３）。逆に、符号誤り検出回路１０５からの誤りビット数の入力が確認されない場合（Ｎｏ）、再び、ＳＴＥＰ１０２において、符号誤り検出回路１０５からの誤りビット数の入力の有無が確認される。

ＳＴＥＰ１０３において、所定時間前に入力された誤りビット数が記憶されている場合（ＹＥＳ）、ＳＴＥＰ１０２で入力が確認されたばかりの誤りビット数と、記憶された所定時間前に入力された誤りビット数とが比較される（ＳＴＥＰ１０４）。そして、その比較結果に基づいて、ＳＴＥＰ１０２で入力が確認されたばかりの誤りビット数が大きいか否かが確認される（ＳＴＥＰ１０５）。このとき、ＳＴＥＰ１０２で入力が確認されたばかりの誤りビット数が大きい場合（Ｙｅｓ）、現在のインピーダンス変化方向を逆方向に反転させる（ＳＴＥＰ１０６）。即ち、現在のインピーダンス変化方向が正方向の場合、負方向に反転し、逆に、負方向の場合、正方向に反転する。

そして、ＳＴＥＰ１０３において、初めての入力で誤りビット数の記憶が確認されなかった場合（Ｎｏ）、又は、ＳＴＥＰ１０５において、ＳＴＥＰ１０２で入力が確認されたばかりの誤りビット数が等しいか又は小さい場合（Ｎｏ）、又は、ＳＴＥＰ１０６におけるインピーダンス変化方向の反転動作が行われると、ＳＴＥＰ１０２で入力が確認されたばかりの誤りビット数が所定の閾値以上であるか否かが確認される（ＳＴＥＰ１０７）。即ち、所定の閾値以上である場合は、クロック発振回路１３によるノイズの影響が大きいものとし、可変インピーダンス１０３のインピーダンス値を変化させる必要があるものとされる。

よって、ＳＴＥＰ１０７において、誤りビット数が所定の閾値以上である場合（Ｙｅｓ）、可変インピーダンス１０３のインピーダンス値を、現在設定されるインピーダンス変化方向に所定値分変化させ（ＳＴＥＰ１０８）、ＳＴＥＰ１０９に移行する。又、ＳＴＥＰ１０７において、誤りビット数が所定の閾値より小さい場合は（Ｎｏ）、そのまま、ＳＴＥＰ１０９に移行する。そして、ＳＴＥＰ１０９において、動作を終了することが指示されたか否かが確認される。このとき、終了動作の指示がある場合は（Ｙｅｓ）、現在のインピーダンス変化方向を記憶して（ＳＴＥＰ１１０）、動作を終了する。又、動作終了の指示がない場合は（Ｎｏ）、ＳＴＥＰ１０２で入力された誤りビット数を記憶した後（ＳＴＥＰ１１１）、ＳＴＥＰ１０２に移行して誤りビット数の入力を確認する。

このようにインピーダンス制御回路１０４及び符号誤り検出回路１０５が動作するとき、例えば、インピーダンス制御回路１０４に記憶されたインピーダンス変化方向が負方向とする。この場合において、最初に符号誤り検出回路１０５において、所定時間の間に計数された誤りビット数がＢ１であったとき、この誤りビット数Ｂ１がインピーダンス制御回路１０４に与えられる。そして、インピーダンス制御回路１０４では、初めて入力された誤りビット数であり、記憶している誤りビット数がないため、この誤りビット数Ｂ１が閾値Ｔｈ以上であるか否か確認する。

このとき、誤りビット数Ｂ１が閾値Ｔｈ以上であることが確認されると、現在の可変インピーダンス１０３のインピーダンス値Ｒ１を所定値ｒだけ低い値Ｒ１−ｒに変更する。そして、動作終了の指示がない場合、インピーダンス制御回路１０４では、誤りビット数Ｂ１を記憶する。その後、再び、符号誤り検出回路１０５において、所定時間Ｔの間の誤りビット数が計数される。このときの誤りビット数がＢ２であったとき、この誤りビット数Ｂ２がインピーダンス制御回路１０４に与えられる。

インピーダンス制御回路１０４では、記憶した誤りビット数Ｂ１を読み出して、入力された誤りビット数Ｂ２との比較を行う。このとき、入力された誤りビット数Ｂ２が記憶した誤りビット数Ｂ１より大きくなる場合は、インピーダンス変化方向を反転する。即ち、この場合は、インピーダンス変化方向を、負方向から正方向へ反転させる。そして、誤りビット数Ｂ２が閾値Ｔｈ以上であることを確認するため、現在の可変インピーダンス１０３のインピーダンス値Ｒ１−ｒを所定値ｒだけ高い値Ｒ１に変更する。

そして、動作終了の指示がない場合、インピーダンス制御回路１０４では、誤りビット数Ｂ２を記憶する。その後、再び、符号誤り検出回路１０５において、所定時間Ｔの間の誤りビット数Ｂ３が計数されて、インピーダンス制御回路１０４に与えられる。インピーダンス制御回路１０４では、記憶した誤りビット数Ｂ２を読み出して、入力された誤りビット数Ｂ３との比較を行う。このとき、入力された誤りビット数Ｂ３が記憶した誤りビット数Ｂ２より小さくなると、誤りビット数Ｂ３が閾値Ｔｈ以上であることを確認する。このとき、誤りビット数Ｂ３が閾値Ｔｈ以上となると、現在の可変インピーダンス１０３のインピーダンス値Ｒ１を所定値ｒだけ高い値Ｒ１＋ｒに変更する。

更に動作終了の指示がない場合、インピーダンス制御回路１０４では、誤りビット数Ｂ３を記憶する。その後、再び、符号誤り検出回路１０５において、所定時間Ｔの間の誤りビット数Ｂ４が計数されて、インピーダンス制御回路１０４に与えられると、記憶した誤りビット数Ｂ３と比較される。そして、この入力された誤りビット数Ｂ４が記憶した誤りビット数Ｂ３より小さくなると、更に、誤りビット数Ｂ４が閾値Ｔｈ以上であることを確認する。このとき、誤りビット数Ｂ４が閾値Ｔｈより小さくなると、現在の可変インピーダンス１０３のインピーダンス値Ｒ１＋ｒのままとする。

このように動作することで、動作終了の指示が行われるまで、所定時間Ｔ毎に、符号誤り検出回路１０５で検出された誤りビット数がインピーダンス制御回路１０４に与えられ、前回測定された誤りビット数との比較及び閾値Ｔｈとの比較が行われる。これにより、動作終了の指示が行われない間、常に、可変インピーダンス１０３のインピーダンス値を最適な状態として、クロック発振回路１３による他の回路に対するノイズの影響を低減させることができる。

尚、このインピーダンス制御回路１０４における上述の図４のフローチャートの動作は一例であり、ＳＴＥＰ１０８におけるインピーダンスの変化量を、閾値との関係により変化させるものとしても構わない。又、インピーダンス変化方向が反転された場合、前回変化させたときにおける変化前の可変インピーダンス１０３のインピーダンス値から変化させるようにするものとしても構わない。即ち、前回、インピーダンス値Ｒからインピーダンス値Ｒ＋ｒに変化された場合において、インピーダンス変化方向が反転されると、一旦、インピーダンス値Ｒに戻した後、このインピーダンス値Ｒからインピーダンス値Ｒ−ｒに変化させる。

又、図４のフローチャートに示すインピーダンス制御回路１０４の動作において、符号誤り検出回路１０５より入力された誤りビット数と記憶した誤りビット数の大きさを比較した後、入力された誤りビット数を閾値との比較を行うものとしたが、入力された誤りビット数と閾値の比較を最初に行うものとしても構わない。

即ち、図５のフローチャートに示すように、ＳＴＥＰ１０２で誤りビット数の入力を確認するとＳＴＥＰ１０７における誤りビット数と閾値との比較を行う。そして、ＳＴＥＰ１０７において、入力された誤りビット数が閾値以上となる場合は、ＳＴＥＰ１０３〜ＳＴＥＰ１０６の動作を行って、インピーダンス変化方向を設定した後に、ＳＴＥＰ１０８に移行して、可変インピーダンス１０３のインピーダンス値を変化させる。又、ＳＴＥＰ１０７において、入力された誤りビット数が閾値より小さい場合は、ＳＴＥＰ１０９に移行して、終了の指示の有無が確認される。

このように動作するインピーダンス制御回路１０４は、可変インピーダンス１０３が連続的にインピーダンス値を変化させるものである場合、アナログ信号を可変インピーダンス１０３に与える。又、可変インピーダンス１０３が複数の抵抗又は複数のコンデンサ又は複数のコイルから１つを選択的に切り換えてインピーダンス値を変化させるものである場合は、デジタル信号がインピーダンス制御回路１０４より可変インピーダンス１０３に与えられる。図６に、このデジタル信号が与えられる可変インピーダンス１０３の構成の一例を示すが、他の構成としても構わない。

図６に示す可変インピーダンス１０３は、電源電位Ｖｃｃが一端に印加されるとともに互いに並列に接続されたｎ個の抵抗Ｒ１〜Ｒｎと、抵抗Ｒ１〜Ｒｎのそれぞれの他端にそれぞれの一端が接続されるとともに他端がクロック発振回路１３に接続されたスイッチＳ１〜Ｓｎと、インピーダンス制御回路１０４より与えられるデジタル信号よりスイッチＳ１〜ＳｎそれぞれをＯＮ／ＯＦＦ制御するためのｎビットの信号を出力するマルチプレクサ３０と、を備える。

これにより、インピーダンス制御回路１０４よりインピーダンス値を変更する制御信号がマルチプレクサ３０に与えられると、デジタル信号である制御信号が解析されることで、スイッチＳ１〜Ｓｎのうちの１つを選択的にＯＮとするｎビットの信号を生成する。このｎビットの信号の各ビットの値がスイッチＳ１〜Ｓｎに与えられて、スイッチＳ１〜Ｓｎのうちの１つがＯＮとなり、可変インピーダンス１０３のインピーダンス値が選択されたスイッチＳｋ（ｋは、１≦ｋ≦ｎの整数）に接続された抵抗Ｒｋの抵抗値となる。

尚、このように構成されるとき、スイッチＳ１〜Ｓｎを、ＭＯＳトランジスタのスイッチング素子によるものとしても構わない。又、この可変インピーダンス１０３は、図６の構成を代表するように抵抗を変化させる可変抵抗回路としても構わないし、容量値を変化させるコンデンサを備えた可変容量回路としても構わないし、インダクタンス値を変化させるコイルを備えた可変インダクタンス回路としても構わない。

＜第２の実施形態＞
上述の通信装置に用いられる半導体集積回路装置における第２の実施形態について、図面を参照して説明する。図７は、本実施形態における半導体集積回路装置の内部構成を示すブロック図である。尚、図７において、図２の半導体集積回路装置と同一の目的で使用する部分については同一の符号を付して、その詳細な説明は省略する。

図７に示す半導体集積回路装置１００ａは、図２の半導体集積回路装置１００におけるインピーダンス制御回路１０４の代わりに、クロック発振回路１３の消費電力を変更させる電力制御回路１０６を備えるとともに、可変インピーダンス１０３を除いた構成となる。そして、電力制御回路１０６は、インピーダンス制御回路１０４と同様、符号誤り検出回路１０５で計数された誤りビット数が与えられ、与えられた誤りビット数に基づいてクロック発振回路１３の消費電力の調整を行う。その他の構成については、第１の実施形態の半導体集積回路装置１００と同一の構成である。

この半導体集積回路装置１００ａでは、第１の実施形態における半導体集積回路装置１００と同様、復号化回路１１において復号化処理を行う際、一定の時間の間に誤り訂正が成されたビット数が符号誤り検出回路１０５において計数され、電力制御回路１０６に与えられる。よって、電力制御回路１０６では、与えられた誤りビット数によって、クロック発振回路１３の消費電力の調整を行う。

これにより、ノイズ発生源となるクロック発振回路１３により、復調回路１０及び復号化回路１１に与える影響を低減させ、復号化回路１１における誤りビット数を低減させることができる。この電力制御回路１０６の詳細な動作について、図８のフローチャートを参照して、以下に説明する。尚、図８のフローチャートにおいて、図４のフローチャートと同一の動作ステップについては、同一の符号を付してその詳細な説明は省略する。又、符号誤り検出回路１０５については、第１の実施形態の半導体集積回路装置１００と同様、図３のフローチャートに従って動作する。

電力制御回路１０６では、クロック発振回路１３での消費電力を変化させる方向（以下、「電力変化方向」とする）を読み出す（ＳＴＥＰ１３１）。尚、この電力変化方向は、クロック発振回路１３の消費電力を大きくする方向（以下、「正方向」とする）と、クロック発振回路１３の消費電力を小さくする方向（以下、「負方向」とする）との、２方向によるものである。その後、所定時間毎に誤りビット数の入力が確認され、符号誤り検出回路１０５からの出力があると、入力された誤りビット数の記憶した後、既に記憶された所定時間前に入力された誤りビット数と比較される（ＳＴＥＰ１０２〜ＳＴＥＰ１０４）。

そして、その比較結果に基づいて、ＳＴＥＰ１０２で入力が確認されたばかりの誤りビット数が大きいか否かが確認され（ＳＴＥＰ１０５）、誤りビット数が大きくなった場合は（Ｙｅｓ）、電力変化方向を反転させる（ＳＴＥＰ１３６）。即ち、現在の電力変化方向が正方向の場合、負方向に反転し、逆に、負方向の場合、正方向に反転する。そして、ＳＴＥＰ１０５及びＳＴＥＰ１３６における各動作が行われると、次に、ＳＴＥＰ１０２で入力が確認されたばかりの誤りビット数が所定の閾値以上であるか否かが確認される（ＳＴＥＰ１０７）。このとき、誤りビット数が所定の閾値以上である場合（Ｙｅｓ）、クロック発振回路１３の消費電力を、現在設定される電力変化方向に所定値分変化させる（ＳＴＥＰ１３８）。

このＳＴＥＰ１０７及びＳＴＥＰ１３８における各動作が行われると、ＳＴＥＰ１０９に移行して、終了動作の有無が確認される。そして、終了動作が指示される場合は（Ｙｅｓ）、現在の電力変化方向を記憶させて（ＳＴＥＰ１４０）、動作を終了し、又、終了動作の指示がない場合は（Ｎｏ）、ＳＴＥＰ１０２で入力された誤りビット数を記憶した後（ＳＴＥＰ１１１）、ＳＴＥＰ１０２に移行して誤りビット数の入力を確認する。

このように電力制御回路１０６が動作するとき、所定時間Ｔが経過する毎に誤りビット数が符号誤り検出回路１０５から入力されると、まず、誤りビット数が大きくなったか否かが確認される。そして、誤りビット数が大きくなった場合は、電力変化方向を反転させ、又、誤りビット数が等しいか又は小さくなった場合、電力変化方向の変更を行わない。その後、入力された誤りビット数が閾値Ｔｈ以上となると、設定した電力変化方向に対して、クロック発振回路１３の消費電力を所定値分変化させる。又、入力された誤りビット数が閾値Ｔｈよりも小さい場合は、現在のクロック発振回路１３の消費電力を保持させたままとする。これにより、動作終了の指示が行われない間、常に、クロック発振回路１３の消費電力を最適な状態として、クロック発振回路１３による他の回路に対するノイズの影響を低減させることができる。

尚、本実施形態においても、電力制御回路１０６における上述の図８のフローチャートの動作は、一例であり、ＳＴＥＰ１３８における電力変化量を、閾値との関係により変化させるものとしても構わない。又、電力変化方向が反転された場合、前回変化させたときにおける変化前のクロック発振回路１３の消費電力値から変化させるようにするものとしても構わない。即ち、前回、消費電力値Ｅから消費電力値Ｅ＋ｅに変化された場合において、電力変化方向が反転されると、一旦、消費電力値Ｅに戻した後、この消費電力値Ｅから消費電力値Ｅ−ｅに変化させる。

又、図８のフローチャートに示す電力制御回路１０６の動作において、符号誤り検出回路１０５より入力された誤りビット数と記憶した誤りビット数の大きさを比較した後、入力された誤りビット数を閾値との比較を行うものとしたが、第１の実施形態における図５のフローチャート同様、入力された誤りビット数と閾値の比較を最初に行うものとしても構わない。

即ち、図９のフローチャートに示すように、ＳＴＥＰ１０２で誤りビット数の入力を確認するとＳＴＥＰ１０７における誤りビット数と閾値との比較を行う。そして、ＳＴＥＰ１０７において、入力された誤りビット数が閾値以上となる場合は、ＳＴＥＰ１０３〜ＳＴＥＰ１０５及びＳＴＥＰ１３６の動作を行って、電力変化方向を設定した後に、ＳＴＥＰ１３８に移行して、クロック発振回路１３の消費電力を調整する。又、ＳＴＥＰ１０７において、入力された誤りビット数が閾値より小さい場合は、ＳＴＥＰ１０９に移行して、終了の指示の有無が確認される。

このように動作する電力制御回路１０６によって消費電力が調整されるクロック発振回路１３の構成の一例を図１０に示す。図１０に示すクロック発振回路１３は、発振子となる水晶振動子１３１と、この水晶振動子１３１と並列に接続される帰還用の抵抗Ｒｘと、水晶振動子１３１の両端それぞれに一端が接続されるとともに他端が接地されたコンデンサＣ１，Ｃ２と、水晶振動子１３１及び抵抗Ｒｘと並列に接続されるｎ個の３ステートインバータＩｖ１〜Ｉｖｎと、電力制御回路１０６より与えられるデジタル信号より３ステートインバータＩｖ１〜ＩｖｎそれぞれをＯＮ／ＯＦＦ制御するためのｎビットの信号を出力するマルチプレクサ１３２と、を備える。

このように構成されるクロック発振回路１３では、３ステートインバータＩｖ１〜Ｉｖｎそれぞれの入力が水晶振動子１３１とコンデンサＣ１との接続ノードに接続され、３ステートインバータＩｖ１〜Ｉｖｎそれぞれの出力が水晶振動子１３１とコンデンサＣ２との接続ノードに接続される。そして、３ステートインバータＩｖ１〜Ｉｖｎの出力より、デジタル処理を行う回路に対して与えるクロック信号を出力する。

又、マルチプレクサ１３２では、電力制御回路１０６よりクロック発振回路１３の消費電力を調整するための制御信号が入力され、このデジタル信号である制御信号が解析される。即ち、クロック発振回路１３の消費電力に基づいてＯＮとする３ステートインバータＩｖ１〜Ｉｖｎの個数を設定するための制御信号がマルチプレクサ１３２に入力され、ｎ個の３ステートインバータＩｖ１〜Ｉｖｎそれぞれの制御端子に入力するためのｎビットの信号が生成される。

このとき、ｋ個の３ステートインバータをＯＮとすることが設定されると、マルチプレクサ１３２から出力されるｎビットの信号のうちｋ桁がハイとなるとともに、残りのｎ−ｋ桁がローとなる。これにより、ｋ個の３ステートインバータＩｖ１〜ＩｖｋがＯＮとなるとともに、ｎ−ｋ個の３ステートインバータＩｖ（ｋ＋１）〜ＩｖｎがＯＦＦとなる。この３ステートインバータＩｖ１〜ＩｖｎのうちＯＮとする３ステートインバータの個数と誤りビット率の関係について、図１１を参照して説明する。

一般的に、図１１の領域Ａに示すように、ＯＮとする３ステートインバータの個数を増加させて、その消費電力を増加させていくと、復調回路１０及び復号化回路１１に与えるノイズの影響が増大し、誤りビット率が増大する。しかしながら、ＯＮとする３ステートインバータの個数が少なすぎると、クロック発振回路１３を駆動する電流駆動能力が不足してくるので、発振の安定性が損なわれる。そのため、クロック発振回路１３から出力されるクロック信号の発振周波数の振れなどが大きくなり、図１１の領域Ｂのように３ステートインバータの個数が減少することで、誤りビット率が増大してしまう。

このように、３ステートインバータＩｖ１〜ＩｖｎのうちＯＮとする３ステートインバータの個数が多くても、逆に少なすぎても、復調回路１０及び復号化回路１１に誤りビット率が悪化する。それに対して、上述のように、電力制御回路１０６において、符号誤り検出回路１０５で検出された誤りビット数の変化に応じて、電力変化方向を設定して、誤りビット数を小さくするのに最適な消費電力量が設定できる。よって、本実施形態の半導体集積回路装置１００ａでは、クロック発振回路１３によるノイズの影響を最小に抑えるように、３ステートインバータＩｖ１〜ＩｖｎのうちＯＮとする３ステートインバータの個数を最適な値に設定することができる。

上述したように、第１の実施形態において、可変インピーダンス１０３及びインピーダンス制御回路１０４を設け、符号誤り検出回路１０５より与えられる誤りビット数に基づいて、可変インピーダンス１０３のインピーダンス値を変更するものとし、第２の実施形態において、電力制御回路１０６を設け、符号誤り検出回路１０５より与えられる誤りビット数に基づいて、クロック発振回路１３の消費電力を調整するものとした。更に、この第１及び第２の実施形態を組み合わせることにより、可変インピーダンス１０３のインピーダンス値及びクロック発信回路１３の消費電力を変更して、クロック発振回路１３によるノイズの影響を低減させるものとしても構わない。

即ち、図１２に示す半導体集積回路装置１００ｂのように、符号誤り検出回路１０５で検出された誤りビット数がインピーダンス制御回路１０４及び電力制御回路１０６に与えられる。そして、誤りビット数の変化に応じて、インピーダンス制御回路１０４が図４や図５のフローチャートに従って動作して可変インピーダンス１０３のインピーダンス値を最適な値に調整し、又、電力制御回路１０６が図８や図９のフローチャートに従って動作してクロック発振回路１３の消費電力値を最適な値に調整する。

尚、上述の各実施形態において、符号誤り検出回路１０５が、復号化回路１１で復号化処理された信号に基づいて誤りビット数を計数するものとしたが、復調回路１０で復調処理された信号に基づいて誤りビット数を計数するものとしても構わない。更に、半導体回路装置１００，１００ａ，１００ｂが、上述のように、クロック発振回路１３と復調回路１０及び復号化回路１１とを備えるものとしたが、それ以外の回路を備えるものとしても構わない。

このとき、第１及び第２の実施形態における構成（図２、図７、図１１参照）と同様、クロック発振回路１３のように他の回路にノイズの影響を与える回路と、ノイズの影響を受ける回路とに対して、別の電源供給路１０１，１０２を設ける。そして、第１の実施形態の構成（図２又は図１１参照）と同様、可変インピーダンス１０３、インピーダンス制御回路１０４、及び、符号誤り検出回路１０５を設けて、又は、第２の実施形態の構成（図７又は図１１参照）と同様、電力制御回路１０６、及び、符号誤り検出回路１０５を設けて、上述の動作を行うことで、ノイズの影響を受ける回路におけるノイズの影響を低減させることができる。

即ち、例えば、ＶＣＯ５及びクロック発生回路１３それぞれをノイズ発生源となる回路とするとともに、ＶＣＯ５及びクロック発生回路１３以外の各ブロックに接続する電源供給路を、ＶＣＯ５及びクロック発生回路１３それぞれに接続する電源供給路と分離するものとしても構わない。このとき、ＶＣＯ５及びクロック発生回路１３それぞれに接続する電源供給路に設置した可変インピーダンス、又は、クロック発生回路１３内の３ステートインバータの個数を、復調動作又は復号化動作により発生する誤りビット数に基づいて変化させる。

又、上述の各実施形態において、通信装置により、受信信号を復調又は復号化したときの誤り訂正処理における誤りビット数に基づいて、ノイズの影響を検出するものとしたが、他の演算処理における誤り率に基づいて、ノイズの影響を検出するものとしても構わない。即ち、例えば、演算処理において遅延レートの変化による回路内のエラーの回数を計数し、所定時間内のエラーの発生回数に応じて、可変インピーダンス１０３のインピーダンス、又は、クロック発生回路１３内の３ステートインバータの個数を、変化させるものとしても構わない。

本発明は、高速で演算処理を行うとともにノイズ発生源となる発振回路を備えるとともに、この発振回路からの発振信号に基づいて演算処理を行うアナログ又はデジタルで構成される別回路を備えた半導体集積回路装置に適用可能である。更に、携帯電話や放送信受信装置などの通信装置などに適用することが可能である。

は、本発明の半導体集積回路装置を備える通信装置の内部構成を示すブロック図である。 は、本発明の第１の実施形態における半導体集積回路装置の構成を示すブロック図である。 は、符号誤り検出回路の動作を示すフローチャートである。 は、インピーダンス制御回路の動作を示すフローチャートである。 は、インピーダンス制御回路の別の動作例を示すフローチャートである。 は、可変インピーダンスの構成の一例を示す図である。 は、本発明の第２の実施形態における半導体集積回路装置の構成を示すブロック図である。 は、電力制御回路の動作を示すフローチャートである。 は、電力制御回路の別の動作例を示すフローチャートである。 は、クロック発振回路の構成の一例を示す図である。 は、ＯＮとする３ステートインバータの個数と誤りビット率の関係を示すグラフである。 は、本発明の第１及び第２の実施形態における半導体集積回路装置の構成を組み合わせた半導体集積回路装置の構成示すブロック図である。

符号の説明

１ アンテナ
２ ＢＰＦ
３ アンプ
４ ミキサ
５ ＶＣＯ
６ ＰＬＬ回路
７ ＬＰＦ
８ アンプ
９ ＡＤ変換回路
１０ 復調回路
１１ 復号化回路
１２ 制御回路
１３ クロック発振回路
１００ 半導体集積回路装置
１０１，１０２ 電源供給路
１０３ 可変インピーダンス
１０４ インピーダンス制御回路
１０５ 符号誤り検出回路
１０６ 電力制御回路

Claims (9)

1. ノイズの発生源となる第１回路と、該第１回路から信号が与えられて演算処理を行う第２回路と、前記第１及び第２回路それぞれに電源供給を行う分割された第１及び第２電源供給路と、を備える半導体集積回路装置において、
   前記第２回路の動作状態を検出する状態検出回路と、
   該状態検出回路で確認された前記第２回路の動作状態に基づいて、前記第１回路のノイズによる影響の大きさを確認して、前記第１回路の動作状態を決定するパラメータ値を変化させる制御回路と、
   を備え、
   前記状態検出回路が、前記第２回路における前記演算処理におけるエラーの度合いを、前記第２回路の動作状態として、所定時間毎に検出し、
   前記制御回路が、前記状態検出回路で前記所定時間毎に検出された前記演算処理におけるエラーの度合いの大きさの変化に基づいて、前記パラメータ値を変化させる方向を決定するとともに、前記演算処理におけるエラーの度合いの大きさに応じて前記パラメータ値を変化させることを特徴とする半導体集積回路装置。
2. 前記状態検出回路が、前記第２回路で演算処理されて得たデータを受け、当該データにおける誤りを検出することで、前記演算処理におけるエラーの度合いを検出することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記状態検出回路が、前記第２回路での前記演算処理でデータを取得する際の誤り訂正処理において誤り訂正したビット数を計数し、計数した誤り訂正された前記ビット数を前記演算処理におけるエラーの度合いとすることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記状態検出回路が、前記第２回路での前記演算処理でデータを取得する際の誤り訂正処理において、前記所定時間以内のエラーの発生回数を計数し、計数した前記エラーの発生回数を前記演算処理におけるエラーの度合いとすることを特徴とする請求項２に記載の半導体集積回路装置。
5. 前記第２回路が、前記演算処理として、復調動作又は復号化動作を行うことを特徴とする請求項１〜請求項４のいずれかに記載の半導体集積回路装置。
6. 前記第１回路に接続された前記第１電源供給路上に設置されるとともに、インピーダンス値を可変とした可変インピーダンスを備え、
   前記制御回路が、前記状態検出回路で確認された前記第２回路の動作状態に基づいて、前記第１回路のノイズによる影響の大きさを確認し、前記可変インピーダンスのインピーダンス値を変化させるインピーダンス制御回路を有することを特徴とする請求項１〜請求項５のいずれかに記載の半導体集積回路装置。
7. 前記制御回路が、前記状態検出回路で確認された前記第２回路の動作状態に基づいて、前記第１回路のノイズによる影響の大きさを確認し、前記第１回路の消費電力値を変化させる電力制御回路を有することを特徴とする請求項１〜請求項６のいずれかに記載の半導体集積回路装置。
8. 前記第１回路は、並列に接続された複数のインバータと、前記複数のインバータそれぞれをオン／オフ制御するマルチプレクサとを備え、
   前記電力制御回路は、前記演算処理におけるエラーの度合いの大きさに応じて前記第１回路の消費電力を調整するための制御信号を前記マルチプレクサに出力し、
   前記マルチプレクサは、前記制御信号に基づいて前記複数のインバータそれぞれをオン／オフ制御することを特徴とする請求項７に記載の半導体集積回路装置。
9. 前記インバータは、３ステートインバータであって、
   前記電力制御回路は、前記演算処理におけるエラーの度合いの大きさに応じて調整される前記第１回路の消費電力に基づいて、オンとする３ステートインバータの個数を設定するための前記制御信号を前記マルチプレクサに出力することを特徴とする請求項８に記載の半導体集積回路装置。

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