JP2012227588A - 比較回路及びアナログデジタル変換回路 - Google Patents
比較回路及びアナログデジタル変換回路 Download PDFInfo
- Publication number
- JP2012227588A JP2012227588A JP2011090867A JP2011090867A JP2012227588A JP 2012227588 A JP2012227588 A JP 2012227588A JP 2011090867 A JP2011090867 A JP 2011090867A JP 2011090867 A JP2011090867 A JP 2011090867A JP 2012227588 A JP2012227588 A JP 2012227588A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- input
- level
- comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【解決手段】比較回路10の電圧制御部12は、キャパシタC11の第1端子に、クロック信号CKに応答して高電位電圧AVDと低電位電圧(グランドGND)を供給する。キャパシタC11の第2端子に接続されたトランジスタT23は、反転クロック信号XCKに応答してオンオフする。入力トランジスタT11,T12のしきい値電圧と等しく設定されたトランジスタT23は、グランドGNDの電圧とノードN21の電圧に応じて反転状態となり、比較部11に供給する制御電圧VCM(ノードN21の電圧)をグランドGNDからトランジスタT23のしきい値電圧低い電圧に安定させる。
【選択図】図1
Description
比較回路は、入力電圧を受けるトランジスタの型に応じて、動作範囲に制限を受ける。例えば、入力電圧をNチャネルMOSトランジスタで受ける比較回路は、低電位電源に近い入力電圧の比較を行うことができない。また、入力電圧をPチャネルMOSトランジスタで受ける比較回路は、高電位電源に近い入力電圧の比較を行うことができない。
以下、第一実施形態を説明する。
図1に示すように、比較回路10は、入力電圧VP,VNを比較して出力信号OP,OMを生成する比較部11と、比較部11の動作電圧を制御する電圧制御部12を備えている。
ラッチ部13は、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路14,15を備える。インバータ回路14は、PチャネルMOSトランジスタT14と、NチャネルMOSトランジスタT15を備えている。インバータ回路15は、PチャネルMOSトランジスタT16と、NチャネルMOSトランジスタT17を備えている。
[電圧制御部]
クロック信号CKがLレベルのとき、トランジスタT21はクロック信号CKに応答してオンし、トランジスタT22はクロック信号CKに応答してオフし、インバータ回路16は高電位電圧AVDをキャパシタC11の第1端子に供給する。クロック信号CKがLレベルのとき、反転クロック信号XCKはHレベルである。トランジスタT23は、Hレベルの反転クロック信号XCKに応答してオンし、キャパシタC11の第2端子が接続されたノードN21をグランドGNDに接続する。従って、クロック信号CKがLレベルのとき、ノードN21の電位はグランドGNDレベル(=0V)となる。キャパシタC11は、供給される電圧に応じた電荷を蓄積する。この状態を[蓄積状態]という。
クロック信号CKがLレベルのとき、NチャネルMOSトランジスタT13はオフし、PチャネルMOSトランジスタT18,T19はオンする。入力トランジスタT11,T12のソースは、オフしたトランジスタT13によりフローティング状態となる。オンしたトランジスタT18,T19は、ノードN11,N12の電位をHレベルとする。この結果、出力信号OP,OMはHレベルとなる。この時の状態をリセット状態という。そして、クロック信号CKがLレベルである期間をリセット期間という。
(VCM+Vthn2)<VP<AVD
(VCM+Vthn2)<VN<AVD
となる。制御電圧VCMは、グランドGND(=0V)からトランジスタT21のしきい値電圧Vth低い電圧である。そして、降圧用トランジスタT23のしきい値電圧Vthは、入力トランジスタT11,T12のしきい値電圧Vthn2と等しい。従って、入力電圧VP,VNの範囲は、
0(V)<VP<AVD
0(V)<VN<AVD
となる。
(0+Vthn2)<VP<AVD
となる。従って、比較回路80における入力電圧VP,VNの範囲は、グランドGNDから入力トランジスタT11,T12のしきい値電圧Vthn2高い電圧を低電位側とし、高電位電圧AVDを高電位側とする範囲となる。
また、図1に示す比較回路10は、駆動電圧の低電圧化に対して有利である。例えば、高電位電圧AVDを3.0(V)とし、入力トランジスタT11,T12のしきい値電圧を1(V)とする。この場合、図17に示す比較回路80における入力電圧VP(VN)の範囲は、
1.0(V)<VP<3.0(V)
となる。従って、一方の入力電圧(例えば、VN)を高電位電圧AVDの2分の1(=1/2)として入力電圧VP,VNを比較するような用途に、図17に示す比較回路80を用いることができる。
1.0(V)<VP<1.8(V)
となる。従って、一方の入力電圧(例えば、VN)を高電位電圧AVDの2分の1(=1/2)として入力電圧VP,VNを比較するような用途に、図17に示す比較回路80を用いることができない。
0(V)<VP<AVD
0(V)<VN<AVD
である。従って、比較回路10は、一方の入力電圧(例えば、VN)を高電位電圧AVDの2分の1(=1/2)として入力電圧VP,VNを比較するような用途に用いることができる。
C11≫Q1/Vthn
となるように設定される。
図1に示す比較回路10は、例えば、図3に示すように、逐次変換型のアナログデジタル変換回路(Analog to Digital Converter:ADC)20に用いられる。アナログデジタル変換回路20は、ホールド回路21と、比較回路10と、逐次変換レジスタ(SAR:successive approximation register)回路22と、デジタルアナログ変換回路(Digital to Analog Converter:DAC)23を有している。
(1)比較回路10は、入力電圧VP,VNを比較して出力信号OP,OMを生成する比較部11と、比較部11の動作電圧を制御する電圧制御部12を備える。比較部11は、入力電圧VP,VNを受けるPチャネルMOSトランジスタT11,T12と、両トランジスタT11,T12のソースに接続され、ドレインに制御電圧VCMが供給され、クロック信号CKに応答してオンオフするスイッチングトランジスタT13を備える。比較部11は、Hレベルのクロック信号CKに応答して比較状態となり、入力電圧VP,VNの電位差に応じた出力信号OP,OMを出力する。
以下、第二実施形態を説明する。
なお、第一実施形態と同じ部材については同じ符号を付し、その部材に対する全て又は一部の説明を省略する。
以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
以下、第三実施形態を説明する。
なお、上記各実施形態と同じ部材については同じ符号を付し、その部材に対する一部又は全ての説明を省略する。
例えば、入力電圧VPが入力電圧VNより高いとき、比較部11は、Lレベルの信号OMと、Hレベルの信号OPを出力する。Lレベルの信号OMを受けるナンド回路32はHレベルの信号OP2を出力する。ナンド回路33は、Hレベルの信号OPとHレベルの信号OP2に基づいてLレベルの信号OM2を出力する。ナンド回路32は、Lレベルの信号OMと、Lレベルの信号OM2を受ける。
以上記述したように、本実施形態によれば、以下の効果を奏する。
以下、第四実施形態を説明する。
図9に示すように、比較回路40は、入力電圧VP,VNを比較して出力信号OP,OMを生成する比較部41と、比較部41の動作電圧を制御する電圧制御部42を備えている。
ラッチ部43は、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路44,45を備える。インバータ回路44は、PチャネルMOSトランジスタT34と、NチャネルMOSトランジスタT35を備えている。インバータ回路45は、PチャネルMOSトランジスタT36と、NチャネルMOSトランジスタT37を備えている。
[電圧制御部]
反転クロック信号XCKがLレベルのとき、トランジスタT41は、Lレベルの反転クロック信号XCKに応答してオンし、キャパシタC21の第1端子に高電位電圧AVDを供給する。クロック信号CKがHレベルのとき、トランジスタT42はHレベルのクロック信号CKに応答してオフし、トランジスタT43はHレベルのクロック信号CKに応答してオンし、インバータ回路46はキャパシタC11の第2端子をグランドに接続する。従って、クロック信号CKがLレベルのとき、ノードN41の電位は高電位電圧AVDレベルとなる。キャパシタC11は、供給される電圧に応じた電荷を蓄積する。この状態を[蓄積状態]という。
クロック信号CKがHレベルのとき、PチャネルMOSトランジスタT33はオフし、NチャネルMOSトランジスタT38,T39はオンする。入力トランジスタT31,T32のソースは、オフしたトランジスタT33によりフローティング状態となる。オンしたトランジスタT38,T39は、ノードN31,N32の電位をLレベルとする。この結果、出力信号OP,OMはLレベルとなる。この時の状態をリセット状態という。そして、クロック信号CKがHレベルである期間をリセット期間という。
0(V)<VP<(VCP1−Vthp2)
0(V)<VN<(VCP1−Vthp2)
となる。制御電圧VCP1は、高電位電圧AVDからトランジスタT21のしきい値電圧Vthp高い電圧である。そして、降圧用トランジスタT23のしきい値電圧Vthpは、入力トランジスタT31,T32のしきい値電圧Vthp2と等しい。従って、入力電圧VP,VNの範囲は、
0(V)<VP<AVD
0(V)<VN<AVD
となる。
0(V)<VP<(AVD−Vthp2)
となる。従って、比較回路90における入力電圧VP,VNの範囲は、グランドGNDを低電位側とし、高電位電圧AVDから入力トランジスタT31,T32のしきい値電圧Vthp2低い電圧を高電位側とする範囲となる。
また、図9に示す比較回路10は、図1に示す比較回路10と同様に、駆動電圧の低電圧化に対して有利である。例えば、高電位電圧AVDを3.0(V)とし、入力トランジスタT31,T32のしきい値電圧を1(V)とする。この場合、図18に示す比較回路90における入力電圧VP(VN)の範囲は、
0(V)<VP<2.0(V)
となる。従って、一方の入力電圧(例えば、VN)を高電位電圧AVDの2分の1(=1/2)として入力電圧VP,VNを比較するような用途に、図18に示す比較回路90を用いることができる。
0(V)<VP<0.8(V)
となる。従って、一方の入力電圧(例えば、VN)を高電位電圧AVDの2分の1(=1/2)として入力電圧VP,VNを比較するような用途に、図18に示す比較回路90を用いることができない。
0(V)<VP<AVD
0(V)<VN<AVD
である。従って、比較回路10は、一方の入力電圧(例えば、VN)を高電位電圧AVDの2分の1(=1/2)として入力電圧VP,VNを比較するような用途に用いることができる。
C21≫Q2/Vthp
となるように設定される。
以上記述したように、本実施形態によれば、第一実施形態と同様の効果をえることができる。
以下、第五実施形態を説明する。
なお、上記各実施形態と同じ部材については同じ符号を付し、その部材に対する一部又は全ての説明を省略する。
例えば、入力電圧VPが入力電圧VNより高いとき、比較部41は、Lレベルの信号OMと、Hレベルの信号OPを出力する。Hレベルの信号OPを受けるノア回路53はLレベルの信号OM2を出力する。ノア回路52は、Lレベルの信号OMとLレベルの信号OM2に基づいてHレベルの信号OP2を出力する。ノア回路53は、Hレベルの信号OPと、Hレベルの信号OP2を受ける。
以上記述したように、本実施形態によれば、第三実施形態と同様の効果を得ることができる。
・図9に示す実施形態では、入力トランジスタT31,T32のバックゲートとスイッチングトランジスタT33のバックゲートとを電圧制御部42のノードN41に接続して制御電圧VCP1を供給するようにした。これに対し、各トランジスタT31,T32,T33のバックゲートに高電位電圧AVDを供給するようにしてもよい。
例えば、図13に示す電圧制御部61は、PチャネルMOSトランジスタT61(スイッチ部)、NチャネルMOSトランジスタT62、インダクタL11、キャパシタC31を備える。トランジスタT61は、ソースに高電位電圧AVDが供給され、ゲートにクロック信号CKが供給され、ドレインにインダクタL11の第1端子が接続される。インダクタL11の第2端子はグランドGNDに接続される。トランジスタT61のドレインとインダクタL11の第1端子との間のノードN61はトランジスタT62に接続されている。トランジスタT62は、第1端子(例えばドレイン)がノードN61に接続され、ゲートはグランドGNDに接続され、バックゲートと第2端子(例えばソース)が互いに接続されている。キャパシタC31の第1端子はトランジスタT62の第2端子に接続され、キャパシタC31の第2端子はグランドGNDに接続されている。
クロック信号CKがLレベルのとき、トランジスタT61はオンし、トランジスタT61を介してインダクタL11に電流が流れる。このとき、ノードN61はグランドGNDレベルにある。また、トランジスタT62はオフし、キャパシタC31の第1端子はフローティング状態にある(初期状態)。
V(t)=L11×di(t)/dt
により、di(t)/dtが負であり、V(t)=V61−0(V)であるため、
V61=0(V)−L11|di(t)/dt|
となる。
インダクタL11の電流変化が収束し、ノードN61の電圧はグランドGNDの電圧に収束する。このとき、ノードN61の電圧が、設定電圧(グランドGNDよりトランジスタT62のしきい値電圧Vthn低い電圧)より高くなる(図14の時刻t3)と、トランジスタT62がオフし、制御電圧VCMはキャパシタC31により設定電圧(=−Vthn)に保持される。
クロック信号CKがHレベルのとき、トランジスタT71はオンし、インダクタL21に電流が流れる。このとき、ノードN71はグランドGNDレベルにある。また、トランジスタT72はオフし、キャパシタC41の第1端子はフローティング状態にある(初期状態)。
V(t)=L21×di(t)/dt
により、di(t)/dtが負であり、V(t)=AVD−V71であるため、
V71=AVD+L21|di(t)/dt|
となる。
(付記1)
クロック信号に応答してキャパシタの第1端子に第1の電圧と第2の電圧とを交互に供給するインバータ回路と、前記キャパシタの第2端子に第1端子が接続され、ゲートに反転クロック信号が供給され、第2端子に前記第2の電圧が供給されるトランジスタとを含み、前記キャパシタと前記トランジスタとの間のノードに前記第2の電圧と前記キャパシタの蓄積電荷に応じた制御電圧を生成する電圧制御部と、
第1の入力電圧をゲートに受ける第1のトランジスタと、第2の入力電圧をゲートに受ける第2のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第1のトランジスタのソースと前記第2のトランジスタのソースにそれぞれ接続された第3のトランジスタを含み、クロック信号に応答して、前記第1の入力電圧と前記第2の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第1の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
(付記2)
前記電圧制御部の前記トランジスタのバックゲートは前記制御電圧を生成するノードに接続され、
前記比較部の前記第1〜第3のトランジスタのバックゲートには前記制御電圧が供給される、
ことを特徴とする付記1記載の比較回路。
(付記3)
前記電圧制御部の前記トランジスタのバックゲートには前記第1の電圧が供給され、
前記比較部の前記第1〜第3のトランジスタのバックゲートには前記第1の電圧が供給される、
ことを特徴とする付記1記載の比較回路。
(付記4)
一端に第2の電圧が供給されるインダクタの他端に対してクロック信号に応答して第1の電圧の供給と停止を行うスイッチ部と、前記インダクタと前記スイッチ部との間のノードに第1端子が接続され、ゲートに前記第2の電圧が供給され、バックゲートと第2端子が互いに接続されたトランジスタを含み、前記トランジスタの第2端子に制御電圧を生成する電圧制御部と、
第1の入力電圧をゲートに受ける第1のトランジスタと、第2の入力電圧をゲートに受ける第2のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第1のトランジスタのソースと前記第2のトランジスタのソースにそれぞれ接続された第3のトランジスタを含み、クロック信号に応答して、前記第1の入力電圧と前記第2の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第1の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
(付記5)
前記電圧制御部は、前記第2の電圧より低い前記制御電圧を生成するものであり、
前記トランジスタの第2端子に一端が接続され、他端に前記第2の電圧が供給されたキャパシタを含む、ことを特徴とする付記4記載の比較回路。
(付記6)
前記電圧制御部は、前記第2の電圧より高い前記制御電圧を生成するものであり、
前記トランジスタの第2端子に一端が接続され、他端に前記第1の電圧が供給されるキャパシタを含む、ことを特徴とする付記4記載の比較回路。
(付記7)
前記比較部は、
前記第1のトランジスタのドレインと前記第2のトランジスタのドレインにそれぞれ接続され、前記第1の電圧が供給され、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路と、
前記一対のインバータ回路の出力端子にドレインがそれぞれ接続され、ゲートに前記クロック信号が供給され、ソースに前記第1の電圧が供給される一対のリセットトランジスタと、
を含むことを特徴とする付記1〜6のうちの何れか一項に記載の比較回路。
(付記8)
前記第2の電圧は前記第1の電圧よりも高い電圧であり、
前記比較部の出力信号がそれぞれ入力され、互いの出力信号が入力される一対のノア回路を含む、ことを特徴とする付記1〜4,6のうちの何れか一項に記載の比較回路。
(付記9)
前記第2の電圧は前記第1の電圧よりも低い電圧であり、
前記比較部の出力信号がそれぞれ入力され、互いの出力信号が入力される一対のナンド回路を含む、ことを特徴とする付記1〜5のうちの何れか一項に記載の比較回路。
(付記10)
アナログ入力信号をサンプルクロックに同期してサンプルホールドし、保持するホールド回路と、
前記ホールド回路から出力される電圧と判定電圧との比較結果に応じた判定信号を出力する付記1〜9のうちの何れか一項に記載の比較回路と、
前記判定信号を逐次変換してデジタル入力信号を生成する逐次変換レジスタ回路と、
前記デジタル入力信号をアナログの前記判定信号に変換するデジタルアナログ変換回路と、
を有するアナログデジタル変換回路。
12,12a,42,61,71 電圧制御部
AVD 高電位電圧
GND グランド(低電位電圧)
C11,C21 キャパシタ
T23,T41 トランジスタ
T11,T31 第1のトランジスタ
T12,T32 第2のトランジスタ
T13,T33 第3のトランジスタ
L11,L21 インダクタ
T62,T72 トランジスタ
CK クロック信号
XCK 反転クロック信号
VP,VN 入力電圧
OP,OM 出力信号
VCM,VCP 制御電圧
VCM1,VCP1 制御電圧
Claims (7)
- クロック信号に応答してキャパシタの第1端子に第1の電圧と第2の電圧とを交互に供給するインバータ回路と、前記キャパシタの第2端子に第1端子が接続され、ゲートに反転クロック信号が供給され、第2端子に前記第2の電圧が供給されるトランジスタとを含み、前記キャパシタと前記トランジスタとの間のノードに前記第2の電圧と前記キャパシタの蓄積電荷に応じた制御電圧を生成する電圧制御部と、
第1の入力電圧をゲートに受ける第1のトランジスタと、第2の入力電圧をゲートに受ける第2のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第1のトランジスタのソースと前記第2のトランジスタのソースにそれぞれ接続された第3のトランジスタを含み、クロック信号に応答して、前記第1の入力電圧と前記第2の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第1の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。 - 前記電圧制御部の前記トランジスタのバックゲートは前記制御電圧を生成するノードに接続され、
前記比較部の前記第1〜第3のトランジスタのバックゲートには前記制御電圧が供給される、
ことを特徴とする請求項1記載の比較回路。 - 前記電圧制御部の前記トランジスタのバックゲートには前記第1の電圧が供給され、
前記比較部の前記第1〜第3のトランジスタのバックゲートには前記第1の電圧が供給される、
ことを特徴とする請求項1記載の比較回路。 - 一端に第2の電圧が供給されるインダクタの他端に対してクロック信号に応答して第1の電圧の供給と停止を行うスイッチ部と、前記インダクタと前記スイッチ部との間のノードに第1端子が接続され、ゲートに前記第2の電圧が供給され、バックゲートと第2端子が互いに接続されたトランジスタを含み、前記トランジスタの第2端子に制御電圧を生成する電圧制御部と、
第1の入力電圧をゲートに受ける第1のトランジスタと、第2の入力電圧をゲートに受ける第2のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第1のトランジスタのソースと前記第2のトランジスタのソースにそれぞれ接続された第3のトランジスタを含み、クロック信号に応答して、前記第1の入力電圧と前記第2の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第1の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。 - 前記電圧制御部は、前記第2の電圧より低い前記制御電圧を生成するものであり、
前記トランジスタの第2端子に一端が接続され、他端に前記第2の電圧が供給されたキャパシタを含む、ことを特徴とする請求項4記載の比較回路。 - 前記電圧制御部は、前記第2の電圧より高い前記制御電圧を生成するものであり、
前記トランジスタの第2端子に一端が接続され、他端に前記第1の電圧が供給されるキャパシタを含む、ことを特徴とする請求項4記載の比較回路。 - アナログ入力信号をサンプルクロックに同期してサンプルホールドし、保持するホールド回路と、
前記ホールド回路から出力される電圧と判定電圧との比較結果に応じた判定信号を出力する請求項1〜6のうちの何れか一項に記載の比較回路と、
前記判定信号を逐次変換してデジタル入力信号を生成する逐次変換レジスタ回路と、
前記デジタル入力信号をアナログの前記判定信号に変換するデジタルアナログ変換回路と、
を有するアナログデジタル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011090867A JP2012227588A (ja) | 2011-04-15 | 2011-04-15 | 比較回路及びアナログデジタル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011090867A JP2012227588A (ja) | 2011-04-15 | 2011-04-15 | 比較回路及びアナログデジタル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012227588A true JP2012227588A (ja) | 2012-11-15 |
Family
ID=47277340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011090867A Pending JP2012227588A (ja) | 2011-04-15 | 2011-04-15 | 比較回路及びアナログデジタル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012227588A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014220698A (ja) * | 2013-05-09 | 2014-11-20 | 富士通セミコンダクター株式会社 | コンパレータ |
JP2016510201A (ja) * | 2013-03-12 | 2016-04-04 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 信号比較電圧範囲を拡大するための回路および方法 |
JP2018064188A (ja) * | 2016-10-12 | 2018-04-19 | 国立大学法人東北大学 | 逐次比較型ad変換装置 |
KR20200012880A (ko) * | 2017-05-31 | 2020-02-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 비교 회로, 반도체 장치, 전자 부품, 및 전자 기기 |
JP2020510340A (ja) * | 2017-03-08 | 2020-04-02 | ザイリンクス インコーポレイテッドXilinx Incorporated | 複数のリセットレベルを有する動的量子化器 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3005A (en) * | 1843-03-17 | Power-loom | ||
JPH0720195A (ja) * | 1993-07-02 | 1995-01-24 | Fujitsu Ltd | 半導体集積回路装置 |
JPH07104014A (ja) * | 1993-10-04 | 1995-04-21 | Sanyo Electric Co Ltd | コンパレータ回路 |
JPH07264071A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | A/d変換器 |
JP2000196421A (ja) * | 1998-10-23 | 2000-07-14 | Nippon Telegr & Teleph Corp <Ntt> | 電圧比較器 |
US6191624B1 (en) * | 1998-10-23 | 2001-02-20 | Nippon Telegraph And Telephone Corporation | Voltage comparator |
JP2001223754A (ja) * | 2000-01-06 | 2001-08-17 | Samsung Electronics Co Ltd | データ受信機 |
JP2002158565A (ja) * | 2000-11-17 | 2002-05-31 | Kawasaki Microelectronics Kk | コンパレータ |
JP2003124801A (ja) * | 2001-08-10 | 2003-04-25 | Hewlett Packard Co <Hp> | 絶縁体上シリコン(soi)ベースの回路における履歴効果を緩和するための方法及び装置 |
JP2007189723A (ja) * | 2007-02-19 | 2007-07-26 | Fujitsu Ltd | レシーバ |
JP2011077902A (ja) * | 2009-09-30 | 2011-04-14 | Fujitsu Ltd | 電圧比較回路および半導体装置 |
-
2011
- 2011-04-15 JP JP2011090867A patent/JP2012227588A/ja active Pending
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3005A (en) * | 1843-03-17 | Power-loom | ||
JPH0720195A (ja) * | 1993-07-02 | 1995-01-24 | Fujitsu Ltd | 半導体集積回路装置 |
JPH07104014A (ja) * | 1993-10-04 | 1995-04-21 | Sanyo Electric Co Ltd | コンパレータ回路 |
JPH07264071A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | A/d変換器 |
JP2000196421A (ja) * | 1998-10-23 | 2000-07-14 | Nippon Telegr & Teleph Corp <Ntt> | 電圧比較器 |
US6191624B1 (en) * | 1998-10-23 | 2001-02-20 | Nippon Telegraph And Telephone Corporation | Voltage comparator |
JP2001223754A (ja) * | 2000-01-06 | 2001-08-17 | Samsung Electronics Co Ltd | データ受信機 |
JP2002158565A (ja) * | 2000-11-17 | 2002-05-31 | Kawasaki Microelectronics Kk | コンパレータ |
JP2003124801A (ja) * | 2001-08-10 | 2003-04-25 | Hewlett Packard Co <Hp> | 絶縁体上シリコン(soi)ベースの回路における履歴効果を緩和するための方法及び装置 |
JP2007189723A (ja) * | 2007-02-19 | 2007-07-26 | Fujitsu Ltd | レシーバ |
JP2011077902A (ja) * | 2009-09-30 | 2011-04-14 | Fujitsu Ltd | 電圧比較回路および半導体装置 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016510201A (ja) * | 2013-03-12 | 2016-04-04 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 信号比較電圧範囲を拡大するための回路および方法 |
EP2974015B1 (en) * | 2013-03-12 | 2020-09-02 | Qualcomm Incorporated | Circuit and method to extend a signal comparison voltage range |
JP2014220698A (ja) * | 2013-05-09 | 2014-11-20 | 富士通セミコンダクター株式会社 | コンパレータ |
JP2018064188A (ja) * | 2016-10-12 | 2018-04-19 | 国立大学法人東北大学 | 逐次比較型ad変換装置 |
JP2020510340A (ja) * | 2017-03-08 | 2020-04-02 | ザイリンクス インコーポレイテッドXilinx Incorporated | 複数のリセットレベルを有する動的量子化器 |
JP7274420B2 (ja) | 2017-03-08 | 2023-05-16 | ザイリンクス インコーポレイテッド | 複数のリセットレベルを有する動的量子化器 |
KR20200012880A (ko) * | 2017-05-31 | 2020-02-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 비교 회로, 반도체 장치, 전자 부품, 및 전자 기기 |
KR102542173B1 (ko) | 2017-05-31 | 2023-06-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 비교 회로, 반도체 장치, 전자 부품, 및 전자 기기 |
US11689829B2 (en) | 2017-05-31 | 2023-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7414453B2 (en) | Level conversion circuit | |
CN108649939B (zh) | 电源检测电路及方法 | |
US8610509B2 (en) | Flexible low current oscillator for multiphase operations | |
US7304530B2 (en) | Utilization of device types having different threshold voltages | |
JP4849907B2 (ja) | チャージポンプ回路 | |
US7199641B2 (en) | Selectably boosted control signal based on supply voltage | |
KR101344167B1 (ko) | 파워 온 리셋 회로 | |
JP2012227588A (ja) | 比較回路及びアナログデジタル変換回路 | |
KR101504587B1 (ko) | 음 전원전압 발생회로 및 이를 포함하는 반도체 집적회로 | |
JP4133371B2 (ja) | レベル変換回路 | |
US10804888B1 (en) | Delay circuit and electronic system equipped with delay circuit | |
CN110858086A (zh) | 双回路低压差调节器系统 | |
US8975942B2 (en) | System for a clock shifter circuit | |
KR20150123929A (ko) | 낮은-레이턴시 전압 부스트 회로를 갖는 전압 레벨 시프터 | |
US9548656B1 (en) | Low voltage ripple charge pump with shared capacitor oscillator | |
US20080012619A1 (en) | Master-Slave Flip-Flop, Trigger Flip-Flop and Counter | |
JP5814542B2 (ja) | 発振回路 | |
JP5361346B2 (ja) | 半導体集積回路 | |
CN107690749B (zh) | 振荡器、集成电路、计时芯片和电子设备 | |
US8358175B2 (en) | Oscillator architecture having fast response time with low current consumption and method for operating the oscillator architecture | |
JP4172378B2 (ja) | パワーオンリセット回路 | |
JP5262865B2 (ja) | 2重積分型アナログデジタルコンバータおよびそれを用いたデジタル温度センサーならびにデジタルマルチメータ | |
US20120194281A1 (en) | Oscillation-Stop Detection Circuit, Semiconductor Device, Timepiece, And Electronic Device | |
JP2008017101A (ja) | パワーオンリセット回路 | |
JP2009148000A (ja) | 電源回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140805 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141003 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141104 |