JP2014220698A - コンパレータ - Google Patents

Abstract

【課題】消費電力の低減を図ったコンパレータを提供する。【解決手段】コンパレータは、入力信号と第１信号を比較する第１比較器と、前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記入力信号を前記第１信号の電圧値よりも小さい電圧値を有する第２信号と比較し、前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記入力信号を前記第１信号の電圧値よりも大きい電圧値を有する第３信号と比較する第２比較器とを有する。【選択図】図１

Description

本発明は、コンパレータに関する。

従来より、雑音を含む入力信号を検出する信号検出装置がある。この信号検出装置は、Ｎ（Ｎは２以上の自然数）に並列化された各入力信号を、しきい値とそれぞれ比較するＮ個の比較器と、前記各入力信号が前記しきい値を超えた比較器の数Ｎ+を算出する演算器とを有する。また、この信号検出装置は、さらに、前記演算器の出力に基づき、前記各入力信号が前記しきい値を超えた比較器の数Ｎ+と前記比較器の素子数Ｎとの比：Ｎ+／Ｎを算出し、この比Ｎ+／Ｎと雑音の統計性とを用いて前記入力信号の波形を推定する分析手段とを有する（例えば、特許文献１参照）。

特開２０１０−０４５６２２号公報

上述のような従来の信号検出装置は、入力信号をＮ個のしきい値とそれぞれ比較するにはＮ個の比較器を用いるため、例えば、３つのしきい値と入力信号を比較するには、３つの比較器が必要であった。

このように、従来の信号検出装置は、入力信号をＮ個のしきい値とそれぞれ比較するにはＮ個の比較器を用いるため、消費電力が大きいという課題がある。

そこで、消費電力の低減を図ったコンパレータを提供することを目的とする。

本発明の実施の形態のコンパレータは、入力信号と第１信号を比較する第１比較器と、前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記入力信号を前記第１信号の電圧値よりも小さい電圧値を有する第２信号と比較し、前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記入力信号を前記第１信号の電圧値よりも大きい電圧値を有する第３信号と比較する第２比較器とを有する。

消費電力の低減を図ったコンパレータを提供することができる。

実施の形態１のコンパレータ１００の回路構成を示す図である。 実施の形態１のコンパレータ１００の動作を示すタイミングチャートである。 実施の形態１のコンパレータ１００の動作を示すタイミングチャートである。 実施の形態１のコンパレータ１００の動作を示すタイミングチャートである。 実施の形態１のコンパレータ１００の動作を示すタイミングチャートである。 実施の形態１のコンパレータ１００を含むコンパレータ回路１０００の構成を示す図である。 実施の形態のコンパレータ１００、ＮＡＮＤ型ラッチ回路３０及び４０、及びエンコード部５０で得られる出力レベルを示す図である。 比較用のコンパレータ回路９０を示す図である。 コンパレータ７１の回路構成を示す図である。 コンパレータ７１を記号で示す図である。 比較用のコンパレータ回路９０の出力を示す図である。 実施の形態１の変形例のコンパレータ１００Ａの回路構成を示す図である。 実施の形態１の変形例のコンパレータ１００Ａの内部ノード論理ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３を示す図である。 実施の形態２のコンパレータ回路２０００を示す図である。 比較用のコンパレータ回路９０Ａを示す図である。 実施の形態３のコンパレータ３００を示す図である。 実施の形態３のコンパレータ３００の動作を示すタイミングチャートである。

以下、本発明のコンパレータを適用した実施の形態について説明する。

＜実施の形態１＞
図１は、実施の形態１のコンパレータ１００の回路構成を示す図である。

以下では、Ｐチャンネル型のトランジスタをＭＰを含む記号で示し、Ｎチャンネル型のトランジスタをＭＮを含む記号で示す。なお、ＧＮＤはグランド（Ground）を示す。

実施の形態１のコンパレータ１００は、入力端子Ｖｉｎ、基準端子ＶＲ１、ＶＲ２、及びＶＲ３、出力端子ＸＤ０、ＸＤ１、ＸＤ２、及びＸＤ３、クロック入力端子ＣＫ、及び電力端子ＡＶＤを含む。

コンパレータ１００は、さらに、リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、及びＭＰＲ３、及びスイッチＭＮ０を含む。

コンパレータ１００は、さらに、正帰還接続される一対のインバータ１１及び１２、差動対回路１３、及びインバータＩＮＶ１及びＩＮＶ２を含む。インバータ１１は、トランジスタＭＰＩ１及びＭＮＩ１を有し、インバータ１２は、トランジスタＭＰＩ２及びＭＮＩ２を有する。また、差動対回路１３は、トランジスタＭＮＣ２及びＭＮＲ２を含む。

ここで、インバータ１１及び１２、差動対回路１３、インバータＩＮＶ１及びＩＮＶ２、スイッチＭＮ０、及びリセットスイッチＭＰＲ１及びＭＰＲ２は、コンパレータ部１０を構築する。コンパレータ部１０は、第１比較器の一例である。

コンパレータ１００は、さらに、正帰還接続される一対のインバータ２１及び２２、スイッチＭＮ０１、ＭＮ１１、ＭＮ０３、及びＭＮ１３、及び差動対回路２３及び２４を含む。

インバータ２１は、トランジスタＭＰＩ０及びＭＮＩ０を有する。インバータ２２は、トランジスタＭＰＩ３及びＭＮＩ３を有する。差動対回路２３は、トランジスタＭＮＲ１及びＭＮＣ１を有する。差動対回路２４は、トランジスタＭＮＲ３及びＭＮＣ３を有する。

ここで、インバータ２１及び２２、スイッチＭＮ０１、ＭＮ１１、ＭＮ０３、及びＭＮ１３、差動対回路２３及び２４、及びリセットスイッチＭＰＲ０及びＭＰＲ３は、コンパレータ部２０を構築する。コンパレータ部２０は、第２比較器の一例である。

入力端子Ｖｉｎは、差動対回路１３のトランジスタＭＮＣ２のゲート、差動対回路２３のトランジスタＭＮＣ１のゲート、及び差動対回路２４のトランジスタＭＮＣ３のゲートに接続されている。入力端子Ｖｉｎは、コンパレータ１００の入力端子である。

基準端子ＶＲ１、ＶＲ２、及びＶＲ３は、それぞれ、差動対回路２３のトランジスタＭＮＲ１のゲート、差動対回路１３のトランジスタＭＮＲ２のゲート、及び差動対回路２４のトランジスタＶＲ３のゲートに接続される。

基準端子ＶＲ１、ＶＲ２、及びＶＲ３には、それぞれ、基準電圧ＶＲ１、ＶＲ２、及びＶＲ３が入力される。基準電圧ＶＲ１、ＶＲ２、及びＶＲ３には、ＶＲ１＜ＶＲ２＜ＶＲ３の関係がある。

基準電圧ＶＲ１、ＶＲ２、及びＶＲ３は、コンパレータ１００の３つの基準電圧であり、入力電圧Ｖｉｎの比較基準になる電圧である。基準電圧ＶＲ２は第１信号の一例であり、基準電圧ＶＲ１は第２信号の一例であり、基準電圧ＶＲ３は第３信号の一例である。

出力端子ＸＤ０は、インバータ２１の出力端子に接続されている。すなわち、出力端子ＸＤ０は、インバータ２１のトランジスタＭＰＩ０のドレインと、トランジスタＭＮＩ０のドレインとに接続されている。

また、出力端子ＸＤ０は、インバータ２２の入力端子に接続されている。すなわち、出力端子ＸＤ０は、インバータ２２のトランジスタＭＰＩ３のゲートと、トランジスタＭＮＩ３のゲートとに接続されている。

また、出力端子ＸＤ０は、リセットスイッチＭＰＲ０のドレインに接続されている。

出力端子ＸＤ１は、インバータ１１の出力端子に接続されている。すなわち、出力端子ＸＤ１は、インバータ１１のトランジスタＭＰＩ１のドレインと、トランジスタＭＮＩ１のドレインとに接続されている。

また、出力端子ＸＤ１は、インバータ１２の入力端子に接続されている。すなわち、出力端子ＸＤ１は、インバータ１２のトランジスタＭＰＩ２のゲートと、トランジスタＭＮＩ２のゲートとに接続されている。

また、出力端子ＸＤ１は、リセットスイッチＭＰＲ１のドレインと、インバータＩＮＶ２の入力端子とに接続されている。

出力端子ＸＤ２は、インバータ１２の出力端子に接続されている。すなわち、出力端子ＸＤ２は、インバータ１２のトランジスタＭＰＩ２のドレインと、トランジスタＭＮＩ２のドレインとに接続されている。

また、出力端子ＸＤ２は、インバータ１１の入力端子に接続されている。すなわち、出力端子ＸＤ２は、インバータ１１のトランジスタＭＰＩ１のゲートと、トランジスタＭＮＩ１のゲートとに接続されている。

また、出力端子ＸＤ２は、リセットスイッチＭＰＲ２のドレインと、インバータＩＮＶ１の入力端子とに接続されている。

出力端子ＸＤ３は、インバータ２２の出力端子に接続されている。すなわち、出力端子ＸＤ３は、インバータ２２のトランジスタＭＰＩ３のドレインと、トランジスタＭＮＩ３のドレインとに接続されている。

また、出力端子ＸＤ３は、インバータ２１の入力端子に接続されている。すなわち、出力端子ＸＤ３は、インバータ２１のトランジスタＭＰＩ０のゲートと、トランジスタＭＮＩ０のゲートとに接続されている。

また、出力端子ＸＤ３は、リセットスイッチＭＰＲ３のドレインに接続されている。

ここで、コンパレータ部１０の出力端子ＸＤ１及びＸＤ２は、一対の第１端子の一例であり、コンパレータ部２０の出力端子ＸＤ０及びＸＤ３は、一対の第２端子の一例である。

クロック入力端子ＣＫは、スイッチＭＮ０、及びリセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、及びＭＰＲ３の各ゲートに接続されている。クロック入力端子ＣＫには、コンパレータ１００を動作させるための基準クロックが入力される。

電力端子ＡＶＤは、電源からアナログの電力が入力される電力入力端子である。電力端子ＡＮＤは、トランジスタＭＰＩ０、ＭＰＩ１、ＭＰＩ２、及びＭＰＩ３と、リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、及びＭＰＲ３との各ソースに接続されている。

リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、及びＭＰＲ３の各ソースは、ソースが電力端子ＡＶＤに接続される。リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、及びＭＰＲ３の各ゲートは、クロック入力端子ＣＫに接続される。

リセットスイッチＭＰＲ０のドレインは、インバータ２１の出力端子と、インバータ２２の入力端子と、出力端子ＸＤ０とに接続される。

リセットスイッチＭＰＲ１のドレインは、出力端子ＸＤ１、インバータ１１の出力端子、インバータ１２の入力端子、及びインバータＩＮＶ２の入力端子に接続される。

リセットスイッチＭＰＲ２のドレインは、出力端子ＸＤ２、インバータ１２の出力端子、インバータ１１の入力端子、及びインバータＩＮＶ１の入力端子に接続される。

リセットスイッチＭＰＲ３のドレインは、インバータ２２の出力端子と、インバータ２１の入力端子と、出力端子ＸＤ３とに接続される。

スイッチＭＮ０は、ゲートがクロック入力端子ＣＫに接続され、ドレインが差動対回路１３の共通端子（トランジスタＭＮＣ２及びＭＮＲ２のソース）に接続され、ソースが接地される。スイッチＭＮ０は、第３スイッチの一例である。

インバータ１１及び１２は、互いの入力端子と出力端子が接続されることにより、正帰還接続されている。インバータ１１及び１２は、正帰還接続される一対の第１インバータの一例である。

インバータ１１は、トランジスタＭＰＩ１及びＭＮＩ１を有し、インバータ１２は、トランジスタＭＰＩ２及びＭＮＩ２を有する。

インバータ１１のトランジスタＭＰＩ１のソースは電力端子ＡＶＤに接続され、トランジスタＭＮＩ１のソースは、差動対回路１３のトランジスタＭＮＣ２のドレインに接続される。

インバータ１２のトランジスタＭＰＩ２のソースは電力端子ＡＶＤに接続され、トランジスタＭＮＩ２のソースは、差動対回路１３のトランジスタＭＮＲ２のドレインに接続される。

差動対回路１３は、トランジスタＭＮＣ２及びＭＮＲ２を含む。トランジスタＭＮＣ２のゲートは入力端子Ｖｉｎに接続されており、ソースは、トランジスタＭＮＲ２のソースに接続されるとともに、スイッチＭＮ０のドレインに接続されている。トランジスタＭＮＲ２のゲートは基準端子ＶＲ２に接続されており、ソースは、トランジスタＭＮＣ２のソースに接続されるとともに、スイッチＭＮ０のドレインに接続されている。差動対回路１３は、第１差動対回路の一例である。

インバータＩＮＶ１は、入力端子がリセットスイッチＭＰＲ２のドレインと、インバータ１２の出力端子とに接続され、出力端子がスイッチＭＮ０１及びＭＮ１１のゲートに接続されている。

インバータＩＮＶ２は、入力端子がリセットスイッチＭＰＲ１のドレインと、インバータ１１の出力端子とに接続され、出力端子がスイッチＭＮ０３及びＭＮ１３のゲートに接続されている。

インバータ２１及び２２は、互いの入力端子と出力端子が接続されることにより、正帰還接続されている。インバータ２１及び２２は、帰還接続される一対の第２インバータの一例である。

インバータ２１はトランジスタＭＰＩ０及びＭＮＩ０を有し、インバータ２２はトランジスタＭＰＩ３及びＭＮＩ３を有する。

インバータ２１のトランジスタＭＰＩ０のソースは電力端子ＡＶＤに接続され、トランジスタＭＮＩ０のソースは、スイッチＭＮ１１及びＭＮ０３のドレインに接続される。ここで、トランジスタＭＮＩ０のソースと、スイッチＭＮ１１及びＭＮ０３のドレインとの接続点をノードＢＤ０と称す。

インバータ２２のトランジスタＭＰＩ３のソースは電力端子ＡＶＤに接続され、トランジスタＭＮＩ３のソースは、スイッチＭＮ１３及びＭＮ０１のドレインに接続される。ここで、トランジスタＭＮＩ３のソースと、スイッチＭＮ１３及びＭＮ０１のドレインとの接続点をノードＢＤ３と称す。

スイッチＭＮ０１は、ドレインがノードＢＤ３に接続され、ゲートがインバータＩＮＶ１の出力に接続され、ソースが差動対回路２３のトランジスタＭＮＣ１のドレインに接続される。

スイッチＭＮ１１は、ドレインがノードＢＤ０に接続され、ゲートがインバータＩＮＶ１の出力に接続され、ソースが差動対回路２３のトランジスタＭＮＲ１のドレインに接続される。なお、スイッチＭＮ０１及びＭＮ１１のゲート同士の接続点をノードＢＴＤ１と称す。また、スイッチＭＮ０１及びＭＮ１１は、一対の第１スイッチの一例である。

スイッチＭＮ０３は、ドレインがノードＢＤ０に接続され、ゲートがインバータＩＮＶ２の出力に接続され、ソースが差動対回路２４のトランジスタＭＮＣ３のドレインに接続される。

スイッチＭＮ１３は、ドレインがノードＢＤ３に接続され、ゲートがインバータＩＮＶ２の出力に接続され、ソースが差動対回路２３のトランジスタＭＮＲ３のドレインに接続される。なお、スイッチＭＮ０３及びＭＮ１３のゲート同士の接続点をノードＢＴＤ２と称す。また、スイッチＭＮ０３及びＭＮ１３は、一対の第２スイッチの一例である。

差動対回路２３は、トランジスタＭＮＲ１及びＭＮＣ１を有する。トランジスタＭＮＲ１のドレインはスイッチＭＮ１１のソースに接続され、ゲートは基準端子ＶＲ１に接続され、ソースは接地される。差動対回路２３は、第２差動対回路の一例である。

トランジスタＭＮＣ１のドレインはスイッチＭＮ０１のソースに接続され、ゲートは入力端子Ｖｉｎに接続され、ソースは接地される。

差動対回路２４は、トランジスタＭＮＲ３及びＭＮＣ３を有する。トランジスタＭＮＲ３のドレインはスイッチＭＮ１３のソースに接続され、ゲートは基準端子ＶＲ３に接続され、ソースは接地される。差動対回路２４は、第３差動対回路の一例である。

トランジスタＭＮＣ３のドレインはスイッチＭＮ０３のソースに接続され、ゲートは入力端子Ｖｉｎに接続され、ソースは接地される。

なお、ここでは、インバータＩＮＶ１及びＩＮＶ２がコンパレータ部１０の構成要素に含まれるものとして説明するが、インバータＩＮＶ１及びＩＮＶ２はコンパレータ部１０に含まれないものとして取り扱ってもよい。

この場合に、インバータＩＮＶ１及びＩＮＶ２がコンパレータ部２０の構成要素に含まれるものとして取り扱ってもよいし、コンパレータ部１０及び２０の構成要素に含まれないものとして取り扱ってもよい。

また、差動対回路２３とスイッチＭＮ０１及びＭＮ１１は、第２比較器の一例としてのコンパレータ部２０に含まれる第１比較回路の一例である。また、差動対回路２４とスイッチＭＮ０３及びＭＮ１３は、第２比較器の一例としてのコンパレータ部２０に含まれる第２比較回路の一例である。

次に、実施の形態１のコンパレータ１００の動作について説明する。ここで、基準電圧ＶＲ２は第１電圧の一例であり、基準電圧ＶＲ１は第２電圧の一例であり、基準電圧ＶＲ３は第３電圧の一例である。基準電圧ＶＲ１、ＶＲ２、ＶＲ３には、ＶＲ１＜ＶＲ２＜ＶＲ３の関係がある。

コンパレータ１００は、まず、第１段階として、入力電圧Ｖｉｎと基準電圧ＶＲ２を比較する。この第１段階での比較は、コンパレータ部１０で行われる。

次に、コンパレータ１００は、第１段階での比較結果に応じて、第２段階での比較を行う。第２段階では、コンパレータ１００は、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも低い場合は、入力電圧Ｖｉｎを基準電圧ＶＲ２よりも低い基準電圧ＶＲ１と比較し、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも高い場合に、入力電圧Ｖｉｎを基準電圧ＶＲ２よりも高い基準電圧ＶＲ３と比較する。

すなわち、コンパレータ１００は、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも低い場合は、第２段階では、入力電圧Ｖｉｎを基準電圧ＶＲ２よりも高い基準電圧ＶＲ３とは比較せずに、入力電圧Ｖｉｎを基準電圧ＶＲ２よりも低い基準電圧ＶＲ１と比較する。

また、コンパレータ１００は、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも高い場合は、第２段階では、入力電圧Ｖｉｎを基準電圧ＶＲ２よりも低い基準電圧ＶＲ１とは比較せずに、入力電圧Ｖｉｎを基準電圧ＶＲ２よりも高い基準電圧ＶＲ３と比較する。

この第２段階での比較は、コンパレータ部２０で行われる。

以下、図２乃至図５を用いて、コンパレータ１００による比較動作について、より詳しく説明する。

図２乃至図５は、実施の形態１のコンパレータ１００の動作を示すタイミングチャートである。図２乃至図５には、クロック入力端子ＣＫ、出力端子ＸＤ１、ＸＤ２、ノードＢＴＤ１、ＢＴＤ２、出力端子ＸＤ３、ＸＤ０の電圧レベル（Ｈ(High)又はＬ(Low)）を示す。

また、以下では、クロック入力端子ＣＫに入力されるクロックをクロックＣＫと称し、出力端子ＸＤ１、ＸＤ２、ＸＤ３、ＸＤ０の電圧を出力電圧ＸＤ１、ＸＤ２、ＸＤ３、ＸＤ０と称し、電力端子ＡＶＤに入力される電圧を電源電圧ＡＶＤと称す。

まず、図１及び図２を用いて、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との間に、Ｖｉｎ＜ＶＲ１＜ＶＲ２＜ＶＲ３が成立する場合におけるコンパレータ１００の動作について説明する。

まず、クロックＣＫがＬレベルになることにより、リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３がオンにされるとともに、スイッチＭＮ０がオフにされる。

リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３がオンにされると、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３は、電源電圧ＡＶＤによってプルアップされてＨレベルになる（図２の時刻ｔ０参照）。これにより、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３はリセットされ、すべてＨレベルになる。

次に、時刻ｔ１でクロックＣＫが立ち上がると、リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３はオフにされ、スイッチＭＮ０がオンにされる。

これにより、電力端子ＡＶＤからインバータ１１、トランジスタＭＮＣ２、及びスイッチＭＮ０を経る電流経路と、電力端子ＡＶＤからインバータ１２、トランジスタＭＮＲ２、及びスイッチＭＮ０を経る電流経路とに貫通電流が流れる。

２つの電流経路に貫通電流が流れることにより、出力電圧ＸＤ１とＸＤ２がプルダウンされ、入力電圧Ｖｉｎと基準電圧ＶＲ２の比較が行われる。

ここでは、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも低い（Ｖｉｎ＜ＶＲ２）ので、トランジスタＭＮＲ２のゲート・ソース間電圧（ＶＧＳ）の方が、トランジスタＭＮＣ２のゲート・ソース間電圧（ＶＧＳ）よりも大きくなる。

このため、トランジスタＭＮＲ２のオン抵抗がトランジスタＭＮＣ２のオン抵抗よりも低くなり、出力電圧ＸＤ２の方が、出力電圧ＸＤ１よりも早く低下する。

そして、インバータ１１及び１２の正帰還がかかることにより、時刻ｔ２で出力電圧ＸＤ２はＬレベルに変化し、出力電圧ＸＤ１はＨレベルに保持される。なお、時刻ｔ２の直前で出力電圧ＨＤ１が少し低下するのは、両方の電流経路に貫通電流が流れる影響によって生じる現象である。

また、入力電圧Ｖｉｎと基準電圧ＶＲ２の比較が終了すると、トランジスタＭＮＩ１とＭＰＩ２がオフするため、貫通電流は流れなくなる。

ここで、時刻ｔ２で出力電圧ＸＤ２がＬレベルになることで、時刻ｔ３でノードＢＴＤ１がＨレベルになり、スイッチＭＮ０１及びＭＮ１１がオンになる。これにより、差動対回路２３のトランジスタＭＮＣ１とＭＮＲ１により、入力電圧Ｖｉｎと基準電圧ＶＲ１との比較が行われる。

また、このとき、出力電圧ＸＤ１がＨレベルに保持されることで、ノードＢＤＴ２はＬレベルになり、スイッチＭＮ０３とＭＮ１３はオフになるため、差動対回路２４は動作せず、入力電圧Ｖｉｎと基準電圧ＶＲ３との比較は行われない。

なお、時刻ｔ２とｔ３の差は、インバータＩＮＶ１による遅時間によるものである。

ここでは、入力電圧Ｖｉｎよりも基準電圧ＶＲ１が大きい（Ｖｉｎ＜ＶＲ１）ため、トランジスタＭＮＲ１のゲート・ソース間電圧（ＶＧＳ）の方が、トランジスタＭＮＣ１のゲート・ソース間電圧（ＶＧＳ）よりも大きくなる。

このため、トランジスタＭＮＲ１のオン抵抗がトランジスタＭＮＣ１のオン抵抗よりも低くなり、出力電圧ＸＤ０の方が、出力電圧ＸＤ３よりも早く低下する。

そして、インバータ２１及び２２の正帰還がかかることにより、時刻ｔ４で出力電圧ＸＤ０はＬレベルに変化し、出力電圧ＸＤ３はＨレベルに保持される。

なお、入力電圧Ｖｉｎと基準電圧ＶＲ１の比較が終了すると、トランジスタＭＮＩ３とＭＰＩ０がオフするため、貫通電流は流れなくなる。

以上より、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との比較が終了し、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３のレベルは、それぞれ、Ｌ、Ｈ、Ｌ、Ｈになる。

次に、図１及び図３を用いて、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との間に、ＶＲ１＜Ｖｉｎ＜ＶＲ２＜ＶＲ３が成立する場合におけるコンパレータ１００の動作について説明する。

時刻ｔ０から時刻ｔ３までの動作は、図２に示すＶｉｎ＜ＶＲ１＜ＶＲ２＜ＶＲ３が成立する場合と同様であるため、説明を省略する。

ここでは、基準電圧ＶＲ１よりも入力電圧Ｖｉｎが大きい（ＶＲ１＜Ｖｉｎ）ため、トランジスタＭＮＣ１のゲート・ソース間電圧（ＶＧＳ）の方が、トランジスタＭＮＲ１のゲート・ソース間電圧（ＶＧＳ）よりも大きくなる。

このため、トランジスタＭＮＣ１のオン抵抗がトランジスタＭＮＲ１のオン抵抗よりも低くなり、出力電圧ＸＤ３の方が、出力電圧ＸＤ０よりも早く低下する。

そして、インバータ２１及び２２の正帰還がかかることにより、時刻ｔ４で出力電圧ＸＤ３はＬレベルに変化し、出力電圧ＸＤ０はＨレベルに保持される。

なお、入力電圧Ｖｉｎと基準電圧ＶＲ１の比較が終了すると、トランジスタＭＮＩ０とＭＰＩ３がオフするため、貫通電流は流れなくなる。

以上より、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との比較が終了し、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３のレベルは、それぞれ、Ｈ、Ｈ、Ｌ、Ｌになる。

次に、図１及び図４を用いて、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との間に、ＶＲ１＜ＶＲ２＜Ｖｉｎ＜ＶＲ３が成立する場合におけるコンパレータ１００の動作について説明する。

まず、クロックＣＫがＬレベルになることにより、リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３がオンにされるとともに、スイッチＭＮ０がオフにされる。

リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３がオンにされると、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３は、電源電圧ＡＶＤによってプルアップされてＨレベルになる（図２の時刻ｔ０参照）。これにより、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３はリセットされ、すべてＨレベルになる。

次に、時刻ｔ１でクロックＣＫが立ち上がると、リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３はオフにされ、スイッチＭＮ０がオンにされる。

これにより、電力端子ＡＶＤからインバータ１１、トランジスタＭＮＣ２、及びスイッチＭＮ０を経る電流経路と、電力端子ＡＶＤからインバータ１２、トランジスタＭＮＲ２、及びスイッチＭＮ０を経る電流経路とに貫通電流が流れる。

２つの電流経路に貫通電流が流れることにより、出力電圧ＸＤ１とＸＤ２がプルダウンされ、入力電圧Ｖｉｎと基準電圧ＶＲ２の比較が行われる。

ここでは、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも高い（ＶＲ２＜Ｖｉｎ）ので、トランジスタＭＮＣ２のゲート・ソース間電圧（ＶＧＳ）の方が、トランジスタＭＮＲ２のゲート・ソース間電圧（ＶＧＳ）よりも大きくなる。

このため、トランジスタＭＮＣ２のオン抵抗がトランジスタＭＮＲ２のオン抵抗よりも低くなり、出力電圧ＸＤ１の方が、出力電圧ＸＤ２よりも早く低下する。

そして、インバータ１１及び１２の正帰還がかかることにより、時刻ｔ２で出力電圧ＸＤ１はＬレベルに変化し、出力電圧ＸＤ２はＨレベルに保持される。なお、時刻ｔ２の直前で出力電圧ＸＤ２が少し低下するのは、両方の電流経路に貫通電流が流れる影響によって生じる現象である。

また、入力電圧Ｖｉｎと基準電圧ＶＲ２の比較が終了すると、トランジスタＭＮＩ２とＭＰＩ１がオフするため、貫通電流は流れなくなる。

ここで、時刻ｔ２で出力電圧ＸＤ１がＬレベルになることで、時刻ｔ３でノードＢＴＤ２がＨレベルになり、スイッチＭＮ０３及びＭＮ１３がオンになる。これにより、差動対回路２４のトランジスタＭＮＣ３とＭＮＲ３により、入力電圧Ｖｉｎと基準電圧ＶＲ３との比較が行われる。

また、このとき、出力電圧ＸＤ２がＨレベルに保持されることで、ノードＢＤＴ１はＬレベルになり、スイッチＭＮ０１とＭＮ１１はオフになるため、差動対回路２３は動作せず、入力電圧Ｖｉｎと基準電圧ＶＲ１との比較は行われない。

なお、時刻ｔ２とｔ３の差は、インバータＩＮＶ２による遅時間によるものである。

ここでは、入力電圧Ｖｉｎよりも基準電圧ＶＲ３が大きい（Ｖｉｎ＜ＶＲ３）ため、トランジスタＭＮＲ３のゲート・ソース間電圧（ＶＧＳ）の方が、トランジスタＭＮＣ３のゲート・ソース間電圧（ＶＧＳ）よりも大きくなる。

このため、トランジスタＭＮＲ３のオン抵抗がトランジスタＭＮＣ３のオン抵抗よりも低くなり、出力電圧ＸＤ３の方が、出力電圧ＸＤ０よりも早く低下する。

そして、インバータ２１及び２２の正帰還がかかることにより、時刻ｔ４で出力電圧ＸＤ３はＬレベルに変化し、出力電圧ＸＤ０はＨレベルに保持される。

なお、入力電圧Ｖｉｎと基準電圧ＶＲ３の比較が終了すると、トランジスタＭＮＩ０とＭＰＩ３がオフするため、貫通電流は流れなくなる。

以上より、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との比較が終了し、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３のレベルは、それぞれ、Ｈ、Ｌ、Ｈ、Ｌになる。

次に、図１及び図５を用いて、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との間に、ＶＲ１＜ＶＲ２＜ＶＲ３＜Ｖｉｎが成立する場合におけるコンパレータ１００の動作について説明する。

時刻ｔ０から時刻ｔ３までの動作は、図４に示すＶＲ１＜ＶＲ２＜Ｖｉｎ＜ＶＲ３が成立する場合と同様であるため、説明を省略する。

ここでは、基準電圧ＶＲ３よりも入力電圧Ｖｉｎが大きい（ＶＲ３＜Ｖｉｎ）ため、トランジスタＭＮＣ３のゲート・ソース間電圧（ＶＧＳ）の方が、トランジスタＭＮＲ３のゲート・ソース間電圧（ＶＧＳ）よりも大きくなる。

このため、トランジスタＭＮＣ３のオン抵抗がトランジスタＭＮＲ３のオン抵抗よりも低くなり、出力電圧ＸＤ０の方が、出力電圧ＸＤ３よりも早く低下する。

そして、インバータ２１及び２２の正帰還がかかることにより、時刻ｔ４で出力電圧ＸＤ０はＬレベルに変化し、出力電圧ＸＤ３はＨレベルに保持される。

なお、入力電圧Ｖｉｎと基準電圧ＶＲ３の比較が終了すると、トランジスタＭＮＩ３とＭＰＩ０がオフするため、貫通電流は流れなくなる。

以上より、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との比較が終了し、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３のレベルは、それぞれ、Ｌ、Ｌ、Ｈ、Ｈになる。

次に、図６を用いて、コンパレータ１００の出力端子ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３に、ＮＡＮＤ型ラッチ回路とエンコード部を接続する構成について説明する。

図６は、実施の形態１のコンパレータ１００を含むコンパレータ回路１０００の構成を示す図である。

コンパレータ回路１０００は、コンパレータ回路部５００とエンコード部５０を含む。

コンパレータ回路部５００は、コンパレータ１００とＮＡＮＤ型ラッチ回路３０及び４０を含む。

コンパレータ１００の出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３は、クロックＣＫがＬレベルのときＨレベルを出力するので、出力端子ＸＤ１及びＸＤ２と、出力端子ＸＤ０及びＸＤ３とはそれぞれ"Ｈ"、"Ｈ"の状態となり、ＮＡＮＤ型ラッチ回路３０及び４０の出力は、それぞれ前の出力状態を保持する。この部分までの素子をコンパレータ部とし、その出力を２ｂｉｔのデジタルコードにエンコードするエンコード部に分かれる。

ここで、図６では、図１に示すコンパレータ１００を簡略化し、入力端子Ｖｉｎ、基準端子ＶＲ１、ＶＲ２、ＶＲ３、クロック入力端子ＣＫ、及び出力端子ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３のみを示す。

図６に示すように、コンパレータ回路部５００では、コンパレータ１００の出力端子ＸＤ１及びＸＤ２と、出力端子ＸＤ０及びＸＤ３とに、それぞれ、ＮＡＮＤ型ラッチ回路３０及び４０が接続される。

ＮＡＮＤ型ラッチ回路３０の一対の入力端子は、コンパレータ１００の出力端子ＸＤ１及びＸＤ２に接続される。また、ＮＡＮＤ型ラッチ回路３０は一対の出力端子ＤＯ１、ＤＯ２を有する。ＮＡＮＤ型ラッチ回路３０は、第１ＮＡＮＤ型ラッチ回路の一例である。

ＮＡＮＤ型ラッチ回路４０の一対の入力端子は、コンパレータ１００の出力端子ＸＤ０及びＸＤ３に接続される。また、ＮＡＮＤ型ラッチ回路３０は一対の出力端子ＤＯ０、ＤＯ３を有する。ＮＡＮＤ型ラッチ回路４０は、第２ＮＡＮＤ型ラッチ回路の一例である。

クロックＣＫがＬレベルになるリセット期間において、コンパレータ１００の出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３はすべてＨレベルにリセットされる。これは、クロックＣＫの各周期において行われる。

ＮＡＮＤ型ラッチ回路３０及び４０をコンパレータ１００の出力側に用いるのは、リセット期間においても、リセットされる前の状態における比較結果を保持するためである。

また、エンコード部５０は、入力端子５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ、ＮＡＮＤ回路５１、５２、５３、及び出力端子Ｄ０及びＤ１を含む。

入力端子５０Ａ、５０Ｂ、５０Ｃ、５０Ｄは、それぞれ、出力端子ＤＯ０、ＤＯ１、ＤＯ２、ＤＯ３に接続される。

ＮＡＮＤ回路５１の一方（図中上側）の入力端子は入力端子５０Ｃに接続され、他方（図中下側）の入力端子は入力端子５０Ｄに接続される。ＮＡＮＤ回路５２の一方（図中上側）の入力端子は入力端子５０Ａに接続され、他方（図中下側）の入力端子は入力端子５０Ｂに接続される。ＮＡＮＤ回路５１及び５２の出力端子は、ＮＡＮＤ回路５３の一対の入力端子に接続される。

出力端子Ｄ０は入力端子５０Ｂに接続され、出力端子Ｄ１はＮＡＮＤ回路５３の出力端子に接続される。

エンコード部５０は、ＮＡＮＤ型ラッチ回路３０及び４０の出力端子ＤＯ０、ＤＯ１、ＤＯ２、ＤＯ３から出力される４つの出力を２値にエンコードするために設けられている。

このようなコンパレータ１００の出力端子ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３、ＮＡＮＤ型ラッチ回路３０の出力端子ＤＯ１、ＤＯ２、ＮＡＮＤ型ラッチ回路４０の一対の出力端子ＤＯ０、ＤＯ３、及び出力端子Ｄ０及びＤ１の出力レベルは、図７に示す通りである。

図７は、実施の形態のコンパレータ１００、ＮＡＮＤ型ラッチ回路３０及び４０、及びエンコード部５０で得られる出力レベルを示す図である。図７では、クロックＣＫの↑（Ｈ）は、Ｈレベルへの立ち上がりを表す。

ここでは、出力端子ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３、及び出力端子ＤＯ０、ＤＯ１、ＤＯ２、ＤＯ３の出力レベルを内部ノード論理として示す。また、出力端子Ｄ０、Ｄ１の出力レベルを出力論理として示す。

図７に示すように、クロックＣＫがＬレベルになるリセット期間において、出力端子ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３の出力レベルは、すべてＨレベルになるが、出力端子ＤＯ０、ＤＯ１、ＤＯ２、ＤＯ３の出力レベルは、比較結果を保持している。

また、図７に示すように、出力端子Ｄ０及びＤ１の出力レベルは、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との比較結果を２ビットのデジタルコードで表すことができる。出力端子Ｄ０及びＤ１の出力レベルは、出力端子ＤＯ０、ＤＯ１、ＤＯ２、ＤＯ３の出力レベルに基づいて２値にエンコードすることによって得られている。

以上より、実施の形態１のコンパレータ１００は、第１段階において入力電圧Ｖｉｎと基準電圧ＶＲ２を比較し、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも低い場合は、第２段階において、入力電圧Ｖｉｎを基準電圧ＶＲ２よりも低い基準電圧ＶＲ１と比較する。この場合に、入力電圧Ｖｉｎと基準電圧ＶＲ３との比較は行わない。

また、実施の形態１のコンパレータ１００は、第１段階において入力電圧Ｖｉｎと基準電圧ＶＲ２を比較し、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも高い場合は、第２段階において、入力電圧Ｖｉｎを基準電圧ＶＲ２よりも高い基準電圧ＶＲ３と比較する。この場合に、入力電圧Ｖｉｎと基準電圧ＶＲ１との比較は行わない。

従って、貫通電流を低減することができ、これにより、消費電力の低減を実現することができる。

換言すれば、第１段階において３つの基準電圧（ＶＲ１、ＶＲ２、ＶＲ３）のうちの中央値（ＶＲ２）との比較を行い、第２段階では、第１段階で得られる比較結果により、残りの２つの基準電圧（ＶＲ１、ＶＲ３）のうちの一方のみと比較を行うことにより、駆動されるトランジスタの数を低減し、消費電力の低減を実現している。

また、３つの基準電圧（ＶＲ１、ＶＲ２、ＶＲ３）と入力電圧Ｖｉｎとを比較するために３つのコンパレータを用いる場合には、３つのＮＡＮＤ回路を使用するが、実施の形態１のコンパレータ１００には２つのＮＡＮＤ型ラッチ回路３０及び４０を接続すれば足りる。

このため、実施の形態１によれば、ＮＡＮＤ型ラッチ回路の数を減らすことができることによっても、消費電力の低減を図ることができる。

ここで、図８乃至図１１を用いて、比較用のコンパレータについて説明する。

図８は、比較用のコンパレータ回路９０を示す図である。

比較用のコンパレータ回路９０は、コンパレータ回路部７０とエンコード部８０を含む。

コンパレータ回路部７０は、３つのコンパレータ７１、７２、及び７３、及び３つのＮＡＮＤ型ラッチ回路７４、７５、及び７６を含む。また、エンコード部８０は、ＮＡＮＤ回路８１、８２、及び８３を含む。

コンパレータ７１、７２、及び７３には、それぞれ、基準電圧ＶＲ１、ＶＲ２、及びＶＲ３が入力されており、クロックＣＫの立ち上がりによって比較動作を行い、入力電圧Ｖｉｎとの比較結果を表す差動出力を出力する。なお、基準電圧ＶＲ１、ＶＲ２、及びＶＲ３は、実施の形態１と同様に、ＶＲ１＜ＶＲ２＜ＶＲ３の関係を有する。

コンパレータ７１、７２、及び７３がそれぞれ差動出力を出力する一対の出力端子は、図８に示すように、ＮＡＮＤ型ラッチ回路７４、７５、及び７６に接続されている。

ＮＡＮＤ型ラッチ回路７４の一方（図中上側）の出力端子は、出力先がなく、他方（図中下側）の出力端子は、エンコード部８０のＮＡＮＤ回路８１の他方（図中下側）の入力端子に接続されている。

ＮＡＮＤ型ラッチ回路７５の一方（図中上側）の出力端子は、エンコード部８０のＮＡＮＤ回路８１の一方（図中上側）の入力端子に接続されており、他方（図中下側）の出力端子は、エンコード部８０の出力端子Ｄ１とＮＡＮＤ回路８２の他方（図中下側）の入力端子とに接続されている。

ＮＡＮＤ型ラッチ回路７６の一方（図中上側）の出力端子は、出力先がなく、他方（図中下側）の出力端子は、エンコード部８０のＮＡＮＤ回路８２の一方（図中上側）の入力端子に接続されている。

エンコード部８０のＮＡＮＤ回路８１の出力端子と、ＮＡＮＤ回路８２の出力端子とは、それぞれ、ＮＡＮＤ回路８３の一対の入力端子に接続されており、ＮＡＮＤ回路８３の出力端子は、エンコード部８０の出力端子Ｄ０に接続されている。

このような比較用のコンパレータ回路９０のコンパレータ回路部７０では、コンパレータ７１、７２、及び７３において、それぞれ、入力端子Ｖｉｎと、基準電圧ＶＲ１、ＶＲ２、及びＶＲ３とを比較する。コンパレータ７１、７２、７３は、比較結果を表す差動出力を、それぞれ、ＮＡＮＤ型ラッチ回路７４、７５、７６に入力する。

そして、エンコード部８０は、ＮＡＮＤ型ラッチ回路７４、７５、７６の出力に基づいて、入力電圧Ｖｉｎと、基準電圧ＶＲ１、ＶＲ２、及びＶＲ３との比較結果を表す２ビットの出力Ｄ０、Ｄ１を出力端子Ｄ０、Ｄ１からそれぞれ出力する。

ここで、図９及び図１０を用いて、比較用のコンパレータ回路９０のコンパレータ回路部７０に含まれるコンパレータ７１の回路構成について説明する。なお、コンパレータ７１、７２、及び７３は、同様の構成を有するため、ここでは、コンパレータ７１について説明する。

図９は、コンパレータ７１の回路構成を示す図である。図１０は、コンパレータ７１を記号で示す図である。

コンパレータ７１は、スイッチＭＮ０、インバータ７１Ａ及び７１Ｂ、トランジスタＱＭ１及びＱＭ２、リセットスイッチＱＲＰ０、ＱＲＰ１、入力端子Ｖｉｎ＋、基準端子Ｖｉｎ−、電力端子ＡＶＤ、及び出力端子ＯＰ及びＯＭを含む。

インバータ７１Ａ及び７１Ｂは、それぞれ、トランジスタＱＰＩ１及びＱＮＩ１と、トランジスタＱＰＩ２及びＱＮＩ２を有する。

インバータ７１Ａ、トランジスタＱＭ１、及びスイッチＭＮ０は、電力端子ＡＶＤとグランド端子ＧＮＤとの間で電流経路を構築する。また、インバータ７１Ｂ、トランジスタＱＭ２、及びスイッチＭＮ０は、電力端子ＡＶＤとグランド端子ＧＮＤとの間で電流経路を構築する。

リセットスイッチＱＲＰ０は、ソースが電力端子ＡＶＤに接続され、ゲートがクロック入力端子ＣＫに接続され、ドレインがインバータ７１Ａの出力端子、インバータ７１Ｂの入力端子、及び出力端子ＯＰに接続される。

リセットスイッチＱＲＰ１は、ソースが電力端子ＡＶＤに接続され、ゲートがクロック入力端子ＣＫに接続され、ドレインがインバータ７１Ａの入力端子、インバータ７１Ｂの出力端子、及び出力端子ＯＭに接続される。

このようなコンパレータ７１は、クロックＣＫがＬレベルになると、リセットスイッチＱＲＰ０、ＱＲＰ１がともにオンにされ、出力端子ＯＰ、ＯＭの出力がリセットされてＨレベルになる。このときスイッチＭＮ０はオフである。

また、クロックＣＫが立ち上がると、セットスイッチＱＲＰ０、ＱＲＰ１がともにオフにされるとともに、スイッチＭＮ０がオンにされ、入力電圧Ｖｉｎ＋と基準電圧Ｖｉｎ−との比較が行われ、出力端子ＯＰ及びＯＭから比較結果を表す差動出力が出力される。

入力電圧Ｖｉｎ＋と基準電圧Ｖｉｎ−との比較を行う際には、２つの電流経路に貫通電流が流れることになる。なお、ここでは基準電圧Ｖｉｎ−として示すが、基準電圧としてはＶＲ１、ＶＲ２、ＶＲ３（図８参照）のうちのいずれか１つが入力されることになる。

このようなコンパレータ７１は、図１０に示すような記号で表すことができる。図１０に示すコンパレータ７１は、入力端子Ｖｉｎ＋、基準端子Ｖｉｎ−、クロック入力端子ＣＫ、及び出力端子ＯＰ及びＯＭを含む。図１０に示すコンパレータ７１は、図８に示すコンパレータ７１、７２、及び７３を表す記号と同一である。

コンパレータ７１は、所謂ＮＭＯＳ（N-channel Metal Oxide Semiconductor）差動型ダイナミックコンパレータである。これは、コンパレータ７２及び７３も同様である。

次に、図１１を用いて、比較用のコンパレータ回路９０（図８参照）における、入力端子Ｖｉｎと、基準電圧ＶＲ１、ＶＲ２、及びＶＲ３との大小関係と、エンコード部８０の出力Ｄ０、Ｄ１との関係について説明する。

図１１は、比較用のコンパレータ回路９０の出力を示す図である。

Ｖｉｎ＜ＶＲ１＜ＶＲ２＜ＶＲ３の場合には、クロックＣＫの立ち上がりに伴って行われる比較動作により、エンコード部８０の出力Ｄ０、Ｄ１は、それぞれ、Ｌ、Ｌとなる。また、ＶＲ１＜Ｖｉｎ＜ＶＲ２＜ＶＲ３の場合には、クロックＣＫの立ち上がりに伴って行われる比較動作により、エンコード部８０の出力Ｄ０、Ｄ１は、それぞれ、Ｈ、Ｌとなる。

また、ＶＲ１＜ＶＲ２＜Ｖｉｎ＜ＶＲ３の場合には、クロックＣＫの立ち上がりに伴って行われる比較動作により、エンコード部８０の出力Ｄ０、Ｄ１は、それぞれ、Ｌ、Ｈとなる。また、ＶＲ１＜ＶＲ２＜ＶＲ３＜Ｖｉｎの場合には、クロックＣＫの立ち上がりに伴って行われる比較動作により、エンコード部８０の出力Ｄ０、Ｄ１は、それぞれ、Ｈ、Ｈとなる。

このように、エンコード部８０の２ビットの出力Ｄ０、Ｄ１は、入力端子Ｖｉｎと、基準電圧ＶＲ１、ＶＲ２、及びＶＲ３との大小関係との関係を表す。

以上のように、比較用のコンパレータ回路９０によれば、実施の形態１のコンパレータ回路１０００（図６参照）と同様に、入力電圧Ｖｉｎと、３つの基準電圧ＶＲ１、ＶＲ２、及びＶＲ３との比較結果を表す２ビットの出力が得られる。

しかしながら、入力電圧Ｖｉｎと、３つの基準電圧ＶＲ１、ＶＲ２、及びＶＲ３とを比較するために、比較用のコンパレータ回路９０は、図８に示すように、３つのコンパレータ７１、７２、及び７３を有する。

３つのコンパレータ７１、７２、及び７３は、それぞれ、図９に示す回路構成を有するため、それぞれ、入力電圧Ｖｉｎと、基準電圧ＶＲ１、ＶＲ２、及びＶＲ３とを比較するために、２つの電流経路を使うことになり、トータルで６つの電流経路を使うことになる。

これに対して、実施の形態１のコンパレータ１００は、第１段階でインバータ１１及び１２をそれぞれ含む２つの電流経路に貫通電流が流れ、第２段階でインバータ２１及び２２をそれぞれ含む２つの電流経路に貫通電流が流れる。

このため、実施の形態１によれば、貫通電流の電流量を低減することができ、この結果、消費電力を低減したコンパレータ１００を提供することができる。

ここで、実施の形態１のコンパレータ１００に含まれるコンパレータ部１０及び２０をそれぞれＮＭＯＳ差動型ダイナミックコンパレータとして捉えれば、実施の形態１のコンパレータの動作電流は、２つのＮＭＯＳ差動型ダイナミックコンパレータの動作電流で足りることになる。

これは、コンパレータ部２０が、入力電圧Ｖｉｎと基準電圧ＶＲ１との比較、又は、入力電圧Ｖｉｎと基準電圧ＶＲ３との比較を排他的に行うように構築したことで達成できたことである。

比較用のコンパレータ部７０は、入力電圧Ｖｉｎと、３つの基準電圧ＶＲ１、ＶＲ２、及びＶＲ３（ＶＲ１＜ＶＲ２＜ＶＲ３）とを比較する際に、Ｖｉｎ＜ＶＲ２である場合でも、入力電圧Ｖｉｎと基準電圧ＶＲ３との比較を行う。また、ＶＲ２＜Ｖｉｎである場合でも、入力電圧Ｖｉｎと基準電圧ＶＲ１との比較を行う。

このため、比較用のコンパレータ部７０は、常に３つのコンパレータ７１、７２、及び７３を動作させることになり、このことが消費電力の増大に繋がっていた。３つのコンパレータ７１、７２、及び７３のうちの１つの動作は、比較結果には関係しないものであり、比較用のコンパレータ部７０は、冗長な素子と動作を含んでいる。

これに対して、実施の形態１のコンパレータ１００による入力電圧Ｖｉｎと、３つの基準電圧ＶＲ１、ＶＲ２、及びＶＲ３との比較動作は、２つのコンパレータ部１０及び２０を動作させるだけで済むため、比較用のコンパレータ部７０に比べて、消費電力を低減することができる。

また、比較用のコンパレータ回路部７０は、３つのＮＡＮＤ型ラッチ回路７４、７５、７６を有する。

これに対して、実施の形態１のコンパレータ回路部５００（図６参照）は、２つのＮＡＮＤ型ラッチ回路３０及び４０で足りる。これは、コンパレータ１００が、入力電圧Ｖｉｎと３つの基準電圧ＶＲ１、ＶＲ２、及びＶＲ３との比較を、２つのコンパレータ部１０及び２０で行い、比較結果を出力端子ＸＤ０、ＸＤ１、ＸＤ２、及びＸＤ３で出力できるからである。

出力端子ＸＤ０、ＸＤ１、ＸＤ２、及びＸＤ３は、出力端子ＸＤ１とＸＤ２とで、第１段階の比較結果（ＶｉｎとＶＲ２の比較結果）を表す出力を差動形式で出力する。また、出力端子ＸＤ０とＸＤ３とで、第２段階の比較結果（Ｖｉｎと、ＶＲ１又はＶＲ３のいずれか一方との比較結果）を表す出力を差動形式で出力する。

従って、実施の形態１のコンパレータ回路部５００は、比較用のコンパレータ回路部７０に比べて、ＮＡＮＤ型ラッチ回路の数を低減することにより、消費電力を低減することができる。

ここで、ＮＡＮＤ型ラッチ回路３０、４０、７４、７５、及び７６に、それぞれ、８つのトランジスタが含まれることとして、実施の形態１のコンパレータ回路部５００と、比較用のコンパレータ回路部７０とに含まれるトランジスタの数を比較する。

実施の形態１のコンパレータ回路部５００に含まれるトランジスタの数は、４３個である。これは、インバータＩＮＶ１、ＩＮＶ２にそれぞれ２つのトランジスタが含まれ、コンパレータ１００（図１参照）が２７個のトランジスタを含むものとして求めた数である。

これに対して、比較用のコンパレータ回路部７０は、コンパレータ７１、７２、及び７３がそれぞれ９個のトランジスタを含むため（図９参照）、５１個のトランジスタを含むことになる。

従って、実施の形態１のコンパレータ回路部５００は、比較用のコンパレータ回路部７０に対して、トランジスタの数を約１５％削減することができる。

このため、実施の形態１のコンパレータ回路部５００は、比較用のコンパレータ回路部７０に対して、消費電力を削減することができるとともに、集積回路の面積を削減することができるため、コストダウンを図ることができる。

なお、以上では、実施の形態１のコンパレータ１００が所謂ＮＭＯＳ差動型ダイナミックコンパレータとしてのコンパレータ部１０及び２０を含む形態について説明した。しかしながら、コンパレータ部１０及び２０は、図１２に示すように、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）差動型ダイナミックコンパレータを用いてもよい。

図１２は、実施の形態１の変形例のコンパレータ１００Ａの回路構成を示す図である。

コンパレータ１００Ａは、入力端子Ｖｉｎ、基準端子ＶＲ１、ＶＲ２、及びＶＲ３、出力端子ＸＤ０、ＸＤ１、ＸＤ２、及びＸＤ３、クロック入力端子ＣＫ、及び電力端子ＡＶＤを含む。

コンパレータ１００Ａは、さらに、リセットスイッチＭＮＲ０、ＭＮＲ１、ＭＮＲ２、及びＭＮＲ３、及びスイッチＭＰ０を含む。

コンパレータ１００Ａは、さらに、正帰還接続される一対のインバータ１１Ａ及び１２Ａ、差動対回路１３Ａ、及びインバータＩＮＶ１及びＩＮＶ２を含む。インバータ１１Ａは、トランジスタＭＰＩ１及びＭＮＩ１を有し、インバータ１２Ａは、トランジスタＭＰＩ２及びＭＮＩ２を有する。また、差動対回路１３Ａは、トランジスタＭＰＣ２及びＭＰＲ２を含む。

ここで、インバータ１１Ａ及び１２Ａ、差動対回路１３Ａ、インバータＩＮＶ１及びＩＮＶ２、スイッチＭＰ０、及びリセットスイッチＭＮＲ１及びＭＮＲ２は、コンパレータ部１０Ａを構築する。コンパレータ部１０Ａは、第１比較器の一例である。

コンパレータ１００Ａは、さらに、正帰還接続される一対のインバータ２１Ａ及び２２Ａ、スイッチＭＰ０１、ＭＰ１１、ＭＰ０３、及びＭＰ１３、及び差動対回路２３Ａ及び２４Ａを含む。

インバータ２１Ａは、トランジスタＭＰＩ０及びＭＮＩ０を有する。インバータ２２Ａは、トランジスタＭＰＩ３及びＭＮＩ３を有する。差動対回路２３Ａは、トランジスタＭＰＲ１及びＭＰＣ１を有する。差動対回路２４Ａは、トランジスタＭＰＲ３及びＭＰＣ３を有する。

ここで、インバータ２１Ａ及び２２Ａ、スイッチＭＰ０１、ＭＰ１１、ＭＰ０３、及びＭＰ１３、差動対回路２３Ａ及び２４Ａ、及びリセットスイッチＭＮＲ０及びＭＮＲ３は、コンパレータ部２０Ａを構築する。コンパレータ部２０Ａは、第２比較器の一例である。

図１２に示すコンパレータ１００Ａは、図１に示すコンパレータ１００に対して、リセットスイッチＭＮＲ０、ＭＮＲ１、ＭＮＲ２、及びＭＮＲ３、スイッチＭＰ０、差動対回路１３Ａ、スイッチＭＰ０１、ＭＰ１１、ＭＰ０３、及びＭＰ１３、差動対回路２３Ａ及び２４Ａのトランジスタのチャネル型を変更したものである。

すなわち、リセットスイッチＭＮＲ０、ＭＮＲ１、ＭＮＲ２、及びＭＮＲ３は、図１に示すコンパレータ１００においてＰチャンネル型であるものをＮチャンネル型に変更してある。

また、スイッチＭＰ０、差動対回路１３Ａ、スイッチＭＰ０１、ＭＰ１１、ＭＰ０３、及びＭＰ１３、差動対回路２３Ａ及び２４Ａは、図１に示すコンパレータ１００においてＮチャンネル型であるものをＰチャンネル型に変更してある。

このようにトランジスタのチャネル型を反転させたことにより、図１２に示すコンパレータ１００Ａにおける各構成要素の接続関係は、図１に示すコンパレータ１００における各対応する構成要素の接続関係を、電力端子ＡＶＤとＧＮＤとの間で反転させたような関係になっている。

また、トランジスタのチャネル型を反転させたことにより、クロックＣＫがＨレベルのときにリセットスイッチＭＮＲ０、ＭＮＲ１、ＭＮＲ２、及びＭＮＲ３によるリセット動作が行われ、クロックＣＫがＬレベルに立ち下がるときに、比較動作が開始される。

ここで、コンパレータ１００Ａの動作の詳細は、図１に示すコンパレータ１００の動作と同様であるため省略するが、図７に対応する内部ノード論理は、図１３に示す通りである。

図１３は、実施の形態１の変形例のコンパレータ１００Ａの内部ノード論理ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３を示す図である。

図１３に示すように、クロックＣＫがＨレベルになってリセット動作が行われると、出力端子ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３の出力レベルはすべてＬレベルになる。

また、比較動作が行われた結果は、図７に示すコンパレータ１００と同様の結果になる。

従って、図１２に示すコンパレータ１００Ａにおいても、図１に示すコンパレータ１００と同様に、貫通電流を低減することができ、これにより、消費電力の低減を実現することができる。

＜実施の形態２＞
図１４は、実施の形態２のコンパレータ回路２０００を示す図である。

実施の形態２のコンパレータ回路２０００は、実施の形態１のコンパレータ回路１０００（図６参照）に、ＥＯＣ（End Of Conversion）生成部２１０を追加したものである。その他の構成は、実施の形態１のコンパレータ回路１０００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。

ＥＯＣ生成部２１０は、コンパレータ１００における比較動作の終了を示すＥＯＣ信号を生成する。

ＥＯＣ生成部２１０は、ＮＡＮＤ回路２１１と出力端子２１２を含む。ＮＡＮＤ回路２１１の一対の入力端子は、コンパレータ１００の出力端子ＸＤ０とＸＤ３に接続されている。

コンパレータ１００は、出力端子ＸＤ０及びＸＤ３の出力が確定する段階では、既に出力端子ＸＤ１とＸＤ２の出力が確定している。

これは、出力端子ＸＤ１とＸＤ２は、コンパレータ部１０における第１段階の比較動作（入力電圧Ｖｉｎと比較電圧ＶＲ２との比較動作）の結果を出力し、出力端子ＸＤ０及びＸＤ３は、コンパレータ部２０における第２段階の比較動作（入力電圧Ｖｉｎと比較電圧ＶＲ１又はＶＲ３との比較動作）の結果を出力するからである。

このため、ＥＯＣ生成部２１０で比較動作の終了を表すＥＯＣ信号を生成するには、出力端子ＸＤ０及びＸＤ３の出力だけを用いればよいことになる。

ＥＯＣ生成部２１０の出力端子２１２から出力されるＥＯＣ信号は、Ｈレベルになる。これは、コンパレータ１００がリセットされて出力端子ＸＤ０及びＸＤ３の出力レベルがともにＨレベルの状態から、比較動作が終了すると出力端子ＸＤ０及びＸＤ３の出力レベルのいずれか一方がＬレベルに変わるからである（図７参照）。

従って、実施の形態２によれば、１つのＮＡＮＤ回路２１１を含むＥＯＣ生成部２１０を追加するだけで、ＥＯＣ信号を得ることができる。ＥＯＣ生成部２１０は１つのＮＡＮＤ回路２１１で構築されるので、４つのトランジスタを用いるだけでＥＯＣ信号を生成することができ、消費電力の低減を実現することができる。

ここで、図１５を用いて、比較用のコンパレータ回路９０Ａについて説明する。

図１５は、比較用のコンパレータ回路９０Ａを示す図である。比較用のコンパレータ回路９０Ａは、図８に示す比較用のコンパレータ回路９０に、ＥＯＣ生成部９１を追加したものである。

ＥＯＣ生成部９１は、３つのＮＡＮＤ回路９２、９３、及び９４、ＡＮＤ回路９５、及び出力端子９６を含む。

ＮＡＮＤ回路９２の一対の入力端子は、それぞれ、コンパレータ７１の一対の出力端子に接続されている。ＮＡＮＤ回路９２の出力端子は、ＡＮＤ回路９５の３つの入力端子のうちの１つに接続されている。

ＮＡＮＤ回路９３の一対の入力端子は、それぞれ、コンパレータ７２の一対の出力端子に接続されている。ＮＡＮＤ回路９３の出力端子は、ＡＮＤ回路９５の３つの入力端子のうちの１つに接続されている。

ＮＡＮＤ回路９４の一対の入力端子は、それぞれ、コンパレータ７３の一対の出力端子に接続されている。ＮＡＮＤ回路９４の出力端子は、ＡＮＤ回路９５の３つの入力端子のうちの１つに接続されている。

ＡＮＤ回路９５の３つの入力端子は、ＮＡＮＤ回路９２、９３、９４の出力端子に接続されており、出力端子は出力端子９６に接続されている。

出力端子９６は、ＥＯＣ信号を生成する。

比較用のコンパレータ回路９０Ａでは、コンパレータ回路部７０のコンパレータ７１、７２、及び７３における比較動作が並列的に行われるため、コンパレータ７１、７２、及び７３の各々の一対の出力は、すべての比較動作が確定するまで決まらない。

このため、図８に示す比較用のコンパレータ回路９０においてＥＯＣ信号を得るためには、図１５に示すように、３つのＮＡＮＤ回路９２、９３、及び９４と、ＡＮＤ回路９５を含むＥＯＣ生成部９１を追加することになる。

ＥＯＣ生成部９１は、３つのＮＡＮＤ回路９２、９３、及び９４と、３入力のＡＮＤ回路９５とを含む。

３つのＮＡＮＤ回路９２、９３、及び９４は、コンパレータ７１、７２、及び７３の各々における比較動作の完了を検知するための回路である。また、ダイナミックコンパレータは差動対の電位差が小さいほど、比較動作が完了するまでの時間が長くかかるため、入力電圧によってどのコンパレータ（７１、７２、７３）が最後に変換を終えるか分からないため、３入力のＡＮＤ回路９５は、ＮＡＮＤ回路９２、９３、及び９４の出力が全てＨレベルになったことを検出して、ＨレベルのＥＯＣ信号を出力する。

ここで、ＮＡＮＤ回路２１１、９２、９３、及び９４がそれぞれ４つのトランジスタを含み、３入力のＡＮＤ回路９５が６つのトランジスタを含むものとして計算する。

この結果、図１４に示すコンパレータ回路２０００のＥＯＣ生成部２１０は、図１５に示すコンパレータ回路９０ＡのＥＯＣ生成部９１に比べて、トランジスタの数が１４個少ないことになる。

従って、実施の形態２によれば、ＥＯＣ信号を生成する場合には、さらに消費電力の低減を実現することができる。

＜実施の形態３＞
実施の形態３のコンパレータ３００は、実施の形態１のコンパレータ１００（図１参照）に、ＤＴＣＫ（Delay Time ClocK）端子を追加したものである。その他の構成は、実施の形態１のコンパレータ１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。

図１６は、実施の形態３のコンパレータ３００を示す図である。

実施の形態３のコンパレータ３００は、実施の形態１のコンパレータ１００（図１参照）のインバータＩＮＶ１及びＩＮＶ２の代わりに、それぞれ、否定論理和回路ＮＯＲ１及びＮＯＲ２を用いるとともに、ＤＴＣＫ端子を追加したものである。

否定論理和回路ＮＯＲ１の一方（図中上側）の入力端子には、ＤＴＣＫ端子が接続され、他方（図中下側）の入力端子には、インバータ１１の入力端子、インバータ１２の出力端子、及び出力端子ＸＤ２が接続される。否定論理和回路ＮＯＲ１の出力端子は、スイッチＭＮ０１及びＭＮ１１のゲート（ノードＢＴＤ１）に接続される。否定論理和回路ＮＯＲ１は、第１ＮＯＲ回路の一例である。

否定論理和回路ＮＯＲ２の一方（図中上側）の入力端子には、インバータ１１の出力端子、インバータ１２の入力端子、及び出力端子ＸＤ１が接続され、他方（図中下側）の入力端子には、ＤＴＣＫ端子が接続される。否定論理和回路ＮＯＲ２の出力端子は、スイッチＭＮ０３及びＭＮ１３のゲート（ノードＢＴＤ２）に接続される。否定論理和回路ＮＯＲ２は、第２ＮＯＲ回路の一例である。

ＤＴＣＫ端子には、コンパレータ部１０による第１段階の比較動作が終了した後に、コンパレータ部２０による第２段階の比較動作を開始する際に、クロックの立ち下がりを入力する。

この結果、対応する否定論理和回路ＮＯＲ１又はＮＯＲ２の出力がＨレベルになり、対応するノードＢＴＤ１又はＢＴＤ２がＨレベルになることにより、コンパレータ部２０における第２段階の比較動作（入力電圧Ｖｉｎと比較電圧ＶＲ１またはＶＲ３との比較動作）が開始される。

すなわち、実施の形態３では、ＤＴＣＫ端子にクロックの立ち下がりを入力することにより、コンパレータ部２０による第２段階の比較動作を開始させることができる。

例えば、コンパレータ３００を含むコンパレータ回路が実装されるパッケージ部品の配線等の抵抗成分Ｒ、キャパシタ成分Ｃ、又はインダクタンス成分Ｌ等により、電力端子ＡＶＤから入力される電源電位、又は、ＧＮＤ電位にノイズによる電圧変動が生じる（リンギングが起こる）場合がありうる。また、コンパレータ１００の内部での比較動作に伴って、キックバック電圧が生じることにより、入力電圧Ｖｉｎが変動する場合がありうる。

実施の形態３のコンパレータ３００は、例えば、ＳＡＲ（Successive AppRoximation）ＡＤＣ（Analog to Digital Converter）、パイプラインＡＤＣ、又はFlash型ＡＤＣ等に用いることができるため、前述のパッケージ部品としては、例えば、これらのＡＤＣに含まれるコンパレータ等のパッケージ回路が挙げられる。

実施の形態３のコンパレータ３００は、このような電圧変動が生じる可能性があり、第１段階の比較動作の終了後に電圧変動の収束に比較的長い時間がかかる場合に、第２段階の動作を開始させるまでの時間を遅らせたい場合に有効的である。

このため、ＤＴＣＫ端子に入力するクロックＤＴＣＫは、クロック入力端子ＣＫに対して所定の遅延時間だけ遅延したクロックであればよい。

この遅延時間は、クロックＤＴＣＫの立ち下がりを、クロックＣＫの立ち上がりに対して、コンパレータ１００の内部での比較動作に伴うキックバック電圧による入力電圧Ｖｉｎの変動が収束するのに必要な時間だけ遅延させる時間であればよい。なお、この遅延時間は、クロックＣＫの１周期未満の時間であり、クロックＤＴＣＫの生成は、例えば、デジタルディレイライン等を用いて、クロックＣＫを遅延させることによって行えばよい。

ここで、図１７を用いて、実施の形態３のコンパレータ３００の動作について説明する。図１７に示す動作は、実施の形態１のコンパレータ１００の図２に示す動作（Ｖｉｎ＜ＶＲ１＜ＶＲ２＜ＶＲ３が成立する場合の動作）に対応する動作である。

図１７は、実施の形態３のコンパレータ３００の動作を示すタイミングチャートである。図１７には、クロック入力端子ＣＫ、出力端子ＸＤ１、ＸＤ２、ＤＴＣＫ端子、ノードＢＴＤ１、ＢＴＤ２、出力端子ＸＤ３、ＸＤ０の電圧レベル（Ｈ(High)又はＬ(Low)）を示す。

また、以下では、クロック入力端子ＣＫに入力されるクロックをクロックＣＫと称し、出力端子ＸＤ１、ＸＤ２、ＸＤ３、ＸＤ０の電圧を出力電圧ＸＤ１、ＸＤ２、ＸＤ３、ＸＤ０と称し、電力端子ＡＶＤに入力される電圧を電源電圧ＡＶＤと称す。また、ＤＴＣＫ端子に入力されるクロックをクロックＤＴＣＫと称す。

なお、以下で説明する時刻ｔ１、ｔ２、ｔ３、ｔ４は、図２乃至５に示す時刻ｔ１、ｔ２、ｔ３、ｔ４とは異なる。

まず、クロックＣＫがＬレベルになることにより、リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３がオンにされるとともに、スイッチＭＮ０がオフにされる。

リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３がオンにされると、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３は、電源電圧ＡＶＤによってプルアップされてＨレベルになる（図２の時刻ｔ０参照）。これにより、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３はリセットされ、すべてＨレベルになる。

次に、時刻ｔ１でクロックＣＫが立ち上がると、リセットスイッチＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３はオフにされ、スイッチＭＮ０がオンにされる。

これにより、電力端子ＡＶＤからインバータ１１、トランジスタＭＮＣ２、及びスイッチＭＮ０を経る電流経路と、電力端子ＡＶＤからインバータ１２、トランジスタＭＮＲ２、及びスイッチＭＮ０を経る電流経路とに貫通電流が流れる。

２つの電流経路に貫通電流が流れることにより、出力電圧ＸＤ１とＸＤ２がプルダウンされ、入力電圧Ｖｉｎと基準電圧ＶＲ２の比較が行われる。

ここでは、入力電圧Ｖｉｎが基準電圧ＶＲ２よりも低い（Ｖｉｎ＜ＶＲ２）ので、トランジスタＭＮＲ２のゲート・ソース間電圧（ＶＧＳ）の方が、トランジスタＭＮＣ２のゲート・ソース間電圧（ＶＧＳ）よりも大きくなる。

このため、トランジスタＭＮＲ２のオン抵抗がトランジスタＭＮＣ２のオン抵抗よりも低くなり、出力電圧ＸＤ２の方が、出力電圧ＸＤ１よりも早く低下する。

そして、インバータ１１及び１２の正帰還がかかることにより、時刻ｔ２で出力電圧ＸＤ２はＬレベルに変化し、出力電圧ＸＤ１はＨレベルに保持される。なお、時刻ｔ２の直前で出力電圧ＨＤ１が少し低下するのは、両方の電流経路に貫通電流が流れる影響によって生じる現象である。

また、入力電圧Ｖｉｎと基準電圧ＶＲ２の比較が終了すると、トランジスタＭＮＩ１とＭＰＩ２がオフするため、貫通電流は流れなくなる。これにより第１段階の比較動作が終了する。

ここで、時刻ｔ２で出力電圧ＸＤ２がＬレベルになることで、否定論理和回路ＮＯＲ１の他方（図中下側）の入力端子にＬレベルの信号が入力されるが、時刻ｔ２ではクロックＤＴＣＫはＨレベルであるので、否定論理和回路ＮＯＲ１の出力はＬレベルである。

次に時刻ｔ３でクロックＤＴＣＫが立ち下がり始めると、時刻ｔ４でノードＢＴＤ１のレベルが立ち上がり始め、時刻ｔ５でノードＢＴＤ１がＨレベルになり、スイッチＭＮ０１及びＭＮ１１がオンになる。これにより、差動対回路２３のトランジスタＭＮＣ１とＭＮＲ１により、入力電圧Ｖｉｎと基準電圧ＶＲ１との比較が行われる。

また、このとき、出力電圧ＸＤ１がＨレベルに保持されることで、ノードＢＤＴ２はＬレベルになり、スイッチＭＮ０３とＭＮ１３はオフになるため、差動対回路２４は動作せず、入力電圧Ｖｉｎと基準電圧ＶＲ３との比較は行われない。

ここでは、入力電圧Ｖｉｎよりも基準電圧ＶＲ１が大きい（Ｖｉｎ＜ＶＲ１）ため、トランジスタＭＮＲ１のゲート・ソース間電圧（ＶＧＳ）の方が、トランジスタＭＮＣ１のゲート・ソース間電圧（ＶＧＳ）よりも大きくなる。

このため、トランジスタＭＮＲ１のオン抵抗がトランジスタＭＮＣ１のオン抵抗よりも低くなり、出力電圧ＸＤ０の方が、出力電圧ＸＤ３よりも早く低下する。

そして、インバータ２１及び２２の正帰還がかかることにより、時刻ｔ６で出力電圧ＸＤ０はＬレベルに変化し、出力電圧ＸＤ３はＨレベルに保持される。

なお、入力電圧Ｖｉｎと基準電圧ＶＲ１の比較が終了すると、トランジスタＭＮＩ３とＭＰＩ０がオフするため、貫通電流は流れなくなる。

以上より、入力電圧Ｖｉｎと基準電圧ＶＲ１、ＶＲ２、ＶＲ３との比較が終了し、出力電圧ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３のレベルは、それぞれ、Ｌ、Ｈ、Ｌ、Ｈになる。

なお、図１７には、一例として、実施の形態１のコンパレータ１００の図２に示す動作（Ｖｉｎ＜ＶＲ１＜ＶＲ２＜ＶＲ３が成立する場合の動作）に対応する動作を示した。

しかしながら、ＶＲ１＜Ｖｉｎ＜ＶＲ２＜ＶＲ３が成立する場合の動作（図３参照）、ＶＲ１＜ＶＲ２＜Ｖｉｎ＜ＶＲ３が成立する場合の動作（図４参照）、ＶＲ１＜ＶＲ２＜ＶＲ３＜Ｖｉｎが成立する場合の動作（図５参照）についても同様に、第１段階の比較動作の終了後に、クロックＤＴＣＫの立ち下がることによって第２段階の比較動作が開始される。

従って、実施の形態３のコンパレータ３００によれば、貫通電流を低減することができ、これにより、消費電力の低減を実現することができる。

実施の形態３のコンパレータ３００は、上述のような電圧変動が生じる可能性があり、第１段階の比較動作の終了後に電圧変動の収束に比較的長い時間がかかる場合に、第２段階の動作を開始させるまでの時間を遅らせたい場合に有効的である。

なお、以上の実施の形態１乃至３では、コンパレータ（１００、３００）、コンパレータ回路部（５００）、及びコンパレータ回路（１０００、２０００）という文言を用いたが、これらの名称は説明の便宜上、区別を行うために用いている。従って、コンパレータ（１００、３００）、コンパレータ回路部（５００）、及びコンパレータ回路（１０００、２０００）は、すべてコンパレータとして取り扱うことができるものである。

以上、本発明の例示的な実施の形態のコンパレータについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
入力信号と第１信号を比較する第１比較器と、
前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記入力信号を前記第１信号の電圧値よりも小さい電圧値を有する第２信号と比較し、前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記入力信号を前記第１信号の電圧値よりも大きい電圧値を有する第３信号と比較する第２比較器と
を有する、コンパレータ。
（付記２）
前記第２比較器は、前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記入力信号を前記第２信号と比較する第１比較回路と、前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記入力信号を前記第３信号と比較する第２比較回路とを有する、付記１記載のコンパレータ。
（付記３）
前記第１比較器は、
前記入力信号と前記第１信号とに基づいてそれぞれ駆動される一対のトランジスタを有する第１差動対回路と、
前記第１差動対回路のそれぞれの出力端子に接続される一対の第１インバータと
を有し、前記一対の第１インバータは、前記入力信号と前記第１信号の比較結果に基づいて相補の出力信号を出力する、付記１又は２記載のコンパレータ。
（付記４）
前記第１比較回路は、
前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記一対の第１インバータのうちの一方の出力信号に基づいてオンにされ、前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記一対の第１インバータのうちの一方の出力信号に基づいてオフにされる一対の第１スイッチと、
前記一対の第１スイッチにそれぞれ接続され、前記入力信号と前記第２信号とに基づいてそれぞれ駆動される一対のトランジスタを有する第２差動対回路と
を有し、
前記第２比較回路は、
前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記一対の第１インバータのうちの他方の出力信号に基づいてオンにされ、前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記一対の第１インバータのうちの他方の出力信号に基づいてオフにされる一対の第２スイッチと、
前記一対の第２スイッチにそれぞれ接続され、前記入力信号と前記第３信号とに基づいてそれぞれ駆動される一対のトランジスタを有する第３差動対回路と
を有する、付記３記載のコンパレータ。
（付記５）
前記第２比較器は、前記第１比較回路と前記第２比較回路のそれぞれに接続される一対の第２インバータを有し、
前記第１比較器及び前記第２比較器の動作用のクロックに応じて駆動され、前記一対の第１インバータの一対の出力をそれぞれリセットする一対の第１リセットスイッチと、
前記クロックに応じて前記一対の第１リセットスイッチと同一位相で駆動され、前記一対の第２インバータの一対の出力をそれぞれリセットする一対の第２リセットスイッチと、
前記第１差動対回路の共通端子に接続され、前記クロックに応じて前記一対の第１リセットスイッチ及び前記一対の第２リセットスイッチと逆位相で駆動される第３スイッチと
を有する、付記４記載のコンパレータ。
（付記６）
前記一対の第１インバータの一対の出力をそれぞれ出力する一対の第１端子と、
前記一対の第２インバータの一対の出力をそれぞれ出力する一対の第２端子と
を有し、
前記一対の第１端子及び前記一対の第２端子の出力は、前記入力信号と、前記第１信号、前記第２信号、及び前記第３信号との比較結果を表す、付記５記載のコンパレータ。
（付記７）
前記一対の第１端子に一対の入力端子が接続される第１ＮＡＮＤ型ラッチ回路と、
前記一対の第２端子に一対の入力端子が接続される第２ＮＡＮＤ型ラッチ回路と
を有する、付記６記載のコンパレータ。
（付記８）
前記一対の第２端子に一対の入力端子が接続され、比較動作の終了を表すＥＯＣ信号を出力するＮＡＮＤ回路を有する、付記６又は７記載のコンパレータ。
（付記９）
前記第１比較器及び前記第２比較器の動作用のクロックを遅延させた遅延クロックが入力されるＤＴＣＫ端子と、
一方の入力端子が前記ＤＴＣＫ端子に接続され、他方の入力端子が前記一対の第１端子の一方に接続され、出力端子が前記一対の第１スイッチに接続される第１ＮＯＲ回路と、
一方の入力端子が前記ＤＴＣＫ端子に接続され、他方の入力端子が前記一対の第１端子の他方に接続され、出力端子が前記一対の第２スイッチに接続される第２ＮＯＲ回路と
を有する、付記４乃至８のいずれか一項記載のコンパレータ。

Ｖｉｎ 入力端子
ＶＲ１、ＶＲ２、ＶＲ３ 基準端子
ＸＤ０、ＸＤ１、ＸＤ２、ＸＤ３ 出力端子
ＣＫ クロック入力端子
ＡＶＤ 電力端子
ＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３ リセットスイッチ
ＭＮ０ スイッチ
１１、１２ インバータ
１３ 差動対回路
ＩＮＶ１、ＩＮＶ２ インバータ
２１、２２ インバータ
ＭＮ０１、ＭＮ１１、ＭＮ０３、ＭＮ１３ スイッチ
２３、２４ 差動対回路
ＢＤ０、ＢＤ３ ノード
ＢＴＤ１、ＢＴＤ２ ノード
１００、３００ コンパレータ
５００ コンパレータ回路部
１０００、２０００ コンパレータ回路
１０、２０ コンパレータ部
３０、４０ ＮＡＮＤ型ラッチ回路
５０ エンコード部
２１０ ＥＯＣ生成部

Claims (9)

1. 入力信号と第１信号を比較する第１比較器と、
   前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記入力信号を前記第１信号の電圧値よりも小さい電圧値を有する第２信号と比較し、前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記入力信号を前記第１信号の電圧値よりも大きい電圧値を有する第３信号と比較する第２比較器と
   を有する、コンパレータ。
2. 前記第２比較器は、前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記入力信号を前記第２信号と比較する第１比較回路と、前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記入力信号を前記第３信号と比較する第２比較回路とを有する、請求項１記載のコンパレータ。
3. 前記第１比較器は、
   前記入力信号と前記第１信号とに基づいてそれぞれ駆動される一対のトランジスタを有する第１差動対回路と、
   前記第１差動対回路のそれぞれの出力端子に接続される一対の第１インバータと
   を有し、前記一対の第１インバータは、前記入力信号と前記第１信号の比較結果に基づいて相補の出力信号を出力する、請求項１又は２記載のコンパレータ。
4. 前記第１比較回路は、
   前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記一対の第１インバータのうちの一方の出力信号に基づいてオンにされ、前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記一対の第１インバータのうちの一方の出力信号に基づいてオフにされる一対の第１スイッチと、
   前記一対の第１スイッチにそれぞれ接続され、前記入力信号と前記第２信号とに基づいてそれぞれ駆動される一対のトランジスタを有する第２差動対回路と
   を有し、
   前記第２比較回路は、
   前記入力信号の電圧値が前記第１信号の電圧値よりも大きい場合に、前記一対の第１インバータのうちの他方の出力信号に基づいてオンにされ、前記入力信号の電圧値が前記第１信号の電圧値よりも小さい場合に、前記一対の第１インバータのうちの他方の出力信号に基づいてオフにされる一対の第２スイッチと、
   前記一対の第２スイッチにそれぞれ接続され、前記入力信号と前記第３信号とに基づいてそれぞれ駆動される一対のトランジスタを有する第３差動対回路と
   を有する、請求項３記載のコンパレータ。
5. 前記第２比較器は、前記第１比較回路と前記第２比較回路のそれぞれに接続される一対の第２インバータを有し、
   前記第１比較器及び前記第２比較器の動作用のクロックに応じて駆動され、前記一対の第１インバータの一対の出力をそれぞれリセットする一対の第１リセットスイッチと、
   前記クロックに応じて前記一対の第１リセットスイッチと同一位相で駆動され、前記一対の第２インバータの一対の出力をそれぞれリセットする一対の第２リセットスイッチと、
   前記第１差動対回路の共通端子に接続され、前記クロックに応じて前記一対の第１リセットスイッチ及び前記一対の第２リセットスイッチと逆位相で駆動される第３スイッチと
   を有する、請求項４記載のコンパレータ。
6. 前記一対の第１インバータの一対の出力をそれぞれ出力する一対の第１端子と、
   前記一対の第２インバータの一対の出力をそれぞれ出力する一対の第２端子と
   を有し、
   前記一対の第１端子及び前記一対の第２端子の出力は、前記入力信号と、前記第１信号、前記第２信号、及び前記第３信号との比較結果を表す、請求項５記載のコンパレータ。
7. 前記一対の第１端子に一対の入力端子が接続される第１ＮＡＮＤ型ラッチ回路と、
   前記一対の第２端子に一対の入力端子が接続される第２ＮＡＮＤ型ラッチ回路と
   を有する、請求項６記載のコンパレータ。
8. 前記一対の第２端子に一対の入力端子が接続され、比較動作の終了を表すＥＯＣ信号を出力するＮＡＮＤ回路を有する、請求項６又は７記載のコンパレータ。
9. 前記第１比較器及び前記第２比較器の動作用のクロックを遅延させた遅延クロックが入力されるＤＴＣＫ端子と、
   一方の入力端子が前記ＤＴＣＫ端子に接続され、他方の入力端子が前記一対の第１端子の一方に接続され、出力端子が前記一対の第１スイッチに接続される第１ＮＯＲ回路と、
   一方の入力端子が前記ＤＴＣＫ端子に接続され、他方の入力端子が前記一対の第１端子の他方に接続され、出力端子が前記一対の第２スイッチに接続される第２ＮＯＲ回路と
   を有する、請求項４乃至８のいずれか一項記載のコンパレータ。

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