JP2004289329A - レベルシフト回路 - Google Patents
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Abstract
【課題】この発明は、素子の増加および遅延を減少させたノイズの影響のないレベルシフト回路を提供することを目的とする。
【解決手段】高電圧電源をソースに接続した二つのPchチャンネルMOSトランジスタ5,6を含み、低電圧電源動作回路の出力信号を第一のNchMOSトランジスタ3のゲートに接続し、第一のNchMOSトランジスタのドレインを第二のPchMOSトランジスタ6のゲートと第一のPchMOSトランジスタ5のドレインに接続し、低電圧電源動作回路への入力信号を第二のNchMOSトランジスタ40のゲートに接続し、前記第二のNchMOSトランジスタ40のドレインを第一のPchMOSトランジスタ5のゲートと第二のPchMOSトランジスタ6のドレインに接続したレベルシフト回路であって、前記第二のNchMOSトランジスタ40の閾値電圧を低電圧電源のトランジスタの閾値電圧と同等に設定したことを特徴とする。
【選択図】 図8
【解決手段】高電圧電源をソースに接続した二つのPchチャンネルMOSトランジスタ5,6を含み、低電圧電源動作回路の出力信号を第一のNchMOSトランジスタ3のゲートに接続し、第一のNchMOSトランジスタのドレインを第二のPchMOSトランジスタ6のゲートと第一のPchMOSトランジスタ5のドレインに接続し、低電圧電源動作回路への入力信号を第二のNchMOSトランジスタ40のゲートに接続し、前記第二のNchMOSトランジスタ40のドレインを第一のPchMOSトランジスタ5のゲートと第二のPchMOSトランジスタ6のドレインに接続したレベルシフト回路であって、前記第二のNchMOSトランジスタ40の閾値電圧を低電圧電源のトランジスタの閾値電圧と同等に設定したことを特徴とする。
【選択図】 図8
Description
【0001】
【発明の属する技術分野】
この発明は、回路の電源電圧に対し、高い電圧レベルでインターフェースを行う為に、回路の電源電圧およびそれより高い電源電圧を使用した多電源の回路におけるレベルシフト回路に関する。
【0002】
【従来の技術】
一般的に、内部回路の電圧より高い電圧を外部に出力する為には、内部回路と外部出力との間にレベルシフト回路を設ける。また、内部で電源電圧が異なる場合も同様であり、電源電圧が異なる回路間にレベルシフト回路が設けられる。このようなレベルシフト回路は、例えば、特許文献1に記載されている。
【0003】
ここで使用するレベルシフト回路について説明する。図1は、従来のレベルシフタ回路を示す回路図であり、入力INから低電圧電源動作インバータ2に信号が与えられる。低電圧電源インバータ2は、Nチャンネル(以下Nchという)MOSトランジスタ21、とPチャンネル(以下Pchという)MOSトランジスタ22で構成され、このインバータ2の出力INBが高電圧電源のNchMOSトランジスタ3のゲートに与えられる。NchMOSトランジスタ3のドレインはPchMOSトランジスタ5のドレインに接続され、PchMOSトランジスタ5のソースは高電圧電源に接続される。NchMOSトランジスタ3のソースは接地(GND)される。一方、NchMOSトランジスタ4のドレインはPchMOSトランジスタ6のドレインに接続され、PchMOSトランジスタ6のソースは高電圧電源に接続される。NchMOSトランジスタ4のソースは接地(GND)される。
【0004】
NchMOSトランジスタ3のドレインとPchMOSトランジスタ5のドレインとが接続されたノードは出力OUTとなり、また、このノードとPchMOSトランジスタ6のゲートが接続される。一方、NchMOSトランジスタ4のドレインとPchMOSトランジスタ6のドレインが接続されたノードは出力OUTBとなり、また、このノードとPchMOSトランジスタ5のゲートが接続される。
【0005】
以上のように構成されたレベルシフタ回路について、以下その動作について説明する。
【0006】
低電圧電源動作回路からの入力信号端子INより高レベルから低レベルに変化する信号が入力したとき、低電圧電源動作インバータ2の出力信号は低レベルから高レベルへと変化する。そのとき、NchMOSトランジスタ4は、徐々にオン抵抗が上昇し、NchMOSトランジスタ4のソース・ドレイン間の電圧が上昇する。ほぼ同時に、低電圧電源動作インバータ2からの出力信号は低レベルから高レベルに変化し、NchMOSトランジスタ3が導通して徐々にオン抵抗が低くなり、NchMOSトランジスタ3のソース・ドレイン間電圧が低下する。
【0007】
以上のようなNchMOSトランジスタ3,4の動作により、PchMOSトランジスタ6のゲート電圧が低下し、PchMOSトランジスタ6のドレイン電圧が上昇する。これによりPchMOSトランジスタ5のゲート電圧が上昇し、最終的に低電圧電源動作回路からの入力信号端子INの信号が低レベルになると、NchMOSトランジスタ3が完全に導通し、OUTの電圧は0Vとなる。NchMOSトランジスタ4が完全に非導通状態となって、OUTBの電圧が高電圧電源と等しくなる。そのとき、PchMOSトランジスタ5が非導通となり、PchMOSトランジスタ6が導通する。
【0008】
一方、低電圧電源動作回路からの入力信号端子INより、低レベルから高レベルに変化する信号が入力したとき、低電圧電源動作インバータ2の出力信号は高レベルから低レベルへと変化する。そのとき、NchMOSトランジスタ4は導通し、徐々にオン抵抗が低下することで、NchMOSトランジスタ4のソース・ドレイン間の電圧が低下する。ほぼ同時に低電圧電源動作インバータ2からの出力信号が高レベルから低レベルに変化し、NchMOSトランジスタ3は徐々にオン抵抗が上昇して、NchMOSトランジスタ3のソース・ドレイン間電圧が上昇する。
【0009】
以上のようなNchMOSトランジスタ3,4の動作により、PchMOSトランジスタ5のゲート電圧が低下して、PchMOSトランジスタ5のドレイン電圧が上昇する。これによりPchMOSトランジスタ6のゲート電圧が上昇する。最終的に低電圧電源動作回路からの入力信号端子INの信号が高レベルになると、NchMOSトランジスタ3が完全に非導通となって、OUTの電圧が高電圧電源と等しくなる。また、NchMOSトランジスタ4が完全に導通し、OUTBの電圧が0Vになる。そのとき、PchMOSトランジスタ5は導通し、PchMOSトランジスタ6は非導通である。
【0010】
図2は、上記した図1のレベルシフト回路の貫通電流を少なくするすることを目的としたレベルシフト回路であり、高電圧電源側にPchMOSトランジスタ7,8を設けたものである。その他の構成は図1に示すものと同じであり、同じ構成部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。このPchMOSトランジスタ7,8により、貫通電流を抑制する。尚、基本動作自体は、図1に示すレベルシフト回路と同じである。
【0011】
上記した図1及び図2のレベルシフト回路において、低電圧電源側に接続されるNchMOSトランジスタ21、PchMOSトランジスタ22に対し、高電圧電源側に接続されるNchMOSトランジスタ3,4、PchMOSトランジスタ5,6は高耐圧を目的としたトランジスタが使用され、低電圧電源用のトランジスタに比べその閾値(Vth)は高いものが用いられている。
【0012】
図1に示すレベルシフト回路の場合、その動作は図3に示すようになる。INへの入力Hレベル信号は通常、NchMOSトランジスタ4の高いVthより高く、NchMOSトランジスタ4は問題なくオン(ON)することにより、OUT,OUTBより信号が出力される。
【0013】
ただし、ノイズなどの影響により、INへの入力Hレベル信号が、図4示すように、NchMOSトランジスタ4のVthより低くなった場合、NchMOSトランジスタ4がオン(ON)しないため、正常に動作しない。
【0014】
これらの問題を解決したレベルシフト回路を図5に示す。図5に示すように、図1に示す入力INとインバータ2との間に、NchMOSトランジスタ72とPchMOSトランジスタ71からなる低電圧電源動作インバータ7を設けたものである。尚、その他の構成は図1に示すものと同じであり、同じ構成部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。
【0015】
図5に示すレベルシフト回路の場合、その動作は図6に示すようになる。INへの入力信号はVthの低い低電圧電源用のトランジスタ72への入力のみとなるため、ノイズなどの影響による誤動作を防止できる。
【0016】
図7に、図5に示すレベルシフト回路を、チップ外部とインターフェースを行う出力セルに用いた場合を示す。高電圧電源の出力に出力セル8が接続されている。出力セル8は、例えば、ナンド81、ノア82、NchMOSトランジスタ84,PchMOSトランジスタ83で構成されている。
【0017】
この図7に示す場合、出力セルの低電圧電源と出力セルに信号を供給するロジックの低電圧電源は別々に供給されることが多い為、出力回路への入力信号のHレベルの低下が起こりやすい。
【0018】
【特許文献1】
特許第3070373号(図2)
【0019】
【発明が解決しようとする課題】
図5に示す回路ではINからOUTBまでの経路が3段となり、これまでの図1に示す回路の1段に比べ、素子遅延が増加する。また、図5のPChMOSトランジスタ71,NchMOSトランジスタ72の2つの素子の増加となる。
【0020】
この発明は、上記した従来の問題点に鑑みなされたものにして、素子の増加および遅延を減少させたノイズの影響のないレベルシフト回路を提供することを目的とする。
【0021】
【課題を解決するための手段】
この発明は、高電圧電源をソースに接続した二つのPchMOSトランジスタを含み、低電圧電源動作回路の出力信号を第一のNchMOSトランジスタのゲートに接続し、前記第一のNchMOSトランジスタのドレインを第二のPchMOSトランジスタのゲートと第一のPchMOSトランジスタのドレインに接続し、低電圧電源動作回路への入力信号を第二のNchMOSトランジスタのゲートに接続し、前記第二のNchMOSトランジスタのドレインを第一のPchMOSトランジスタのゲートと第二のPchMOSトランジスタのドレインに接続したレベルシフト回路であって、前記第二のNchMOSトランジスタの閾値電圧を低電圧電源のトランジスタの閾値電圧と同等に設定したことを特徴とする。
【0022】
上記した構成によれば、低電圧から高電圧へレベルシフトする回路において、入力信号のHレベルが高電圧用トランジスタのVthより低くなっても、誤動作しない回路構成を素子数、素子遅延を減少して実現できる。
【0023】
更に、前記第一のNチャンネルMOSトランジスタと第一のPチャンネルMOSトランジスタとの間、第二のNチャンネルMOSトランジスタと第二のPチャンネルMOSトランジスタとの間、にそれぞれ貫通電流抑止用Pチャンネルトランジスタを設けるように構成すると良い。
【0024】
また、前記第二のNchMOSトランジスタをゲートを低電圧電源を接続した高電圧電源用NchMOSトランジスタと、低電圧電源用NchMOSトランジスタとで構成することができる。
【0025】
上記した構成によれば、製造工程の増加をせずに、高電圧用トランジスタのVthを減少させることができる。
【0026】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて説明する。図8は、この発明の第1の実施形態のレベルシフト回路を示す回路図である。尚、図1と同じ構成部分については、同じ符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【0027】
この発明は、低電圧電源側に与えられる入力信号が与えられる高電圧電源側のNchMOSトランジスタ40を低電圧電源側のNchMOSトランジスタと同等の閾値(Vth)を有するNchMOSトランジスタに構成したものである。閾値(Vth)の調整は、イオン注入などにより高電圧電源側のトランジスタのNchMOSトランジスタ40のみ、閾値(Vth)を低くする。他の構成は、図1に示すものと同じ構成にする。
【0028】
このように、NchMOSトランジスタ40のみ、閾値(Vth)を低電圧電源側MOSトランジスタ21と同程度にする。
【0029】
図9に図8に示すレベルシフト回路の動作を示す。図9に示すように、ノイズなどの影響により、INへの入力Hレベルが下がっても誤動作することはない。特に、チップ外へ信号を出力する出力セルでは特にノイズの問題が大きく、この実施形態のレベルシフト回路を使用することにより素子数、素子遅延を抑える効果は大きい。
【0030】
図10に、図2に示した貫通電流を抑制した回路にこの発明を適用した例を示す。図10に示すように、、低電圧電源側に与えられる入力信号が与えられる高電圧電源側のNchMOSトランジスタ40を低電圧電源側のNchMOSトランジスタと同等の閾値(Vth)を有するNchMOSトランジスタに構成する。尚、この図10に示す回路においても動作は同様である。
【0031】
なお、高電圧用の低VthのNchMOSトランジスタを使用するためには、イオン注入など製造工程が増加する。同じ製造工程で低VthのNchMOSトランジスタを実現する素子構成を図11に示す。
【0032】
図11に示すように、低VthのNchMOSトランジスタ40として低電圧用NchMOSトランジスタ42と低電圧電源にゲート接続された高電圧用NchMOSトランジスタ41の構成で実現できる。この場合の素子の増加は、低電圧用NchMOSトランジスタ42のみである。
【0033】
【発明の効果】
以上、説明したように、この発明によれば、低電圧から高電圧へレベルシフトする回路において、入力信号のHレベルが高電圧用トランジスタのVthより低くなっても、誤動作しない回路構成を素子数、素子遅延の増加を減少して実現できる。
【0034】
また、NchMOSトランジスタをゲートを低電圧電源を接続した高電圧電源用NchMOSトランジスタと、低電圧電源用NchMOSトランジスタとで構成することがで、製造工程の増加をせずに、高電圧用トランジスタのVthを減少させることができる。
【図面の簡単な説明】
【図1】従来のレベルシフト回路を示す回路図である。
【図2】従来のレベルシフト回路を示す回路図である。
【図3】図1に示すレベルシフト回路の動作を説明する波形図である。
【図4】図1に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図5】ノイズ対策を施した従来の従来のレベルシフト回路を示す回路図である。
【図6】図5に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図7】レベルシフト回路を出力回路セルに用いた例を示す回路図である。
【図8】この発明の実施形態にかかるレベルシフト回路を示す回路図である。
【図9】図8に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図10】この発明の他の実施形態にかかるレベルシフト回路を示す回路図である。
【図11】この発明に用いられるNchMOSトランジスタの構成例を示す回路図である。
【符号の説明】
2 低電圧電源インバータ
21 NchMOSトランジスタ(低電圧用)
22 PchMOSトランジスタ(低電圧用)
3 NchMOSトランジスタ(高電圧用)
40 NchMOSトランジスタ
5、6 PchMOSトランジスタ
【発明の属する技術分野】
この発明は、回路の電源電圧に対し、高い電圧レベルでインターフェースを行う為に、回路の電源電圧およびそれより高い電源電圧を使用した多電源の回路におけるレベルシフト回路に関する。
【0002】
【従来の技術】
一般的に、内部回路の電圧より高い電圧を外部に出力する為には、内部回路と外部出力との間にレベルシフト回路を設ける。また、内部で電源電圧が異なる場合も同様であり、電源電圧が異なる回路間にレベルシフト回路が設けられる。このようなレベルシフト回路は、例えば、特許文献1に記載されている。
【0003】
ここで使用するレベルシフト回路について説明する。図1は、従来のレベルシフタ回路を示す回路図であり、入力INから低電圧電源動作インバータ2に信号が与えられる。低電圧電源インバータ2は、Nチャンネル(以下Nchという)MOSトランジスタ21、とPチャンネル(以下Pchという)MOSトランジスタ22で構成され、このインバータ2の出力INBが高電圧電源のNchMOSトランジスタ3のゲートに与えられる。NchMOSトランジスタ3のドレインはPchMOSトランジスタ5のドレインに接続され、PchMOSトランジスタ5のソースは高電圧電源に接続される。NchMOSトランジスタ3のソースは接地(GND)される。一方、NchMOSトランジスタ4のドレインはPchMOSトランジスタ6のドレインに接続され、PchMOSトランジスタ6のソースは高電圧電源に接続される。NchMOSトランジスタ4のソースは接地(GND)される。
【0004】
NchMOSトランジスタ3のドレインとPchMOSトランジスタ5のドレインとが接続されたノードは出力OUTとなり、また、このノードとPchMOSトランジスタ6のゲートが接続される。一方、NchMOSトランジスタ4のドレインとPchMOSトランジスタ6のドレインが接続されたノードは出力OUTBとなり、また、このノードとPchMOSトランジスタ5のゲートが接続される。
【0005】
以上のように構成されたレベルシフタ回路について、以下その動作について説明する。
【0006】
低電圧電源動作回路からの入力信号端子INより高レベルから低レベルに変化する信号が入力したとき、低電圧電源動作インバータ2の出力信号は低レベルから高レベルへと変化する。そのとき、NchMOSトランジスタ4は、徐々にオン抵抗が上昇し、NchMOSトランジスタ4のソース・ドレイン間の電圧が上昇する。ほぼ同時に、低電圧電源動作インバータ2からの出力信号は低レベルから高レベルに変化し、NchMOSトランジスタ3が導通して徐々にオン抵抗が低くなり、NchMOSトランジスタ3のソース・ドレイン間電圧が低下する。
【0007】
以上のようなNchMOSトランジスタ3,4の動作により、PchMOSトランジスタ6のゲート電圧が低下し、PchMOSトランジスタ6のドレイン電圧が上昇する。これによりPchMOSトランジスタ5のゲート電圧が上昇し、最終的に低電圧電源動作回路からの入力信号端子INの信号が低レベルになると、NchMOSトランジスタ3が完全に導通し、OUTの電圧は0Vとなる。NchMOSトランジスタ4が完全に非導通状態となって、OUTBの電圧が高電圧電源と等しくなる。そのとき、PchMOSトランジスタ5が非導通となり、PchMOSトランジスタ6が導通する。
【0008】
一方、低電圧電源動作回路からの入力信号端子INより、低レベルから高レベルに変化する信号が入力したとき、低電圧電源動作インバータ2の出力信号は高レベルから低レベルへと変化する。そのとき、NchMOSトランジスタ4は導通し、徐々にオン抵抗が低下することで、NchMOSトランジスタ4のソース・ドレイン間の電圧が低下する。ほぼ同時に低電圧電源動作インバータ2からの出力信号が高レベルから低レベルに変化し、NchMOSトランジスタ3は徐々にオン抵抗が上昇して、NchMOSトランジスタ3のソース・ドレイン間電圧が上昇する。
【0009】
以上のようなNchMOSトランジスタ3,4の動作により、PchMOSトランジスタ5のゲート電圧が低下して、PchMOSトランジスタ5のドレイン電圧が上昇する。これによりPchMOSトランジスタ6のゲート電圧が上昇する。最終的に低電圧電源動作回路からの入力信号端子INの信号が高レベルになると、NchMOSトランジスタ3が完全に非導通となって、OUTの電圧が高電圧電源と等しくなる。また、NchMOSトランジスタ4が完全に導通し、OUTBの電圧が0Vになる。そのとき、PchMOSトランジスタ5は導通し、PchMOSトランジスタ6は非導通である。
【0010】
図2は、上記した図1のレベルシフト回路の貫通電流を少なくするすることを目的としたレベルシフト回路であり、高電圧電源側にPchMOSトランジスタ7,8を設けたものである。その他の構成は図1に示すものと同じであり、同じ構成部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。このPchMOSトランジスタ7,8により、貫通電流を抑制する。尚、基本動作自体は、図1に示すレベルシフト回路と同じである。
【0011】
上記した図1及び図2のレベルシフト回路において、低電圧電源側に接続されるNchMOSトランジスタ21、PchMOSトランジスタ22に対し、高電圧電源側に接続されるNchMOSトランジスタ3,4、PchMOSトランジスタ5,6は高耐圧を目的としたトランジスタが使用され、低電圧電源用のトランジスタに比べその閾値(Vth)は高いものが用いられている。
【0012】
図1に示すレベルシフト回路の場合、その動作は図3に示すようになる。INへの入力Hレベル信号は通常、NchMOSトランジスタ4の高いVthより高く、NchMOSトランジスタ4は問題なくオン(ON)することにより、OUT,OUTBより信号が出力される。
【0013】
ただし、ノイズなどの影響により、INへの入力Hレベル信号が、図4示すように、NchMOSトランジスタ4のVthより低くなった場合、NchMOSトランジスタ4がオン(ON)しないため、正常に動作しない。
【0014】
これらの問題を解決したレベルシフト回路を図5に示す。図5に示すように、図1に示す入力INとインバータ2との間に、NchMOSトランジスタ72とPchMOSトランジスタ71からなる低電圧電源動作インバータ7を設けたものである。尚、その他の構成は図1に示すものと同じであり、同じ構成部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。
【0015】
図5に示すレベルシフト回路の場合、その動作は図6に示すようになる。INへの入力信号はVthの低い低電圧電源用のトランジスタ72への入力のみとなるため、ノイズなどの影響による誤動作を防止できる。
【0016】
図7に、図5に示すレベルシフト回路を、チップ外部とインターフェースを行う出力セルに用いた場合を示す。高電圧電源の出力に出力セル8が接続されている。出力セル8は、例えば、ナンド81、ノア82、NchMOSトランジスタ84,PchMOSトランジスタ83で構成されている。
【0017】
この図7に示す場合、出力セルの低電圧電源と出力セルに信号を供給するロジックの低電圧電源は別々に供給されることが多い為、出力回路への入力信号のHレベルの低下が起こりやすい。
【0018】
【特許文献1】
特許第3070373号(図2)
【0019】
【発明が解決しようとする課題】
図5に示す回路ではINからOUTBまでの経路が3段となり、これまでの図1に示す回路の1段に比べ、素子遅延が増加する。また、図5のPChMOSトランジスタ71,NchMOSトランジスタ72の2つの素子の増加となる。
【0020】
この発明は、上記した従来の問題点に鑑みなされたものにして、素子の増加および遅延を減少させたノイズの影響のないレベルシフト回路を提供することを目的とする。
【0021】
【課題を解決するための手段】
この発明は、高電圧電源をソースに接続した二つのPchMOSトランジスタを含み、低電圧電源動作回路の出力信号を第一のNchMOSトランジスタのゲートに接続し、前記第一のNchMOSトランジスタのドレインを第二のPchMOSトランジスタのゲートと第一のPchMOSトランジスタのドレインに接続し、低電圧電源動作回路への入力信号を第二のNchMOSトランジスタのゲートに接続し、前記第二のNchMOSトランジスタのドレインを第一のPchMOSトランジスタのゲートと第二のPchMOSトランジスタのドレインに接続したレベルシフト回路であって、前記第二のNchMOSトランジスタの閾値電圧を低電圧電源のトランジスタの閾値電圧と同等に設定したことを特徴とする。
【0022】
上記した構成によれば、低電圧から高電圧へレベルシフトする回路において、入力信号のHレベルが高電圧用トランジスタのVthより低くなっても、誤動作しない回路構成を素子数、素子遅延を減少して実現できる。
【0023】
更に、前記第一のNチャンネルMOSトランジスタと第一のPチャンネルMOSトランジスタとの間、第二のNチャンネルMOSトランジスタと第二のPチャンネルMOSトランジスタとの間、にそれぞれ貫通電流抑止用Pチャンネルトランジスタを設けるように構成すると良い。
【0024】
また、前記第二のNchMOSトランジスタをゲートを低電圧電源を接続した高電圧電源用NchMOSトランジスタと、低電圧電源用NchMOSトランジスタとで構成することができる。
【0025】
上記した構成によれば、製造工程の増加をせずに、高電圧用トランジスタのVthを減少させることができる。
【0026】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて説明する。図8は、この発明の第1の実施形態のレベルシフト回路を示す回路図である。尚、図1と同じ構成部分については、同じ符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【0027】
この発明は、低電圧電源側に与えられる入力信号が与えられる高電圧電源側のNchMOSトランジスタ40を低電圧電源側のNchMOSトランジスタと同等の閾値(Vth)を有するNchMOSトランジスタに構成したものである。閾値(Vth)の調整は、イオン注入などにより高電圧電源側のトランジスタのNchMOSトランジスタ40のみ、閾値(Vth)を低くする。他の構成は、図1に示すものと同じ構成にする。
【0028】
このように、NchMOSトランジスタ40のみ、閾値(Vth)を低電圧電源側MOSトランジスタ21と同程度にする。
【0029】
図9に図8に示すレベルシフト回路の動作を示す。図9に示すように、ノイズなどの影響により、INへの入力Hレベルが下がっても誤動作することはない。特に、チップ外へ信号を出力する出力セルでは特にノイズの問題が大きく、この実施形態のレベルシフト回路を使用することにより素子数、素子遅延を抑える効果は大きい。
【0030】
図10に、図2に示した貫通電流を抑制した回路にこの発明を適用した例を示す。図10に示すように、、低電圧電源側に与えられる入力信号が与えられる高電圧電源側のNchMOSトランジスタ40を低電圧電源側のNchMOSトランジスタと同等の閾値(Vth)を有するNchMOSトランジスタに構成する。尚、この図10に示す回路においても動作は同様である。
【0031】
なお、高電圧用の低VthのNchMOSトランジスタを使用するためには、イオン注入など製造工程が増加する。同じ製造工程で低VthのNchMOSトランジスタを実現する素子構成を図11に示す。
【0032】
図11に示すように、低VthのNchMOSトランジスタ40として低電圧用NchMOSトランジスタ42と低電圧電源にゲート接続された高電圧用NchMOSトランジスタ41の構成で実現できる。この場合の素子の増加は、低電圧用NchMOSトランジスタ42のみである。
【0033】
【発明の効果】
以上、説明したように、この発明によれば、低電圧から高電圧へレベルシフトする回路において、入力信号のHレベルが高電圧用トランジスタのVthより低くなっても、誤動作しない回路構成を素子数、素子遅延の増加を減少して実現できる。
【0034】
また、NchMOSトランジスタをゲートを低電圧電源を接続した高電圧電源用NchMOSトランジスタと、低電圧電源用NchMOSトランジスタとで構成することがで、製造工程の増加をせずに、高電圧用トランジスタのVthを減少させることができる。
【図面の簡単な説明】
【図1】従来のレベルシフト回路を示す回路図である。
【図2】従来のレベルシフト回路を示す回路図である。
【図3】図1に示すレベルシフト回路の動作を説明する波形図である。
【図4】図1に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図5】ノイズ対策を施した従来の従来のレベルシフト回路を示す回路図である。
【図6】図5に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図7】レベルシフト回路を出力回路セルに用いた例を示す回路図である。
【図8】この発明の実施形態にかかるレベルシフト回路を示す回路図である。
【図9】図8に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図10】この発明の他の実施形態にかかるレベルシフト回路を示す回路図である。
【図11】この発明に用いられるNchMOSトランジスタの構成例を示す回路図である。
【符号の説明】
2 低電圧電源インバータ
21 NchMOSトランジスタ(低電圧用)
22 PchMOSトランジスタ(低電圧用)
3 NchMOSトランジスタ(高電圧用)
40 NchMOSトランジスタ
5、6 PchMOSトランジスタ
Claims (3)
- 高電圧電源をソースに接続した二つのPチャンネルMOSトランジスタを含み、低電圧電源動作回路の出力信号を第一のNチャンネルMOSトランジスタのゲートに接続し、前記第一のNチャンネルMOSトランジスタのドレインを第二のPチャンネルMOSトランジスタのゲートと第一のPチャンネルMOSトランジスタのドレインに接続し、低電圧電源動作回路への入力信号を第二のNチャンネルMOSトランジスタのゲートに接続し、前記第二のNチャンネルMOSトランジスタのドレインを第一のPチャンネルMOSトランジスタのゲートと第二のPチャンネルMOSトランジスタのドレインに接続したレベルシフト回路であって、前記第二のNチャネルMOSトランジスタの閾値電圧を低電圧電源のトランジスタの閾値電圧と同等に設定したことを特徴とするレベルシフト回路。
- 第一のNチャンネルMOSトランジスタと第一のPチャンネルMOSトランジスタとの間、第二のNチャンネルMOSトランジスタと第二のPチャンネルMOSトランジスタとの間、にそれぞれ貫通電流抑止用Pチャンネルトランジスタを設けたことを特徴とする請求1に記載のレベルシフト回路。
- 前記第二のNチャネルMOSトランジスタをゲートを低電圧電源を接続した高電圧電源用NチャネルMOSトランジスタと、低電圧電源用NチャネルMOSトランジスタとで構成したことを特徴とする請求項1または2に記載のレベルシフト回路。
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-
2003
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