JP4680423B2 - 出力回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路における出力回路に関し、特に電源電圧よりも高い電圧で動作する回路とのインタフェースを行う出力回路に関する。
【0002】
【従来の技術】
従来の半導体集積回路における出力回路の例として、図5に示すようなフローティングNウエル方式('92.9.29 日経マイクロデバイス1992年10月号 P.83〜 に記載)等がある。図5のフローティングNウエル方式の出力回路100は、パッド101に電源電圧VCCよりも高い電圧が印加されても電源にリーク電流が流れ込まないようにする回路構成となっている。一方、図5の出力回路100は、電源電圧VCCのみの1電源構成であるが、図6に示すように、パッド101に印加される高電圧と同じ電圧の電源電圧VCC2を使用して、電源にリーク電流が流れ込まないようにした回路構成もある。
【0003】
【発明が解決しようとする課題】
図7は、図5の出力回路100に外部回路を接続した例を示した図である。図7で示しているように、図5の出力回路100が、他の高電圧の電源電圧VCC2で動作する外部回路110に接続される場合、出力回路100の出力信号OUTの電圧レベルがハイ(High)レベルのとき、該ハイレベルの電圧は電源電圧VCC2よりも低い。このため、外部回路110の入力回路111を形成するPチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)112及びNチャネル型MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)113が共にオンして、貫通電流が流れるという問題があった。
【0004】
また、出力回路100の出力端がハイインピーダンスの場合、外部回路110における入力回路111の貫通電流を防止するために、図8のようにプルアップ抵抗115を設ける場合がある。このようにすることにより、出力回路100の出力端がハイインピーダンスの場合、電源電圧VCC2に接続されたプルアップ抵抗R1によって、外部回路110の入力電圧はVCC2となり入力回路111に貫通電流は流れない。
【0005】
しかし、出力回路100の出力端がハイレベルのときは、図9に示すように、電源電圧VCC2からプルアップ抵抗115を通り、出力回路100内のオンしているPMOSトランジスタ117及びNMOSトランジスタ118,119,120を通って接地レベルに電流が流れる電流経路125が形成される。したがって、出力回路100の出力信号OUTの電圧、すなわちパッド101の電圧は、出力回路100内の配線抵抗と、PMOSトランジスタ117及びNMOSトランジスタ118〜120の各オン抵抗の合成抵抗とを加算して得られる抵抗値とプルアップ抵抗115の抵抗値との比によって決定される。すなわち、パッド101の電圧は、外部回路110の電源電圧VCC2よりも低い電圧となり、図7と同様に、外部回路110の入力回路111に貫通電流が流れる。
【0006】
パッド101の電圧は下記(10)式で表される。
パッド電圧=VCC2×(出力回路100内の合成抵抗)/{(プルアップ抵抗115の抵抗値)+(出力回路100内の合成抵抗)}………………(10)
【0007】
一方、入力回路111の貫通電流を防ぐために、電源電圧VCC2に接続されたプルアップ抵抗115を用いて、出力回路100の出力端、すなわちパッド101をハイレベルにするときには、出力回路100の出力端がハイインピーダンスになるように制御することで、入力回路111の入力電圧を高くすることができる。しかし、このようにした場合の出力回路100の出力信号OUTの電圧波形は、図10に示す(c)の波形のようになり、出力回路100の出力端をハイインピーダンスにしない通常の場合における、プルアップ抵抗115を設けていないときの出力信号OUTの電圧波形(a)やプルアップ抵抗115を設けたときの出力信号OUTの電圧波形(b)に比べて、信号遅延が大きくなるという問題があった。
【0008】
また、図9において、出力回路100内の電流経路125の抵抗を大きくすることにより、パッド101の電圧を電源電圧VCC2に近づけることができる。しかし、電流経路125の抵抗を大きくした部分を用いて、出力回路100の出力端をハイレベルにするためにPMOSトランジスタ121を駆動するため、PMOSトランジスタ121の駆動制御信号が遅延し、出力信号OUTの電圧波形は図10に示す(d)の波形のようになって信号遅延が大きくなるという問題があった。
【0009】
本発明は、上記のような問題を解決するためになされたものであり、電源電圧よりも高い電圧で動作する回路に2値の信号を出力する際、出力信号の遅延を大きくすることなく、出力回路におけるハイレベルの出力電圧を電源電圧よりも高くすることができる出力回路を得ることを目的とする。
【0010】
【課題を解決するための手段】
この発明に係る出力回路は、入力端子に入力された信号に応じた2値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングNウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第1のPMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1のNMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する、オン時の抵抗が該第1のNMOSトランジスタよりも十分に大きい第2のNMOSトランジスタと、
上記第1及び第2の各NMOSトランジスタを上記第1のPMOSトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第3のNMOSトランジスタと、
上記入力端子に入力された信号及び上記出力端子から出力される信号に応じて上記第1のNMOSトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートをローレベルの電圧に接続する上記第1及び第2の各NMOSトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタにおけるN型の基板ウエルをフローティング状態にするフローティングNウエル回路部と、
を備えるものである。
【0011】
また、この発明に係る出力回路は、入力端子に入力された信号に応じた2値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングNウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第1のPMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1のNMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する、オン時の抵抗が該第1のNMOSトランジスタよりも十分に大きい第2のNMOSトランジスタと、
上記第1及び第2の各NMOSトランジスタを上記第1のPMOSトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第3のNMOSトランジスタと、
上記第1のPMOSトランジスタのゲートに入力される信号及び上記出力端子から出力される信号に応じて上記第1のNMOSトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートをローレベルの電圧に接続する上記第1及び第2の各NMOSトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタにおけるN型の基板ウエルをフローティング状態にするフローティングNウエル回路部と、
を備えるものである。
また、この発明に係る出力回路は、入力端子に入力された信号に応じた2値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングNウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第1のPMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1のNMOSトランジスタと、
該第1のNMOSトランジスタにおけるオン時の抵抗よりも十分に大きい所定の抵抗値を有する抵抗と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートを該抵抗を介してローレベルの電圧に接続する第2のNMOSトランジスタと、
上記第1及び第2の各NMOSトランジスタを上記第1のPMOSトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第3のNMOSトランジスタと、
上記入力端子に入力された信号及び上記出力端子から出力される信号に応じて上記第1のNMOSトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートをローレベルの電圧に接続する上記第1及び第2の各NMOSトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタにおけるN型の基板ウエルをフローティング状態にするフローティングNウエル回路部と、
を備えるものである。
また、この発明に係る出力回路は、入力端子に入力された信号に応じた2値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングNウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第1のPMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1のNMOSトランジスタと、
該第1のNMOSトランジスタにおけるオン時の抵抗よりも十分に大きい所定の抵抗値を有する抵抗と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートを該抵抗を介してローレベルの電圧に接続する第2のNMOSトランジスタと、
上記第1及び第2の各NMOSトランジスタを上記第1のPMOSトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第3のNMOSトランジスタと、
上記第1のPMOSトランジスタのゲートに入力される信号及び上記出力端子から出力される信号に応じて上記第1のNMOSトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートをローレベルの電圧に接続する上記第1及び第2の各NMOSトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタにおけるN型の基板ウエルをフローティング状態にするフローティングNウエル回路部と、
を備えるものである。
【0012】
具体的には、上記切替制御部は、出力端子の電圧がハイレベルのときは第1のNMOSトランジスタをオフさせて遮断状態にし、出力端子の電圧がローレベルからハイレベルへ変化するときは第1のNMOSトランジスタをオンさせるようにした。
【0014】
また、上記切替制御部は、第1のPMOSトランジスタのゲートに印加される電圧がローレベルのときは第1のNMOSトランジスタをオフさせて遮断状態にし、第1のPMOSトランジスタのゲートに印加される電圧がハイレベルからローレベルへ変化するときは第1のNMOSトランジスタをオンさせるようにした。
【0015】
一方、上記フローティングNウエル回路部は、出力端子の電圧に応じて第1のPMOSトランジスタにおけるN型の基板ウエルに電源電圧を印加する第2のPMOSトランジスタと、出力端子の電圧に応じて第1のPMOSトランジスタのゲートを第1及び第2の各NMOSトランジスタに接続する第3のPMOSトランジスタと、ゲートに電源電圧が印加され、出力端子の電圧に応じて第1のPMOSトランジスタのゲートに出力端子の電圧を印加する第4のPMOSトランジスタとを備え、第1から第4の各PMOSトランジスタにおける各N型の基板ウエルが接続されてなるようにした。
【0016】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図1は、本発明の実施の形態における出力回路の例を示した回路図であり、図1における出力回路1は、フローティングNウエル方式を用いたスリーステートバッファをなす構成になっている。
図1の出力回路1は、内部回路10からの出力信号SOをパッド11を介して外部回路12に出力するインタフェース回路であり、パッド11には外部回路12のプルアップ抵抗R1が接続されている。出力回路1は、所定の電源電圧VCCで動作するのに対して、外部回路12は、電源電圧VCCよりも高い電源電圧VCC2で動作しており、例えば、電源電圧VCCが3Vであるのに対して、電源電圧VCC2は5Vであるような場合を示している。
【0017】
図1において、出力回路1は、パッド11に接続された外部回路12に対して出力信号OUTを出力する出力回路部2と、フローティングNウエル回路を有するリーク電流防止回路部3と、該リーク電流防止回路部3を介して出力回路部2の動作制御を行うNAND回路としての動作を行うNAND回路部4と、パッド11の電圧レベルに応じてNAND回路部4の内部回路の切り替えを行う切替回路部5と、出力回路部2の動作制御を行うNOR回路をなすNOR回路部6とで構成されている。なお、出力イネーブル信号OE#における#は、ロー(Low)アクティブであることを示している。
【0018】
出力回路部2は、PMOSトランジスタP1、NMOSトランジスタN1及びN2の直列回路で構成されており、該直列回路は、電源電圧VCCと接地との間に接続され、PMOSトランジスタP1とNMOSトランジスタN1との接続部が出力回路1の出力端をなし、パッド11に接続されている。なお、PMOSトランジスタP1は、第1のPMOSトランジスタをなす。
【0019】
PMOSトランジスタP1のゲートには、NAND回路部4からの出力信号がリーク電流防止回路部3を介して入力され、NMOSトランジスタN1のゲートには、電源電圧VCCが印加され、NMOSトランジスタN1はノーマリオンになっている。また、NMOSトランジスタN2のゲートには、NOR回路部6からの出力信号が入力されている。NMOSトランジスタN1は、パッド11が電源電圧VCC2まで上昇したときにNMOSトランジスタN2が破壊しないように、NMOSトランジスタN2のドレイン電圧を低下させている。
【0020】
次に、リーク電流防止回路部3は、PMOSトランジスタP2〜P4及びNMOSトランジスタN3で構成されており、PMOSトランジスタP2〜P4がフローティングNウエル回路を形成している。PMOSトランジスタP2〜P4の各N型の基板ウエルは接続されており、該接続部は、出力回路部2のPMOSトランジスタP1におけるN型の基板ウエルに接続され、フローティングNウエルを形成している。なお、NMOSトランジスタN3は第3のNMOSトランジスタをなしている。更に、PMOSトランジスタP2は第2のPMOSトランジスタを、PMOSトランジスタP3は第3のPMOSトランジスタを、PMOSトランジスタP4は第4のPMOSトランジスタをなしている。
【0021】
PMOSトランジスタP2は、電源電圧VCCとPMOSトランジスタP1のN型の基板ウエルとの間に接続され、ゲートがパッド11に接続されている。NAND回路部4の出力端とPMOSトランジスタP1のゲートとの間には、PMOSトランジスタP3及びNMOSトランジスタN3が並列に接続されている。PMOSトランジスタP3のゲートはパッド11に接続され、NMOSトランジスタN3のゲートには電源電圧VCCが印加されており、NMOSトランジスタN3はノーマリオンになっている。また、PMOSトランジスタP4は、PMOSトランジスタP1のゲートとパッド11との間に接続され、ゲートには電源電圧VCCが印加されている。
【0022】
パッド11がロー(Low)レベルのとき、PMOSトランジスタP2を介してフローティングNウエルに電源電圧VCCが印加される。パッド11がハイレベルになるとPMOSトランジスタP2はオフし、フローティングNウエルはフローティング状態へと変化する。このため、パッド11が電源電圧VCC2まで上昇した場合に、出力回路部2のPMOSトランジスタP1に形成される寄生ダイオードによって電源電圧VCCへリーク電流が流れることを防止できる。また、フローティングNウエルは、パッド11が電源電圧VCC2まで上昇すると電源電圧VCC2付近まで充電されるが、パッド11がローレベルになると、PMOSトランジスタP2によって、再び電源電圧VCCになる。
【0023】
一方、PMOSトランジスタP4は、パッド11がローレベルのときにはオフして遮断状態となる。パッド11が電源電圧VCC2まで上昇するとオンして導通状態となり、PMOSトランジスタP1のゲートには電源電圧VCC2が印加され、PMOSトランジスタP1はオフして遮断状態になる。このため、パッド11が電源電圧VCC2まで上昇した場合、電源電圧VCCへ電流が流れることを防止する。
【0024】
また、NAND回路部4の出力端がハイレベルになった場合、NMOSトランジスタN3を介してPMOSトランジスタP1のゲートに印加される電圧は、電源電圧VCCからNMOSトランジスタN3のしきい値電圧を減算した電圧となる。そこで、NMOSトランジスタN3に並列にPMOSトランジスタP3を接続することにより、PMOSトランジスタP1のゲートに印加される電圧は電源電圧VCCとなる。また、パッド11が電源電圧VCC2になった場合、PMOSトランジスタP1のゲートは、PMOSトランジスタP4がオンして電源電圧VCC2になっているが、PMOSトランジスタP3のゲートは電源電圧VCC2となり、PMOSトランジスタP3はオフする。また、NMOSトランジスタN3のゲートには電源電圧VCCが印加されており、NAND回路部4へ電流が流れることを防止する。
【0025】
次に、NAND回路部4は、PMOSトランジスタP5,P6、NMOSトランジスタN4〜N6及びインバータ21で構成されており、NMOSトランジスタN6はオンした時に抵抗をなす。NMOSトランジスタN6におけるオン時の抵抗は、NMOSトランジスタN4におけるオン時の抵抗よりも十分に大きい。なお、NMOSトランジスタN4が第1のNMOSトランジスタを、NMOSトランジスタN6が第2のNMOSトランジスタをなす。
【0026】
PMOSトランジスタP5、NMOSトランジスタN4及びN5の直列回路が、電源電圧VCCと接地との間に接続されている。更に、PMOSトランジスタP6とNMOSトランジスタN6との直列回路がPMOSトランジスタP5とNMOSトランジスタN4との直列回路に並列に接続され、PMOSトランジスタP5,P6及びNMOSトランジスタN4,N6の接続部がNAND回路部4の出力端をなしている。
【0027】
PMOSトランジスタP5及びNMOSトランジスタN6の各ゲートには、内部回路10からの出力信号SOが入力され、NMOSトランジスタN4のゲートには切替回路部5からの出力信号が入力される。また、PMOSトランジスタP6及びNMOSトランジスタN5の各ゲートには、内部回路10からの出力イネーブル信号OE#がインバータ21を介して入力されている。
【0028】
切替回路部5は、一方の入力端が反転入力端をなすAND回路22で構成されており、該AND回路22において、反転入力端にはパッド11の電圧が印加され、非反転入力端には内部回路10からの出力信号SOが入力され、出力端はNMOSトランジスタN4のゲートに接続されている。
【0029】
一方、NOR回路部6は、PMOSトランジスタP7,P8及びNMOSトランジスタN7,N8で形成されたNOR回路からなり、該NOR回路の出力端をなすPMOSトランジスタP8、NMOSトランジスタN7及びN8の接続部は、出力回路部2におけるNMOSトランジスタN2のゲートに接続されている。また、NOR回路の一方の入力端をなすPMOSトランジスタP7のゲートとNMOSトランジスタN8のゲートとの接続部には、内部回路10からの出力イネーブル信号OE#が入力され、NOR回路の他方の入力端をなすPMOSトランジスタP8のゲートとNMOSトランジスタN7のゲートとの接続部には、内部回路10からの出力信号SOが入力される。
【0030】
このような構成において、NAND回路部4及び切替回路部5の動作について説明する。まず、内部回路10から入力される出力イネーブル信号OE#がハイレベルの場合について説明する。出力イネーブル信号OE#がハイレベルになると、NAND回路部4のNMOSトランジスタN5がオフして遮断状態になると共にPMOSトランジスタP6がオンして導通状態になることから、NAND回路部4の出力端はハイレベルとなる。このため、出力回路部2のPMOSトランジスタP1はオフして遮断状態となる。
【0031】
更に、NOR回路部6において、PMOSトランジスタP7がオフして遮断状態になると共に、NMOSトランジスタN8がオンして導通状態になる。このため、出力回路部2のNMOSトランジスタN2はオフして遮断状態になることから、出力回路部2の出力端はハイインピーダンス状態になるが、パッド11は、プルアップ抵抗R1によって電源電圧VCC2のハイレベルとなる。
【0032】
次に、内部回路10から入力される出力イネーブル信号OE#がローレベルの場合について説明する。出力イネーブル信号OE#がローレベルになると、NAND回路部4のNMOSトランジスタN5がオンして導通状態になると共にPMOSトランジスタP6がオフして遮断状態になる。更に、NOR回路部6において、PMOSトランジスタP7がオンして導通状態になると共に、NMOSトランジスタN8がオフして遮断状態になる。
【0033】
このような状態で、内部回路10からの出力信号SOがハイレベルからローレベルに遷移すると、PMOSトランジスタP5がオンして導通状態となりNMOSトランジスタN6がオフして遮断状態となる。更に、切替回路部5のAND回路22の出力端はローレベルとなり、NMOSトランジスタN4はオフして遮断状態となる。このことから、NAND回路部4の出力端はハイレベルとなる。更に、NOR回路部6において、PMOSトランジスタP8はオンして導通状態になると共にNMOSトランジスタN7はオフして遮断状態となる。このため、NOR回路部6の出力端はハイレベルとなり、出力回路部2のNMOSトランジスタN2がオンして導通状態となる。これらのことから、パッド11はローレベルとなる。
【0034】
次に、内部回路10からの出力信号SOがローレベルからハイレベルに遷移すると、PMOSトランジスタP5がオフして遮断状態となりNMOSトランジスタN6がオンして抵抗として動作する。更に、パッド11がローレベルであるため切替回路部5のAND回路22の出力端はハイレベルとなり、NMOSトランジスタN4はオンして導通状態となる。このことから、NAND回路部4の出力端はローレベルとなり、出力回路部2のPMOSトランジスタP1は、抵抗値の低いNMOSトランジスタN4で駆動され、PMOSトランジスタP1の動作に遅延が生じないようにすることができる。
【0035】
更に、NOR回路部6においては、PMOSトランジスタP8はオフして遮断状態になると共にNMOSトランジスタN7はオンして導通状態となる。このため、NOR回路部6の出力端はローレベルとなり、出力回路部2のNMOSトランジスタN2がオフして遮断状態となる。これらのことから、パッド11の電圧が上昇して、切替回路部5におけるAND回路22の反転入力端の電圧が上昇し、やがてAND回路22の出力端はローレベルとなり、NMOSトランジスタN4はオフして遮断状態となる。このため、出力回路部2のPMOSトランジスタP1は、NMOSトランジスタN4のオン時よりも十分に抵抗値の大きいNMOSトランジスタN6で駆動され、パッド11の電圧を電源電圧VCC2に近づける。
【0036】
ここで、パッド11の電圧は下記(1)式で表される。
パッド電圧=VCC2×(出力回路1内の合成抵抗)/{(プルアップ抵抗R1の抵抗値)+(出力回路1内の合成抵抗)}………………(1)
【0037】
NMOSトランジスタN6のオン時の抵抗値を大きくすればするほど、電源電圧VCC2→プルアップ抵抗R1→PMOSトランジスタP4→NMOSトランジスタN3→NMOSトランジスタN6→NMOSトランジスタN5→接地という経路で流れる貫通電流を小さくすることができる。すなわち、上記(1)式からも分かるように、NMOSトランジスタN6のオン時の抵抗値を大きくすればするほどパッド11の電圧は電源電圧VCC2に近づけることができる。
【0038】
例えば、NMOSトランジスタN4にオン時の抵抗が小さいスイッチングトランジスタを使用すると共に、NMOSトランジスタN6がオンしたときの抵抗値が数十kΩ〜1MΩにすると、出力回路1における出力信号OUTの電圧波形は、図2の(e)で示すようになり、点線で示した(a)〜(d)の従来の波形よりも立ち上がり時における遅延が小さくなっていることが分かる。
【0039】
一方、図1では、パッド11の電圧に応じてNMOSトランジスタN4とN6との切り替えを行うようにしたが、図3で示すように、NAND回路部4の出力電圧に応じてNMOSトランジスタN4とN6との切り替えを行うようにしてもよい。この場合、切替回路部5におけるAND回路22の各入力端を共に非反転入力端にし、該一方の入力端にNAND回路部4の出力電圧を印加するようにすればよい。
【0040】
図3のようにした場合、内部回路10から入力される出力イネーブル信号OE#がローレベルであり、内部回路10からの出力信号SOがローレベルからハイレベルに遷移すると、PMOSトランジスタP5がオフして遮断状態となりNMOSトランジスタN6がオンして抵抗として動作する。更に、NAND回路部4の出力端がハイレベルであるため切替回路部5のAND回路22の出力端はハイレベルとなり、NMOSトランジスタN4はオンして導通状態となる。
【0041】
このことから、NAND回路部4の出力端はローレベルとなり、出力回路部2のPMOSトランジスタP1は、抵抗値の低いNMOSトランジスタN4で駆動され、PMOSトランジスタP1の動作に遅延が生じないようにすることができる。NAND回路部4の出力端がローレベルになることによって、AND回路22の出力端はローレベルとなり、NMOSトランジスタN4はオフして遮断状態となる。このため、出力回路部2のPMOSトランジスタP1は、抵抗値の大きいNMOSトランジスタN6で駆動され、パッド11の電圧を電源電圧VCC2に近づけることができる。なお、その他の動作については、図1の場合と同じであるのでその説明を省略する。このように、図3のようにすることによっても、図1と同様の効果を得ることができる。
【0042】
また、上記説明では、NMOSトランジスタN6をオン時に抵抗をなすものを使用したが、図4で示すように、NMOSトランジスタN6の代わりにスイッチングトランジスタであるNMOSトランジスタN6aと抵抗R2の直列回路に置き換えるようにしてもよく、この場合、NMOSトランジスタN6aのゲートに内部回路10からの出力信号SOが入力される。このようにした場合も、図1及び図3の場合と同様の効果を得ることができる。なお、図4では、NAND回路部のみを示しているが、その他の回路は、図1又は図3と同様であるので省略している。
【0043】
上記のように、本実施の形態における出力回路は、パッド11をローレベルからハイレベルにする際、出力回路部2のPMOSトランジスタP1をオンさせて導通状態にさせるときは、抵抗値の小さいNMOSトランジスタN4を用いてPMOSトランジスタP1を駆動させ、PMOSトランジスタP1がオンしてパッド11の電圧が上昇してAND回路22のしきい値電圧以上になると、オンしたときの抵抗値が大きいNMOSトランジスタN6を用いてPMOSトランジスタP1を駆動させるようにした。このことから、電源電圧VCCで動作する出力回路の出力端が、プルアップ抵抗によって電源電圧VCCよりも高い電源電圧VCC2が印加されている場合において、該出力端からの出力電圧の立ち上がりを速くすることができると共に、該出力端の電圧を電源電圧VCC2に近づけることができ、出力端に接続された外部回路の入力回路部に貫通電流が流れることを防止することができる。
【0044】
【発明の効果】
上記の説明から明らかなように、本発明の出力回路によれば、出力端子をローレベルからハイレベルにする際、第1のPMOSトランジスタをオンさせて導通状態にさせるときは、抵抗値の小さい第1のNMOSトランジスタを用いて第1のPMOSトランジスタを駆動させ、第1のPMOSトランジスタがオンして出力端子の電圧が上昇して所定の電圧以上になると、オンしたときの抵抗値が大きい第2のNMOSトランジスタを用いて第1のPMOSトランジスタを駆動させるようにした。このことから、電源電圧VCCで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧VCCよりも高い電源電圧VCC2が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを速くすることができると共に、該出力端子の電圧を電源電圧VCC2に近づけることができ、出力端子に接続された外部回路の入力回路部に貫通電流が流れることを防止することができる。
【0045】
また、本発明の出力回路によれば、出力端子をローレベルからハイレベルにする際、第1のPMOSトランジスタをオンさせて導通状態にさせるときは、抵抗値の小さい第1のNMOSトランジスタを用いて第1のPMOSトランジスタを駆動させ、第1のPMOSトランジスタがオンして出力端子の電圧が上昇して所定の電圧以上になると、第2のNMOSトランジスタを駆動させて第1のPMOSトランジスタのゲートを所定の抵抗を介してローレベルの電圧に接続するようにした。このことから、電源電圧VCCで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧VCCよりも高い電源電圧VCC2が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを速くすることができると共に、該出力端子の電圧を電源電圧VCC2に近づけることができ、出力端子に接続された外部回路の入力回路部に貫通電流が流れることを防止することができる。
【0046】
具体的には、上記切替制御部は、出力端子の電圧がハイレベルのときは第1のNMOSトランジスタをオフさせて遮断状態にし、出力端子の電圧がローレベルからハイレベルへ変化するときは第1のNMOSトランジスタをオンさせるようにした。このことから、電源電圧VCCで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧VCCよりも高い電源電圧VCC2が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを確実に速くすることができる。
【0047】
また、上記切替制御部は、第1のPMOSトランジスタのゲートに印加される電圧に応じて第1のNMOSトランジスタの動作制御を行うことにより、出力端子からハイレベルの信号を出力する際に第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1及び第2の各NMOSトランジスタの切替制御を行うようにした。このようにした場合においても、電源電圧VCCで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧VCCよりも高い電源電圧VCC2が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを確実に速くすることができる。
【0048】
この場合、上記切替制御部は、第1のPMOSトランジスタのゲートに印加される電圧がローレベルのときは第1のNMOSトランジスタをオフさせて遮断状態にし、第1のPMOSトランジスタのゲートに印加される電圧がハイレベルからローレベルへ変化するときは第1のNMOSトランジスタをオンさせるようにした。このことから、電源電圧VCCで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧VCCよりも高い電源電圧VCC2が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを確実に速くすることができる。
【0049】
一方、上記フローティングNウエル回路部は、出力端子の電圧に応じて第1のPMOSトランジスタにおけるN型の基板ウエルに電源電圧を印加する第2のPMOSトランジスタと、出力端子の電圧に応じて第1のPMOSトランジスタのゲートを第1及び第2の各NMOSトランジスタに接続する第3のPMOSトランジスタと、ゲートに電源電圧が印加され、出力端子の電圧に応じて第1のPMOSトランジスタのゲートに出力端子の電圧を印加する第4のPMOSトランジスタとを備え、第1から第4の各PMOSトランジスタにおける各N型の基板ウエルが接続されてなるようにした。このことから、電源電圧VCCで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧VCCよりも高い電源電圧VCC2が印加されている場合において、出力回路内でのリーク電流の発生を防止することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態における出力回路の例を示した回路図である。
【図2】 図1の出力回路1における出力信号OUTの電圧波形例を示した図である。
【図3】 本発明の実施の形態における出力回路の他の例を示した回路図である。
【図4】 本発明の実施の形態における出力回路の変形例を示した回路図である。
【図5】 従来の出力回路の例を示した回路図である。
【図6】 従来における出力回路の他の例を示した回路図である。
【図7】 図5の出力回路100に外部回路を接続した例を示した図である。
【図8】 図5の出力回路100に外部回路を接続した他の例を示した図である。
【図9】 図5の出力回路100の内部回路例を示した図である。
【図10】 従来の出力回路における出力信号OUTの電圧波形例を示した図である。
【符号の説明】
1 出力回路
2 出力回路部
3 リーク電流防止回路部
4 NAND回路部
5 切替回路部
6 NOR回路部
10 内部回路
11 パッド
12 外部回路
R1 プルアップ抵抗
Claims (7)
- 入力端子に入力された信号に応じた2値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングNウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第1のPMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1のNMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する、オン時の抵抗が該第1のNMOSトランジスタよりも十分に大きい第2のNMOSトランジスタと、
上記第1及び第2の各NMOSトランジスタを上記第1のPMOSトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第3のNMOSトランジスタと、
上記入力端子に入力された信号及び上記出力端子から出力される信号に応じて上記第1のNMOSトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートをローレベルの電圧に接続する上記第1及び第2の各NMOSトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタにおけるN型の基板ウエルをフローティング状態にするフローティングNウエル回路部と、
を備えることを特徴とする出力回路。 - 入力端子に入力された信号に応じた2値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングNウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第1のPMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1のNMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する、オン時の抵抗が該第1のNMOSトランジスタよりも十分に大きい第2のNMOSトランジスタと、
上記第1及び第2の各NMOSトランジスタを上記第1のPMOSトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第3のNMOSトランジスタと、
上記第1のPMOSトランジスタのゲートに入力される信号及び上記出力端子から出力される信号に応じて上記第1のNMOSトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートをローレベルの電圧に接続する上記第1及び第2の各NMOSトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタにおけるN型の基板ウエルをフローティング状態にするフローティングNウエル回路部と、
を備えることを特徴とする出力回路。 - 入力端子に入力された信号に応じた2値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングNウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第1のPMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1のNMOSトランジスタと、
該第1のNMOSトランジスタにおけるオン時の抵抗よりも十分に大きい所定の抵抗値を有する抵抗と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートを該抵抗を介してローレベルの電圧に接続する第2のNMOSトランジスタと、
上記第1及び第2の各NMOSトランジスタを上記第1のPMOSトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第3のNMOSトランジスタと、
上記入力端子に入力された信号及び上記出力端子から出力される信号に応じて上記第1のNMOSトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートをローレベルの電圧に接続する上記第1及び第2の各NMOSトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタにおけるN型の基板ウエルをフローティング状態にするフローティングNウエル回路部と、
を備えることを特徴とする出力回路。 - 入力端子に入力された信号に応じた2値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングNウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第1のPMOSトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第1のPMOSトランジスタのゲートをローレベルの電圧に接続する第1のNMOSトランジスタと、
該第1のNMOSトランジスタにおけるオン時の抵抗よりも十分に大きい所定の抵抗値を有する抵抗と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートを該抵抗を介してローレベルの電圧に接続する第2のNMOSトランジスタと、
上記第1及び第2の各NMOSトランジスタを上記第1のPMOSトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第3のNMOSトランジスタと、
上記第1のPMOSトランジスタのゲートに入力される信号及び上記出力端子から出力される信号に応じて上記第1のNMOSトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタのゲートをローレベルの電圧に接続する上記第1及び第2の各NMOSトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第1のPMOSトランジスタにおけるN型の基板ウエルをフローティング状態にするフローティングNウエル回路部と、
を備えることを特徴とする出力回路。 - 上記切替制御部は、上記出力端子の電圧がハイレベルのときは上記第1のNMOSトランジスタをオフさせて遮断状態にし、上記出力端子の電圧がローレベルからハイレベルへ変化するときは上記第1のNMOSトランジスタをオンさせることを特徴とする請求項1又は3記載の出力回路。
- 上記切替制御部は、第1のPMOSトランジスタのゲートに印加される電圧がローレベルのときは上記第1のNMOSトランジスタをオフさせて遮断状態にし、第1のPMOSトランジスタのゲートに印加される電圧がハイレベルからローレベルへ変化するときは上記第1のNMOSトランジスタをオンさせることを特徴とする請求項2又は4記載の出力回路。
- 上記フローティングNウエル回路部は、
上記出力端子の電圧に応じて上記第1のPMOSトランジスタにおけるN型の基板ウエルに電源電圧を印加する第2のPMOSトランジスタと、
上記出力端子の電圧に応じて上記第1のPMOSトランジスタのゲートを上記第1及び第2の各NMOSトランジスタに接続する第3のPMOSトランジスタと、
ゲートに電源電圧が印加され、上記出力端子の電圧に応じて上記第1のPMOSトランジスタのゲートに上記出力端子の電圧を印加する第4のPMOSトランジスタと、
を備え、
上記第1から第4の各PMOSトランジスタにおける各N型の基板ウエルが接続されてなることを特徴とする請求項1、2、3、4、5又は6記載の出力回路。
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