JP2002353800A - 出力回路 - Google Patents
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Abstract
(57)【要約】
【課題】 電源電圧よりも高い電圧で動作する回路に２
値の信号を出力する際、出力信号の遅延を大きくするこ
となく、出力回路におけるハイレベルの出力電圧を電源
電圧よりも高くすることができる出力回路を得る。 【解決手段】 パッド１１をローレベルからハイレベル
にする際、出力回路部２のＰＭＯＳトランジスタＰ１を
オンさせて導通状態にさせるときは、抵抗値の小さいＮ
ＭＯＳトランジスタＮ４を用いてＰＭＯＳトランジスタ
Ｐ１を駆動させ、ＰＭＯＳトランジスタＰ１がオンして
パッド１１の電圧が上昇してＡＮＤ回路２２のしきい値
電圧以上になると、オンしたときの抵抗値が大きいＮＭ
ＯＳトランジスタＮ６を用いてＰＭＯＳトランジスタＰ
１を駆動させるようにした。
値の信号を出力する際、出力信号の遅延を大きくするこ
となく、出力回路におけるハイレベルの出力電圧を電源
電圧よりも高くすることができる出力回路を得る。 【解決手段】 パッド１１をローレベルからハイレベル
にする際、出力回路部２のＰＭＯＳトランジスタＰ１を
オンさせて導通状態にさせるときは、抵抗値の小さいＮ
ＭＯＳトランジスタＮ４を用いてＰＭＯＳトランジスタ
Ｐ１を駆動させ、ＰＭＯＳトランジスタＰ１がオンして
パッド１１の電圧が上昇してＡＮＤ回路２２のしきい値
電圧以上になると、オンしたときの抵抗値が大きいＮＭ
ＯＳトランジスタＮ６を用いてＰＭＯＳトランジスタＰ
１を駆動させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける出力回路に関し、特に電源電圧よりも高い電圧で
動作する回路とのインタフェースを行う出力回路に関す
る。
おける出力回路に関し、特に電源電圧よりも高い電圧で
動作する回路とのインタフェースを行う出力回路に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路における出力回路
の例として、図５に示すようなフローティングＮウエル
方式('９２.９.２９ 日経マイクロデバイス１９９２年
１０月号 Ｐ.８３〜 に記載)等がある。図５のフロー
ティングＮウエル方式の出力回路１００は、パッド１０
１に電源電圧ＶＣＣよりも高い電圧が印加されても電源
にリーク電流が流れ込まないようにする回路構成となっ
ている。一方、図５の出力回路１００は、電源電圧ＶＣ
Ｃのみの１電源構成であるが、図６に示すように、パッ
ド１０１に印加される高電圧と同じ電圧の電源電圧ＶＣ
Ｃ２を使用して、電源にリーク電流が流れ込まないよう
にした回路構成もある。
の例として、図５に示すようなフローティングＮウエル
方式('９２.９.２９ 日経マイクロデバイス１９９２年
１０月号 Ｐ.８３〜 に記載)等がある。図５のフロー
ティングＮウエル方式の出力回路１００は、パッド１０
１に電源電圧ＶＣＣよりも高い電圧が印加されても電源
にリーク電流が流れ込まないようにする回路構成となっ
ている。一方、図５の出力回路１００は、電源電圧ＶＣ
Ｃのみの１電源構成であるが、図６に示すように、パッ
ド１０１に印加される高電圧と同じ電圧の電源電圧ＶＣ
Ｃ２を使用して、電源にリーク電流が流れ込まないよう
にした回路構成もある。
【０００３】
【発明が解決しようとする課題】図７は、図５の出力回
路１００に外部回路を接続した例を示した図である。図
７で示しているように、図５の出力回路１００が、他の
高電圧の電源電圧ＶＣＣ２で動作する外部回路１１０に
接続される場合、出力回路１００の出力信号ＯＵＴの電
圧レベルがハイ（Ｈｉｇｈ）レベルのとき、該ハイレベ
ルの電圧は電源電圧ＶＣＣ２よりも低い。このため、外
部回路１１０の入力回路１１１を形成するＰチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼
ぶ）１１２及びＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタと呼ぶ）１１３が共にオンし
て、貫通電流が流れるという問題があった。
路１００に外部回路を接続した例を示した図である。図
７で示しているように、図５の出力回路１００が、他の
高電圧の電源電圧ＶＣＣ２で動作する外部回路１１０に
接続される場合、出力回路１００の出力信号ＯＵＴの電
圧レベルがハイ（Ｈｉｇｈ）レベルのとき、該ハイレベ
ルの電圧は電源電圧ＶＣＣ２よりも低い。このため、外
部回路１１０の入力回路１１１を形成するＰチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼
ぶ）１１２及びＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタと呼ぶ）１１３が共にオンし
て、貫通電流が流れるという問題があった。
【０００４】また、出力回路１００の出力端がハイイン
ピーダンスの場合、外部回路１１０における入力回路１
１１の貫通電流を防止するために、図８のようにプルア
ップ抵抗１１５を設ける場合がある。このようにするこ
とにより、出力回路１００の出力端がハイインピーダン
スの場合、電源電圧ＶＣＣ２に接続されたプルアップ抵
抗Ｒ１によって、外部回路１１０の入力電圧はＶＣＣ２
となり入力回路１１１に貫通電流は流れない。
ピーダンスの場合、外部回路１１０における入力回路１
１１の貫通電流を防止するために、図８のようにプルア
ップ抵抗１１５を設ける場合がある。このようにするこ
とにより、出力回路１００の出力端がハイインピーダン
スの場合、電源電圧ＶＣＣ２に接続されたプルアップ抵
抗Ｒ１によって、外部回路１１０の入力電圧はＶＣＣ２
となり入力回路１１１に貫通電流は流れない。
【０００５】しかし、出力回路１００の出力端がハイレ
ベルのときは、図９に示すように、電源電圧ＶＣＣ２か
らプルアップ抵抗１１５を通り、出力回路１００内のオ
ンしているＰＭＯＳトランジスタ１１７及びＮＭＯＳト
ランジスタ１１８，１１９，１２０を通って接地レベル
に電流が流れる電流経路１２５が形成される。したがっ
て、出力回路１００の出力信号ＯＵＴの電圧、すなわち
パッド１０１の電圧は、出力回路１００内の配線抵抗
と、ＰＭＯＳトランジスタ１１７及びＮＭＯＳトランジ
スタ１１８〜１２０の各オン抵抗の合成抵抗とを加算し
て得られる抵抗値とプルアップ抵抗１１５の抵抗値との
比によって決定される。すなわち、パッド１０１の電圧
は、外部回路１１０の電源電圧ＶＣＣ２よりも低い電圧
となり、図７と同様に、外部回路１１０の入力回路１１
１に貫通電流が流れる。
ベルのときは、図９に示すように、電源電圧ＶＣＣ２か
らプルアップ抵抗１１５を通り、出力回路１００内のオ
ンしているＰＭＯＳトランジスタ１１７及びＮＭＯＳト
ランジスタ１１８，１１９，１２０を通って接地レベル
に電流が流れる電流経路１２５が形成される。したがっ
て、出力回路１００の出力信号ＯＵＴの電圧、すなわち
パッド１０１の電圧は、出力回路１００内の配線抵抗
と、ＰＭＯＳトランジスタ１１７及びＮＭＯＳトランジ
スタ１１８〜１２０の各オン抵抗の合成抵抗とを加算し
て得られる抵抗値とプルアップ抵抗１１５の抵抗値との
比によって決定される。すなわち、パッド１０１の電圧
は、外部回路１１０の電源電圧ＶＣＣ２よりも低い電圧
となり、図７と同様に、外部回路１１０の入力回路１１
１に貫通電流が流れる。
【０００６】パッド１０１の電圧は下記（１０）式で表
される。 パッド電圧＝ＶＣＣ２×(出力回路１００内の合成抵抗)／{(プルアップ抵抗１ １５の抵抗値)＋(出力回路１００内の合成抵抗)}………………（１０）
される。 パッド電圧＝ＶＣＣ２×(出力回路１００内の合成抵抗)／{(プルアップ抵抗１ １５の抵抗値)＋(出力回路１００内の合成抵抗)}………………（１０）
【０００７】一方、入力回路１１１の貫通電流を防ぐた
めに、電源電圧ＶＣＣ２に接続されたプルアップ抵抗１
１５を用いて、出力回路１００の出力端、すなわちパッ
ド１０１をハイレベルにするときには、出力回路１００
の出力端がハイインピーダンスになるように制御するこ
とで、入力回路１１１の入力電圧を高くすることができ
る。しかし、このようにした場合の出力回路１００の出
力信号ＯＵＴの電圧波形は、図１０に示す(ｃ)の波形の
ようになり、出力回路１００の出力端をハイインピーダ
ンスにしない通常の場合における、プルアップ抵抗１１
５を設けていないときの出力信号ＯＵＴの電圧波形
（ａ）やプルアップ抵抗１１５を設けたときの出力信号
ＯＵＴの電圧波形(ｂ)に比べて、信号遅延が大きくなる
という問題があった。
めに、電源電圧ＶＣＣ２に接続されたプルアップ抵抗１
１５を用いて、出力回路１００の出力端、すなわちパッ
ド１０１をハイレベルにするときには、出力回路１００
の出力端がハイインピーダンスになるように制御するこ
とで、入力回路１１１の入力電圧を高くすることができ
る。しかし、このようにした場合の出力回路１００の出
力信号ＯＵＴの電圧波形は、図１０に示す(ｃ)の波形の
ようになり、出力回路１００の出力端をハイインピーダ
ンスにしない通常の場合における、プルアップ抵抗１１
５を設けていないときの出力信号ＯＵＴの電圧波形
（ａ）やプルアップ抵抗１１５を設けたときの出力信号
ＯＵＴの電圧波形(ｂ)に比べて、信号遅延が大きくなる
という問題があった。
【０００８】また、図９において、出力回路１００内の
電流経路１２５の抵抗を大きくすることにより、パッド
１０１の電圧を電源電圧ＶＣＣ２に近づけることができ
る。しかし、電流経路１２５の抵抗を大きくした部分を
用いて、出力回路１００の出力端をハイレベルにするた
めにＰＭＯＳトランジスタ１２１を駆動するため、ＰＭ
ＯＳトランジスタ１２１の駆動制御信号が遅延し、出力
信号ＯＵＴの電圧波形は図１０に示す(ｄ)の波形のよう
になって信号遅延が大きくなるという問題があった。
電流経路１２５の抵抗を大きくすることにより、パッド
１０１の電圧を電源電圧ＶＣＣ２に近づけることができ
る。しかし、電流経路１２５の抵抗を大きくした部分を
用いて、出力回路１００の出力端をハイレベルにするた
めにＰＭＯＳトランジスタ１２１を駆動するため、ＰＭ
ＯＳトランジスタ１２１の駆動制御信号が遅延し、出力
信号ＯＵＴの電圧波形は図１０に示す(ｄ)の波形のよう
になって信号遅延が大きくなるという問題があった。
【０００９】本発明は、上記のような問題を解決するた
めになされたものであり、電源電圧よりも高い電圧で動
作する回路に２値の信号を出力する際、出力信号の遅延
を大きくすることなく、出力回路におけるハイレベルの
出力電圧を電源電圧よりも高くすることができる出力回
路を得ることを目的とする。
めになされたものであり、電源電圧よりも高い電圧で動
作する回路に２値の信号を出力する際、出力信号の遅延
を大きくすることなく、出力回路におけるハイレベルの
出力電圧を電源電圧よりも高くすることができる出力回
路を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る出力回路
は、電源電圧よりも高い電圧で動作する回路に所定の出
力端子から２値の信号を出力する、フローティングＮウ
エル回路を用いた出力回路において、ハイレベルの信号
を出力端子から出力する際にオンして電源電圧を出力端
子に印加する第１のＰＭＯＳトランジスタと、出力端子
からハイレベルの信号を出力する際に該第１のＰＭＯＳ
トランジスタのゲートをローレベルの電圧に接続する第
１のＮＭＯＳトランジスタと、出力端子からハイレベル
の信号を出力する際に該第１のＰＭＯＳトランジスタの
ゲートをローレベルの電圧に接続する、オン時の抵抗が
該第１のＮＭＯＳトランジスタよりも十分に大きい第２
のＮＭＯＳトランジスタと、第１及び第２の各ＮＭＯＳ
トランジスタを第１のＰＭＯＳトランジスタのゲートに
それぞれ接続する、ゲートに電源電圧が印加されたノー
マリオンの第３のＮＭＯＳトランジスタと、出力端子の
電圧に応じて第１のＮＭＯＳトランジスタの動作制御を
行うことにより、出力端子からハイレベルの信号を出力
する際に第１のＰＭＯＳトランジスタのゲートをローレ
ベルの電圧に接続する第１及び第２の各ＮＭＯＳトラン
ジスタの切替制御を行う切替制御部と、出力端子からハ
イレベルの信号を出力する際に第１のＰＭＯＳトランジ
スタにおけるＮ型の基板ウエルをフローティング状態に
するフローティングＮウエル回路部とを備えるものであ
る。
は、電源電圧よりも高い電圧で動作する回路に所定の出
力端子から２値の信号を出力する、フローティングＮウ
エル回路を用いた出力回路において、ハイレベルの信号
を出力端子から出力する際にオンして電源電圧を出力端
子に印加する第１のＰＭＯＳトランジスタと、出力端子
からハイレベルの信号を出力する際に該第１のＰＭＯＳ
トランジスタのゲートをローレベルの電圧に接続する第
１のＮＭＯＳトランジスタと、出力端子からハイレベル
の信号を出力する際に該第１のＰＭＯＳトランジスタの
ゲートをローレベルの電圧に接続する、オン時の抵抗が
該第１のＮＭＯＳトランジスタよりも十分に大きい第２
のＮＭＯＳトランジスタと、第１及び第２の各ＮＭＯＳ
トランジスタを第１のＰＭＯＳトランジスタのゲートに
それぞれ接続する、ゲートに電源電圧が印加されたノー
マリオンの第３のＮＭＯＳトランジスタと、出力端子の
電圧に応じて第１のＮＭＯＳトランジスタの動作制御を
行うことにより、出力端子からハイレベルの信号を出力
する際に第１のＰＭＯＳトランジスタのゲートをローレ
ベルの電圧に接続する第１及び第２の各ＮＭＯＳトラン
ジスタの切替制御を行う切替制御部と、出力端子からハ
イレベルの信号を出力する際に第１のＰＭＯＳトランジ
スタにおけるＮ型の基板ウエルをフローティング状態に
するフローティングＮウエル回路部とを備えるものであ
る。
【００１１】また、この発明に係る出力回路は、電源電
圧よりも高い電圧で動作する回路に所定の出力端子から
２値の信号を出力する、フローティングＮウエル回路を
用いた出力回路において、ハイレベルの信号を上記出力
端子から出力する際にオンして電源電圧を出力端子に印
加する第１のＰＭＯＳトランジスタと、出力端子からハ
イレベルの信号を出力する際に、該第１のＰＭＯＳトラ
ンジスタのゲートをローレベルの電圧に接続する第１の
ＮＭＯＳトランジスタと、該第１のＮＭＯＳトランジス
タにおけるオン時の抵抗よりも十分に大きい所定の抵抗
値を有する抵抗と、出力端子からハイレベルの信号を出
力する際に、第１のＰＭＯＳトランジスタのゲートを該
抵抗を介してローレベルの電圧に接続する第２のＮＭＯ
Ｓトランジスタと、第１及び第２の各ＮＭＯＳトランジ
スタを第１のＰＭＯＳトランジスタのゲートにそれぞれ
接続する、ゲートに電源電圧が印加されたノーマリオン
の第３のＮＭＯＳトランジスタと、出力端子の電圧に応
じて第１のＮＭＯＳトランジスタの動作制御を行うこと
により、出力端子からハイレベルの信号を出力する際
に、第１のＰＭＯＳトランジスタのゲートをローレベル
の電圧に接続する第１及び第２の各ＮＭＯＳトランジス
タの切替制御を行う切替制御部と、出力端子からハイレ
ベルの信号を出力する際に、第１のＰＭＯＳトランジス
タにおけるＮ型の基板ウエルをフローティング状態にす
るフローティングＮウエル回路部とを備えるものであ
る。
圧よりも高い電圧で動作する回路に所定の出力端子から
２値の信号を出力する、フローティングＮウエル回路を
用いた出力回路において、ハイレベルの信号を上記出力
端子から出力する際にオンして電源電圧を出力端子に印
加する第１のＰＭＯＳトランジスタと、出力端子からハ
イレベルの信号を出力する際に、該第１のＰＭＯＳトラ
ンジスタのゲートをローレベルの電圧に接続する第１の
ＮＭＯＳトランジスタと、該第１のＮＭＯＳトランジス
タにおけるオン時の抵抗よりも十分に大きい所定の抵抗
値を有する抵抗と、出力端子からハイレベルの信号を出
力する際に、第１のＰＭＯＳトランジスタのゲートを該
抵抗を介してローレベルの電圧に接続する第２のＮＭＯ
Ｓトランジスタと、第１及び第２の各ＮＭＯＳトランジ
スタを第１のＰＭＯＳトランジスタのゲートにそれぞれ
接続する、ゲートに電源電圧が印加されたノーマリオン
の第３のＮＭＯＳトランジスタと、出力端子の電圧に応
じて第１のＮＭＯＳトランジスタの動作制御を行うこと
により、出力端子からハイレベルの信号を出力する際
に、第１のＰＭＯＳトランジスタのゲートをローレベル
の電圧に接続する第１及び第２の各ＮＭＯＳトランジス
タの切替制御を行う切替制御部と、出力端子からハイレ
ベルの信号を出力する際に、第１のＰＭＯＳトランジス
タにおけるＮ型の基板ウエルをフローティング状態にす
るフローティングＮウエル回路部とを備えるものであ
る。
【００１２】具体的には、上記切替制御部は、出力端子
の電圧がハイレベルのときは第１のＮＭＯＳトランジス
タをオフさせて遮断状態にし、出力端子の電圧がローレ
ベルからハイレベルへ変化するときは第１のＮＭＯＳト
ランジスタをオンさせるようにした。
の電圧がハイレベルのときは第１のＮＭＯＳトランジス
タをオフさせて遮断状態にし、出力端子の電圧がローレ
ベルからハイレベルへ変化するときは第１のＮＭＯＳト
ランジスタをオンさせるようにした。
【００１３】また、上記切替制御部は、第１のＰＭＯＳ
トランジスタのゲートに印加される電圧に応じて第１の
ＮＭＯＳトランジスタの動作制御を行うことにより、出
力端子からハイレベルの信号を出力する際に、第１のＰ
ＭＯＳトランジスタのゲートをローレベルの電圧に接続
する第１及び第２の各ＮＭＯＳトランジスタの切替制御
を行うようにしてもよい。
トランジスタのゲートに印加される電圧に応じて第１の
ＮＭＯＳトランジスタの動作制御を行うことにより、出
力端子からハイレベルの信号を出力する際に、第１のＰ
ＭＯＳトランジスタのゲートをローレベルの電圧に接続
する第１及び第２の各ＮＭＯＳトランジスタの切替制御
を行うようにしてもよい。
【００１４】この場合、上記切替制御部は、第１のＰＭ
ＯＳトランジスタのゲートに印加される電圧がローレベ
ルのときは第１のＮＭＯＳトランジスタをオフさせて遮
断状態にし、第１のＰＭＯＳトランジスタのゲートに印
加される電圧がハイレベルからローレベルへ変化すると
きは第１のＮＭＯＳトランジスタをオンさせるようにし
た。
ＯＳトランジスタのゲートに印加される電圧がローレベ
ルのときは第１のＮＭＯＳトランジスタをオフさせて遮
断状態にし、第１のＰＭＯＳトランジスタのゲートに印
加される電圧がハイレベルからローレベルへ変化すると
きは第１のＮＭＯＳトランジスタをオンさせるようにし
た。
【００１５】一方、上記フローティングＮウエル回路部
は、出力端子の電圧に応じて第１のＰＭＯＳトランジス
タにおけるＮ型の基板ウエルに電源電圧を印加する第２
のＰＭＯＳトランジスタと、出力端子の電圧に応じて第
１のＰＭＯＳトランジスタのゲートを第１及び第２の各
ＮＭＯＳトランジスタに接続する第３のＰＭＯＳトラン
ジスタと、ゲートに電源電圧が印加され、出力端子の電
圧に応じて第１のＰＭＯＳトランジスタのゲートに出力
端子の電圧を印加する第４のＰＭＯＳトランジスタとを
備え、第１から第４の各ＰＭＯＳトランジスタにおける
各Ｎ型の基板ウエルが接続されてなるようにした。
は、出力端子の電圧に応じて第１のＰＭＯＳトランジス
タにおけるＮ型の基板ウエルに電源電圧を印加する第２
のＰＭＯＳトランジスタと、出力端子の電圧に応じて第
１のＰＭＯＳトランジスタのゲートを第１及び第２の各
ＮＭＯＳトランジスタに接続する第３のＰＭＯＳトラン
ジスタと、ゲートに電源電圧が印加され、出力端子の電
圧に応じて第１のＰＭＯＳトランジスタのゲートに出力
端子の電圧を印加する第４のＰＭＯＳトランジスタとを
備え、第１から第４の各ＰＭＯＳトランジスタにおける
各Ｎ型の基板ウエルが接続されてなるようにした。
【００１６】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態における出力回路の例を示した回路図であり、
図１における出力回路１は、フローティングＮウエル方
式を用いたスリーステートバッファをなす構成になって
いる。図１の出力回路１は、内部回路１０からの出力信
号ＳＯをパッド１１を介して外部回路１２に出力するイ
ンタフェース回路であり、パッド１１には外部回路１２
のプルアップ抵抗Ｒ１が接続されている。出力回路１
は、所定の電源電圧ＶＣＣで動作するのに対して、外部
回路１２は、電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ
２で動作しており、例えば、電源電圧ＶＣＣが３Ｖであ
るのに対して、電源電圧ＶＣＣ２は５Ｖであるような場
合を示している。
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態における出力回路の例を示した回路図であり、
図１における出力回路１は、フローティングＮウエル方
式を用いたスリーステートバッファをなす構成になって
いる。図１の出力回路１は、内部回路１０からの出力信
号ＳＯをパッド１１を介して外部回路１２に出力するイ
ンタフェース回路であり、パッド１１には外部回路１２
のプルアップ抵抗Ｒ１が接続されている。出力回路１
は、所定の電源電圧ＶＣＣで動作するのに対して、外部
回路１２は、電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ
２で動作しており、例えば、電源電圧ＶＣＣが３Ｖであ
るのに対して、電源電圧ＶＣＣ２は５Ｖであるような場
合を示している。
【００１７】図１において、出力回路１は、パッド１１
に接続された外部回路１２に対して出力信号ＯＵＴを出
力する出力回路部２と、フローティングＮウエル回路を
有するリーク電流防止回路部３と、該リーク電流防止回
路部３を介して出力回路部２の動作制御を行うＮＡＮＤ
回路としての動作を行うＮＡＮＤ回路部４と、パッド１
１の電圧レベルに応じてＮＡＮＤ回路部４の内部回路の
切り替えを行う切替回路部５と、出力回路部２の動作制
御を行うＮＯＲ回路をなすＮＯＲ回路部６とで構成され
ている。なお、出力イネーブル信号ＯＥ＃における＃
は、ロー（Ｌｏｗ）アクティブであることを示してい
る。
に接続された外部回路１２に対して出力信号ＯＵＴを出
力する出力回路部２と、フローティングＮウエル回路を
有するリーク電流防止回路部３と、該リーク電流防止回
路部３を介して出力回路部２の動作制御を行うＮＡＮＤ
回路としての動作を行うＮＡＮＤ回路部４と、パッド１
１の電圧レベルに応じてＮＡＮＤ回路部４の内部回路の
切り替えを行う切替回路部５と、出力回路部２の動作制
御を行うＮＯＲ回路をなすＮＯＲ回路部６とで構成され
ている。なお、出力イネーブル信号ＯＥ＃における＃
は、ロー（Ｌｏｗ）アクティブであることを示してい
る。
【００１８】出力回路部２は、ＰＭＯＳトランジスタＰ
１、ＮＭＯＳトランジスタＮ１及びＮ２の直列回路で構
成されており、該直列回路は、電源電圧ＶＣＣと接地と
の間に接続され、ＰＭＯＳトランジスタＰ１とＮＭＯＳ
トランジスタＮ１との接続部が出力回路１の出力端をな
し、パッド１１に接続されている。なお、ＰＭＯＳトラ
ンジスタＰ１は、第１のＰＭＯＳトランジスタをなす。
１、ＮＭＯＳトランジスタＮ１及びＮ２の直列回路で構
成されており、該直列回路は、電源電圧ＶＣＣと接地と
の間に接続され、ＰＭＯＳトランジスタＰ１とＮＭＯＳ
トランジスタＮ１との接続部が出力回路１の出力端をな
し、パッド１１に接続されている。なお、ＰＭＯＳトラ
ンジスタＰ１は、第１のＰＭＯＳトランジスタをなす。
【００１９】ＰＭＯＳトランジスタＰ１のゲートには、
ＮＡＮＤ回路部４からの出力信号がリーク電流防止回路
部３を介して入力され、ＮＭＯＳトランジスタＮ１のゲ
ートには、電源電圧ＶＣＣが印加され、ＮＭＯＳトラン
ジスタＮ１はノーマリオンになっている。また、ＮＭＯ
ＳトランジスタＮ２のゲートには、ＮＯＲ回路部６から
の出力信号が入力されている。ＮＭＯＳトランジスタＮ
１は、パッド１１が電源電圧ＶＣＣ２まで上昇したとき
にＮＭＯＳトランジスタＮ２が破壊しないように、ＮＭ
ＯＳトランジスタＮ２のドレイン電圧を低下させてい
る。
ＮＡＮＤ回路部４からの出力信号がリーク電流防止回路
部３を介して入力され、ＮＭＯＳトランジスタＮ１のゲ
ートには、電源電圧ＶＣＣが印加され、ＮＭＯＳトラン
ジスタＮ１はノーマリオンになっている。また、ＮＭＯ
ＳトランジスタＮ２のゲートには、ＮＯＲ回路部６から
の出力信号が入力されている。ＮＭＯＳトランジスタＮ
１は、パッド１１が電源電圧ＶＣＣ２まで上昇したとき
にＮＭＯＳトランジスタＮ２が破壊しないように、ＮＭ
ＯＳトランジスタＮ２のドレイン電圧を低下させてい
る。
【００２０】次に、リーク電流防止回路部３は、ＰＭＯ
ＳトランジスタＰ２〜Ｐ４及びＮＭＯＳトランジスタＮ
３で構成されており、ＰＭＯＳトランジスタＰ２〜Ｐ４
がフローティングＮウエル回路を形成している。ＰＭＯ
ＳトランジスタＰ２〜Ｐ４の各Ｎ型の基板ウエルは接続
されており、該接続部は、出力回路部２のＰＭＯＳトラ
ンジスタＰ１におけるＮ型の基板ウエルに接続され、フ
ローティングＮウエルを形成している。なお、ＮＭＯＳ
トランジスタＮ３は第３のＮＭＯＳトランジスタをなし
ている。更に、ＰＭＯＳトランジスタＰ２は第２のＰＭ
ＯＳトランジスタを、ＰＭＯＳトランジスタＰ３は第３
のＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ４
は第４のＰＭＯＳトランジスタをなしている。
ＳトランジスタＰ２〜Ｐ４及びＮＭＯＳトランジスタＮ
３で構成されており、ＰＭＯＳトランジスタＰ２〜Ｐ４
がフローティングＮウエル回路を形成している。ＰＭＯ
ＳトランジスタＰ２〜Ｐ４の各Ｎ型の基板ウエルは接続
されており、該接続部は、出力回路部２のＰＭＯＳトラ
ンジスタＰ１におけるＮ型の基板ウエルに接続され、フ
ローティングＮウエルを形成している。なお、ＮＭＯＳ
トランジスタＮ３は第３のＮＭＯＳトランジスタをなし
ている。更に、ＰＭＯＳトランジスタＰ２は第２のＰＭ
ＯＳトランジスタを、ＰＭＯＳトランジスタＰ３は第３
のＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ４
は第４のＰＭＯＳトランジスタをなしている。
【００２１】ＰＭＯＳトランジスタＰ２は、電源電圧Ｖ
ＣＣとＰＭＯＳトランジスタＰ１のＮ型の基板ウエルと
の間に接続され、ゲートがパッド１１に接続されてい
る。ＮＡＮＤ回路部４の出力端とＰＭＯＳトランジスタ
Ｐ１のゲートとの間には、ＰＭＯＳトランジスタＰ３及
びＮＭＯＳトランジスタＮ３が並列に接続されている。
ＰＭＯＳトランジスタＰ３のゲートはパッド１１に接続
され、ＮＭＯＳトランジスタＮ３のゲートには電源電圧
ＶＣＣが印加されており、ＮＭＯＳトランジスタＮ３は
ノーマリオンになっている。また、ＰＭＯＳトランジス
タＰ４は、ＰＭＯＳトランジスタＰ１のゲートとパッド
１１との間に接続され、ゲートには電源電圧ＶＣＣが印
加されている。
ＣＣとＰＭＯＳトランジスタＰ１のＮ型の基板ウエルと
の間に接続され、ゲートがパッド１１に接続されてい
る。ＮＡＮＤ回路部４の出力端とＰＭＯＳトランジスタ
Ｐ１のゲートとの間には、ＰＭＯＳトランジスタＰ３及
びＮＭＯＳトランジスタＮ３が並列に接続されている。
ＰＭＯＳトランジスタＰ３のゲートはパッド１１に接続
され、ＮＭＯＳトランジスタＮ３のゲートには電源電圧
ＶＣＣが印加されており、ＮＭＯＳトランジスタＮ３は
ノーマリオンになっている。また、ＰＭＯＳトランジス
タＰ４は、ＰＭＯＳトランジスタＰ１のゲートとパッド
１１との間に接続され、ゲートには電源電圧ＶＣＣが印
加されている。
【００２２】パッド１１がロー（Ｌｏｗ）レベルのと
き、ＰＭＯＳトランジスタＰ２を介してフローティング
Ｎウエルに電源電圧ＶＣＣが印加される。パッド１１が
ハイレベルになるとＰＭＯＳトランジスタＰ２はオフ
し、フローティングＮウエルはフローティング状態へと
変化する。このため、パッド１１が電源電圧ＶＣＣ２ま
で上昇した場合に、出力回路部２のＰＭＯＳトランジス
タＰ１に形成される寄生ダイオードによって電源電圧Ｖ
ＣＣへリーク電流が流れることを防止できる。また、フ
ローティングＮウエルは、パッド１１が電源電圧ＶＣＣ
２まで上昇すると電源電圧ＶＣＣ２付近まで充電される
が、パッド１１がローレベルになると、ＰＭＯＳトラン
ジスタＰ２によって、再び電源電圧ＶＣＣになる。
き、ＰＭＯＳトランジスタＰ２を介してフローティング
Ｎウエルに電源電圧ＶＣＣが印加される。パッド１１が
ハイレベルになるとＰＭＯＳトランジスタＰ２はオフ
し、フローティングＮウエルはフローティング状態へと
変化する。このため、パッド１１が電源電圧ＶＣＣ２ま
で上昇した場合に、出力回路部２のＰＭＯＳトランジス
タＰ１に形成される寄生ダイオードによって電源電圧Ｖ
ＣＣへリーク電流が流れることを防止できる。また、フ
ローティングＮウエルは、パッド１１が電源電圧ＶＣＣ
２まで上昇すると電源電圧ＶＣＣ２付近まで充電される
が、パッド１１がローレベルになると、ＰＭＯＳトラン
ジスタＰ２によって、再び電源電圧ＶＣＣになる。
【００２３】一方、ＰＭＯＳトランジスタＰ４は、パッ
ド１１がローレベルのときにはオフして遮断状態とな
る。パッド１１が電源電圧ＶＣＣ２まで上昇するとオン
して導通状態となり、ＰＭＯＳトランジスタＰ１のゲー
トには電源電圧ＶＣＣ２が印加され、ＰＭＯＳトランジ
スタＰ１はオフして遮断状態になる。このため、パッド
１１が電源電圧ＶＣＣ２まで上昇した場合、電源電圧Ｖ
ＣＣへ電流が流れることを防止する。
ド１１がローレベルのときにはオフして遮断状態とな
る。パッド１１が電源電圧ＶＣＣ２まで上昇するとオン
して導通状態となり、ＰＭＯＳトランジスタＰ１のゲー
トには電源電圧ＶＣＣ２が印加され、ＰＭＯＳトランジ
スタＰ１はオフして遮断状態になる。このため、パッド
１１が電源電圧ＶＣＣ２まで上昇した場合、電源電圧Ｖ
ＣＣへ電流が流れることを防止する。
【００２４】また、ＮＡＮＤ回路部４の出力端がハイレ
ベルになった場合、ＮＭＯＳトランジスタＮ３を介して
ＰＭＯＳトランジスタＰ１のゲートに印加される電圧
は、電源電圧ＶＣＣからＮＭＯＳトランジスタＮ３のし
きい値電圧を減算した電圧となる。そこで、ＮＭＯＳト
ランジスタＮ３に並列にＰＭＯＳトランジスタＰ３を接
続することにより、ＰＭＯＳトランジスタＰ１のゲート
に印加される電圧は電源電圧ＶＣＣとなる。また、パッ
ド１１が電源電圧ＶＣＣ２になった場合、ＰＭＯＳトラ
ンジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ４が
オンして電源電圧ＶＣＣ２になっているが、ＰＭＯＳト
ランジスタＰ３のゲートは電源電圧ＶＣＣ２となり、Ｐ
ＭＯＳトランジスタＰ３はオフする。また、ＮＭＯＳト
ランジスタＮ３のゲートには電源電圧ＶＣＣが印加され
ており、ＮＡＮＤ回路部４へ電流が流れることを防止す
る。
ベルになった場合、ＮＭＯＳトランジスタＮ３を介して
ＰＭＯＳトランジスタＰ１のゲートに印加される電圧
は、電源電圧ＶＣＣからＮＭＯＳトランジスタＮ３のし
きい値電圧を減算した電圧となる。そこで、ＮＭＯＳト
ランジスタＮ３に並列にＰＭＯＳトランジスタＰ３を接
続することにより、ＰＭＯＳトランジスタＰ１のゲート
に印加される電圧は電源電圧ＶＣＣとなる。また、パッ
ド１１が電源電圧ＶＣＣ２になった場合、ＰＭＯＳトラ
ンジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ４が
オンして電源電圧ＶＣＣ２になっているが、ＰＭＯＳト
ランジスタＰ３のゲートは電源電圧ＶＣＣ２となり、Ｐ
ＭＯＳトランジスタＰ３はオフする。また、ＮＭＯＳト
ランジスタＮ３のゲートには電源電圧ＶＣＣが印加され
ており、ＮＡＮＤ回路部４へ電流が流れることを防止す
る。
【００２５】次に、ＮＡＮＤ回路部４は、ＰＭＯＳトラ
ンジスタＰ５，Ｐ６、ＮＭＯＳトランジスタＮ４〜Ｎ６
及びインバータ２１で構成されており、ＮＭＯＳトラン
ジスタＮ６はオンした時に抵抗をなす。ＮＭＯＳトラン
ジスタＮ６におけるオン時の抵抗は、ＮＭＯＳトランジ
スタＮ４におけるオン時の抵抗よりも十分に大きい。な
お、ＮＭＯＳトランジスタＮ４が第１のＮＭＯＳトラン
ジスタを、ＮＭＯＳトランジスタＮ６が第２のＮＭＯＳ
トランジスタをなす。
ンジスタＰ５，Ｐ６、ＮＭＯＳトランジスタＮ４〜Ｎ６
及びインバータ２１で構成されており、ＮＭＯＳトラン
ジスタＮ６はオンした時に抵抗をなす。ＮＭＯＳトラン
ジスタＮ６におけるオン時の抵抗は、ＮＭＯＳトランジ
スタＮ４におけるオン時の抵抗よりも十分に大きい。な
お、ＮＭＯＳトランジスタＮ４が第１のＮＭＯＳトラン
ジスタを、ＮＭＯＳトランジスタＮ６が第２のＮＭＯＳ
トランジスタをなす。
【００２６】ＰＭＯＳトランジスタＰ５、ＮＭＯＳトラ
ンジスタＮ４及びＮ５の直列回路が、電源電圧ＶＣＣと
接地との間に接続されている。更に、ＰＭＯＳトランジ
スタＰ６とＮＭＯＳトランジスタＮ６との直列回路がＰ
ＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ４と
の直列回路に並列に接続され、ＰＭＯＳトランジスタＰ
５，Ｐ６及びＮＭＯＳトランジスタＮ４，Ｎ６の接続部
がＮＡＮＤ回路部４の出力端をなしている。
ンジスタＮ４及びＮ５の直列回路が、電源電圧ＶＣＣと
接地との間に接続されている。更に、ＰＭＯＳトランジ
スタＰ６とＮＭＯＳトランジスタＮ６との直列回路がＰ
ＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ４と
の直列回路に並列に接続され、ＰＭＯＳトランジスタＰ
５，Ｐ６及びＮＭＯＳトランジスタＮ４，Ｎ６の接続部
がＮＡＮＤ回路部４の出力端をなしている。
【００２７】ＰＭＯＳトランジスタＰ５及びＮＭＯＳト
ランジスタＮ６の各ゲートには、内部回路１０からの出
力信号ＳＯが入力され、ＮＭＯＳトランジスタＮ４のゲ
ートには切替回路部５からの出力信号が入力される。ま
た、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジス
タＮ５の各ゲートには、内部回路１０からの出力イネー
ブル信号ＯＥ＃がインバータ２１を介して入力されてい
る。
ランジスタＮ６の各ゲートには、内部回路１０からの出
力信号ＳＯが入力され、ＮＭＯＳトランジスタＮ４のゲ
ートには切替回路部５からの出力信号が入力される。ま
た、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジス
タＮ５の各ゲートには、内部回路１０からの出力イネー
ブル信号ＯＥ＃がインバータ２１を介して入力されてい
る。
【００２８】切替回路部５は、一方の入力端が反転入力
端をなすＡＮＤ回路２２で構成されており、該ＡＮＤ回
路２２において、反転入力端にはパッド１１の電圧が印
加され、非反転入力端には内部回路１０からの出力信号
ＳＯが入力され、出力端はＮＭＯＳトランジスタＮ４の
ゲートに接続されている。
端をなすＡＮＤ回路２２で構成されており、該ＡＮＤ回
路２２において、反転入力端にはパッド１１の電圧が印
加され、非反転入力端には内部回路１０からの出力信号
ＳＯが入力され、出力端はＮＭＯＳトランジスタＮ４の
ゲートに接続されている。
【００２９】一方、ＮＯＲ回路部６は、ＰＭＯＳトラン
ジスタＰ７，Ｐ８及びＮＭＯＳトランジスタＮ７，Ｎ８
で形成されたＮＯＲ回路からなり、該ＮＯＲ回路の出力
端をなすＰＭＯＳトランジスタＰ８、ＮＭＯＳトランジ
スタＮ７及びＮ８の接続部は、出力回路部２におけるＮ
ＭＯＳトランジスタＮ２のゲートに接続されている。ま
た、ＮＯＲ回路の一方の入力端をなすＰＭＯＳトランジ
スタＰ７のゲートとＮＭＯＳトランジスタＮ８のゲート
との接続部には、内部回路１０からの出力イネーブル信
号ＯＥ＃が入力され、ＮＯＲ回路の他方の入力端をなす
ＰＭＯＳトランジスタＰ８のゲートとＮＭＯＳトランジ
スタＮ７のゲートとの接続部には、内部回路１０からの
出力信号ＳＯが入力される。
ジスタＰ７，Ｐ８及びＮＭＯＳトランジスタＮ７，Ｎ８
で形成されたＮＯＲ回路からなり、該ＮＯＲ回路の出力
端をなすＰＭＯＳトランジスタＰ８、ＮＭＯＳトランジ
スタＮ７及びＮ８の接続部は、出力回路部２におけるＮ
ＭＯＳトランジスタＮ２のゲートに接続されている。ま
た、ＮＯＲ回路の一方の入力端をなすＰＭＯＳトランジ
スタＰ７のゲートとＮＭＯＳトランジスタＮ８のゲート
との接続部には、内部回路１０からの出力イネーブル信
号ＯＥ＃が入力され、ＮＯＲ回路の他方の入力端をなす
ＰＭＯＳトランジスタＰ８のゲートとＮＭＯＳトランジ
スタＮ７のゲートとの接続部には、内部回路１０からの
出力信号ＳＯが入力される。
【００３０】このような構成において、ＮＡＮＤ回路部
４及び切替回路部５の動作について説明する。まず、内
部回路１０から入力される出力イネーブル信号ＯＥ＃が
ハイレベルの場合について説明する。出力イネーブル信
号ＯＥ＃がハイレベルになると、ＮＡＮＤ回路部４のＮ
ＭＯＳトランジスタＮ５がオフして遮断状態になると共
にＰＭＯＳトランジスタＰ６がオンして導通状態になる
ことから、ＮＡＮＤ回路部４の出力端はハイレベルとな
る。このため、出力回路部２のＰＭＯＳトランジスタＰ
１はオフして遮断状態となる。
４及び切替回路部５の動作について説明する。まず、内
部回路１０から入力される出力イネーブル信号ＯＥ＃が
ハイレベルの場合について説明する。出力イネーブル信
号ＯＥ＃がハイレベルになると、ＮＡＮＤ回路部４のＮ
ＭＯＳトランジスタＮ５がオフして遮断状態になると共
にＰＭＯＳトランジスタＰ６がオンして導通状態になる
ことから、ＮＡＮＤ回路部４の出力端はハイレベルとな
る。このため、出力回路部２のＰＭＯＳトランジスタＰ
１はオフして遮断状態となる。
【００３１】更に、ＮＯＲ回路部６において、ＰＭＯＳ
トランジスタＰ７がオフして遮断状態になると共に、Ｎ
ＭＯＳトランジスタＮ８がオンして導通状態になる。こ
のため、出力回路部２のＮＭＯＳトランジスタＮ２はオ
フして遮断状態になることから、出力回路部２の出力端
はハイインピーダンス状態になるが、パッド１１は、プ
ルアップ抵抗Ｒ１によって電源電圧ＶＣＣ２のハイレベ
ルとなる。
トランジスタＰ７がオフして遮断状態になると共に、Ｎ
ＭＯＳトランジスタＮ８がオンして導通状態になる。こ
のため、出力回路部２のＮＭＯＳトランジスタＮ２はオ
フして遮断状態になることから、出力回路部２の出力端
はハイインピーダンス状態になるが、パッド１１は、プ
ルアップ抵抗Ｒ１によって電源電圧ＶＣＣ２のハイレベ
ルとなる。
【００３２】次に、内部回路１０から入力される出力イ
ネーブル信号ＯＥ＃がローレベルの場合について説明す
る。出力イネーブル信号ＯＥ＃がローレベルになると、
ＮＡＮＤ回路部４のＮＭＯＳトランジスタＮ５がオンし
て導通状態になると共にＰＭＯＳトランジスタＰ６がオ
フして遮断状態になる。更に、ＮＯＲ回路部６におい
て、ＰＭＯＳトランジスタＰ７がオンして導通状態にな
ると共に、ＮＭＯＳトランジスタＮ８がオフして遮断状
態になる。
ネーブル信号ＯＥ＃がローレベルの場合について説明す
る。出力イネーブル信号ＯＥ＃がローレベルになると、
ＮＡＮＤ回路部４のＮＭＯＳトランジスタＮ５がオンし
て導通状態になると共にＰＭＯＳトランジスタＰ６がオ
フして遮断状態になる。更に、ＮＯＲ回路部６におい
て、ＰＭＯＳトランジスタＰ７がオンして導通状態にな
ると共に、ＮＭＯＳトランジスタＮ８がオフして遮断状
態になる。
【００３３】このような状態で、内部回路１０からの出
力信号ＳＯがハイレベルからローレベルに遷移すると、
ＰＭＯＳトランジスタＰ５がオンして導通状態となりＮ
ＭＯＳトランジスタＮ６がオフして遮断状態となる。更
に、切替回路部５のＡＮＤ回路２２の出力端はローレベ
ルとなり、ＮＭＯＳトランジスタＮ４はオフして遮断状
態となる。このことから、ＮＡＮＤ回路部４の出力端は
ハイレベルとなる。更に、ＮＯＲ回路部６において、Ｐ
ＭＯＳトランジスタＰ８はオンして導通状態になると共
にＮＭＯＳトランジスタＮ７はオフして遮断状態とな
る。このため、ＮＯＲ回路部６の出力端はハイレベルと
なり、出力回路部２のＮＭＯＳトランジスタＮ２がオン
して導通状態となる。これらのことから、パッド１１は
ローレベルとなる。
力信号ＳＯがハイレベルからローレベルに遷移すると、
ＰＭＯＳトランジスタＰ５がオンして導通状態となりＮ
ＭＯＳトランジスタＮ６がオフして遮断状態となる。更
に、切替回路部５のＡＮＤ回路２２の出力端はローレベ
ルとなり、ＮＭＯＳトランジスタＮ４はオフして遮断状
態となる。このことから、ＮＡＮＤ回路部４の出力端は
ハイレベルとなる。更に、ＮＯＲ回路部６において、Ｐ
ＭＯＳトランジスタＰ８はオンして導通状態になると共
にＮＭＯＳトランジスタＮ７はオフして遮断状態とな
る。このため、ＮＯＲ回路部６の出力端はハイレベルと
なり、出力回路部２のＮＭＯＳトランジスタＮ２がオン
して導通状態となる。これらのことから、パッド１１は
ローレベルとなる。
【００３４】次に、内部回路１０からの出力信号ＳＯが
ローレベルからハイレベルに遷移すると、ＰＭＯＳトラ
ンジスタＰ５がオフして遮断状態となりＮＭＯＳトラン
ジスタＮ６がオンして抵抗として動作する。更に、パッ
ド１１がローレベルであるため切替回路部５のＡＮＤ回
路２２の出力端はハイレベルとなり、ＮＭＯＳトランジ
スタＮ４はオンして導通状態となる。このことから、Ｎ
ＡＮＤ回路部４の出力端はローレベルとなり、出力回路
部２のＰＭＯＳトランジスタＰ１は、抵抗値の低いＮＭ
ＯＳトランジスタＮ４で駆動され、ＰＭＯＳトランジス
タＰ１の動作に遅延が生じないようにすることができ
る。
ローレベルからハイレベルに遷移すると、ＰＭＯＳトラ
ンジスタＰ５がオフして遮断状態となりＮＭＯＳトラン
ジスタＮ６がオンして抵抗として動作する。更に、パッ
ド１１がローレベルであるため切替回路部５のＡＮＤ回
路２２の出力端はハイレベルとなり、ＮＭＯＳトランジ
スタＮ４はオンして導通状態となる。このことから、Ｎ
ＡＮＤ回路部４の出力端はローレベルとなり、出力回路
部２のＰＭＯＳトランジスタＰ１は、抵抗値の低いＮＭ
ＯＳトランジスタＮ４で駆動され、ＰＭＯＳトランジス
タＰ１の動作に遅延が生じないようにすることができ
る。
【００３５】更に、ＮＯＲ回路部６においては、ＰＭＯ
ＳトランジスタＰ８はオフして遮断状態になると共にＮ
ＭＯＳトランジスタＮ７はオンして導通状態となる。こ
のため、ＮＯＲ回路部６の出力端はローレベルとなり、
出力回路部２のＮＭＯＳトランジスタＮ２がオフして遮
断状態となる。これらのことから、パッド１１の電圧が
上昇して、切替回路部５におけるＡＮＤ回路２２の反転
入力端の電圧が上昇し、やがてＡＮＤ回路２２の出力端
はローレベルとなり、ＮＭＯＳトランジスタＮ４はオフ
して遮断状態となる。このため、出力回路部２のＰＭＯ
ＳトランジスタＰ１は、ＮＭＯＳトランジスタＮ４のオ
ン時よりも十分に抵抗値の大きいＮＭＯＳトランジスタ
Ｎ６で駆動され、パッド１１の電圧を電源電圧ＶＣＣ２
に近づける。
ＳトランジスタＰ８はオフして遮断状態になると共にＮ
ＭＯＳトランジスタＮ７はオンして導通状態となる。こ
のため、ＮＯＲ回路部６の出力端はローレベルとなり、
出力回路部２のＮＭＯＳトランジスタＮ２がオフして遮
断状態となる。これらのことから、パッド１１の電圧が
上昇して、切替回路部５におけるＡＮＤ回路２２の反転
入力端の電圧が上昇し、やがてＡＮＤ回路２２の出力端
はローレベルとなり、ＮＭＯＳトランジスタＮ４はオフ
して遮断状態となる。このため、出力回路部２のＰＭＯ
ＳトランジスタＰ１は、ＮＭＯＳトランジスタＮ４のオ
ン時よりも十分に抵抗値の大きいＮＭＯＳトランジスタ
Ｎ６で駆動され、パッド１１の電圧を電源電圧ＶＣＣ２
に近づける。
【００３６】ここで、パッド１１の電圧は下記（１）式
で表される。 パッド電圧＝ＶＣＣ２×(出力回路１内の合成抵抗)／{(プルアップ抵抗Ｒ１の 抵抗値)＋(出力回路１内の合成抵抗)}………………（１）
で表される。 パッド電圧＝ＶＣＣ２×(出力回路１内の合成抵抗)／{(プルアップ抵抗Ｒ１の 抵抗値)＋(出力回路１内の合成抵抗)}………………（１）
【００３７】ＮＭＯＳトランジスタＮ６のオン時の抵抗
値を大きくすればするほど、電源電圧ＶＣＣ２→プルア
ップ抵抗Ｒ１→ＰＭＯＳトランジスタＰ４→ＮＭＯＳト
ランジスタＮ３→ＮＭＯＳトランジスタＮ６→ＮＭＯＳ
トランジスタＮ５→接地という経路で流れる貫通電流を
小さくすることができる。すなわち、上記（１）式から
も分かるように、ＮＭＯＳトランジスタＮ６のオン時の
抵抗値を大きくすればするほどパッド１１の電圧は電源
電圧ＶＣＣ２に近づけることができる。
値を大きくすればするほど、電源電圧ＶＣＣ２→プルア
ップ抵抗Ｒ１→ＰＭＯＳトランジスタＰ４→ＮＭＯＳト
ランジスタＮ３→ＮＭＯＳトランジスタＮ６→ＮＭＯＳ
トランジスタＮ５→接地という経路で流れる貫通電流を
小さくすることができる。すなわち、上記（１）式から
も分かるように、ＮＭＯＳトランジスタＮ６のオン時の
抵抗値を大きくすればするほどパッド１１の電圧は電源
電圧ＶＣＣ２に近づけることができる。
【００３８】例えば、ＮＭＯＳトランジスタＮ４にオン
時の抵抗が小さいスイッチングトランジスタを使用する
と共に、ＮＭＯＳトランジスタＮ６がオンしたときの抵
抗値が数十ｋΩ〜１ＭΩにすると、出力回路１における
出力信号ＯＵＴの電圧波形は、図２の（ｅ）で示すよう
になり、点線で示した（ａ）〜（ｄ）の従来の波形より
も立ち上がり時における遅延が小さくなっていることが
分かる。
時の抵抗が小さいスイッチングトランジスタを使用する
と共に、ＮＭＯＳトランジスタＮ６がオンしたときの抵
抗値が数十ｋΩ〜１ＭΩにすると、出力回路１における
出力信号ＯＵＴの電圧波形は、図２の（ｅ）で示すよう
になり、点線で示した（ａ）〜（ｄ）の従来の波形より
も立ち上がり時における遅延が小さくなっていることが
分かる。
【００３９】一方、図１では、パッド１１の電圧に応じ
てＮＭＯＳトランジスタＮ４とＮ６との切り替えを行う
ようにしたが、図３で示すように、ＮＡＮＤ回路部４の
出力電圧に応じてＮＭＯＳトランジスタＮ４とＮ６との
切り替えを行うようにしてもよい。この場合、切替回路
部５におけるＡＮＤ回路２２の各入力端を共に非反転入
力端にし、該一方の入力端にＮＡＮＤ回路部４の出力電
圧を印加するようにすればよい。
てＮＭＯＳトランジスタＮ４とＮ６との切り替えを行う
ようにしたが、図３で示すように、ＮＡＮＤ回路部４の
出力電圧に応じてＮＭＯＳトランジスタＮ４とＮ６との
切り替えを行うようにしてもよい。この場合、切替回路
部５におけるＡＮＤ回路２２の各入力端を共に非反転入
力端にし、該一方の入力端にＮＡＮＤ回路部４の出力電
圧を印加するようにすればよい。
【００４０】図３のようにした場合、内部回路１０から
入力される出力イネーブル信号ＯＥ＃がローレベルであ
り、内部回路１０からの出力信号ＳＯがローレベルから
ハイレベルに遷移すると、ＰＭＯＳトランジスタＰ５が
オフして遮断状態となりＮＭＯＳトランジスタＮ６がオ
ンして抵抗として動作する。更に、ＮＡＮＤ回路部４の
出力端がハイレベルであるため切替回路部５のＡＮＤ回
路２２の出力端はハイレベルとなり、ＮＭＯＳトランジ
スタＮ４はオンして導通状態となる。
入力される出力イネーブル信号ＯＥ＃がローレベルであ
り、内部回路１０からの出力信号ＳＯがローレベルから
ハイレベルに遷移すると、ＰＭＯＳトランジスタＰ５が
オフして遮断状態となりＮＭＯＳトランジスタＮ６がオ
ンして抵抗として動作する。更に、ＮＡＮＤ回路部４の
出力端がハイレベルであるため切替回路部５のＡＮＤ回
路２２の出力端はハイレベルとなり、ＮＭＯＳトランジ
スタＮ４はオンして導通状態となる。
【００４１】このことから、ＮＡＮＤ回路部４の出力端
はローレベルとなり、出力回路部２のＰＭＯＳトランジ
スタＰ１は、抵抗値の低いＮＭＯＳトランジスタＮ４で
駆動され、ＰＭＯＳトランジスタＰ１の動作に遅延が生
じないようにすることができる。ＮＡＮＤ回路部４の出
力端がローレベルになることによって、ＡＮＤ回路２２
の出力端はローレベルとなり、ＮＭＯＳトランジスタＮ
４はオフして遮断状態となる。このため、出力回路部２
のＰＭＯＳトランジスタＰ１は、抵抗値の大きいＮＭＯ
ＳトランジスタＮ６で駆動され、パッド１１の電圧を電
源電圧ＶＣＣ２に近づけることができる。なお、その他
の動作については、図１の場合と同じであるのでその説
明を省略する。このように、図３のようにすることによ
っても、図１と同様の効果を得ることができる。
はローレベルとなり、出力回路部２のＰＭＯＳトランジ
スタＰ１は、抵抗値の低いＮＭＯＳトランジスタＮ４で
駆動され、ＰＭＯＳトランジスタＰ１の動作に遅延が生
じないようにすることができる。ＮＡＮＤ回路部４の出
力端がローレベルになることによって、ＡＮＤ回路２２
の出力端はローレベルとなり、ＮＭＯＳトランジスタＮ
４はオフして遮断状態となる。このため、出力回路部２
のＰＭＯＳトランジスタＰ１は、抵抗値の大きいＮＭＯ
ＳトランジスタＮ６で駆動され、パッド１１の電圧を電
源電圧ＶＣＣ２に近づけることができる。なお、その他
の動作については、図１の場合と同じであるのでその説
明を省略する。このように、図３のようにすることによ
っても、図１と同様の効果を得ることができる。
【００４２】また、上記説明では、ＮＭＯＳトランジス
タＮ６をオン時に抵抗をなすものを使用したが、図４で
示すように、ＮＭＯＳトランジスタＮ６の代わりにスイ
ッチングトランジスタであるＮＭＯＳトランジスタＮ６
ａと抵抗Ｒ２の直列回路に置き換えるようにしてもよ
く、この場合、ＮＭＯＳトランジスタＮ６ａのゲートに
内部回路１０からの出力信号ＳＯが入力される。このよ
うにした場合も、図１及び図３の場合と同様の効果を得
ることができる。なお、図４では、ＮＡＮＤ回路部のみ
を示しているが、その他の回路は、図１又は図３と同様
であるので省略している。
タＮ６をオン時に抵抗をなすものを使用したが、図４で
示すように、ＮＭＯＳトランジスタＮ６の代わりにスイ
ッチングトランジスタであるＮＭＯＳトランジスタＮ６
ａと抵抗Ｒ２の直列回路に置き換えるようにしてもよ
く、この場合、ＮＭＯＳトランジスタＮ６ａのゲートに
内部回路１０からの出力信号ＳＯが入力される。このよ
うにした場合も、図１及び図３の場合と同様の効果を得
ることができる。なお、図４では、ＮＡＮＤ回路部のみ
を示しているが、その他の回路は、図１又は図３と同様
であるので省略している。
【００４３】上記のように、本実施の形態における出力
回路は、パッド１１をローレベルからハイレベルにする
際、出力回路部２のＰＭＯＳトランジスタＰ１をオンさ
せて導通状態にさせるときは、抵抗値の小さいＮＭＯＳ
トランジスタＮ４を用いてＰＭＯＳトランジスタＰ１を
駆動させ、ＰＭＯＳトランジスタＰ１がオンしてパッド
１１の電圧が上昇してＡＮＤ回路２２のしきい値電圧以
上になると、オンしたときの抵抗値が大きいＮＭＯＳト
ランジスタＮ６を用いてＰＭＯＳトランジスタＰ１を駆
動させるようにした。このことから、電源電圧ＶＣＣで
動作する出力回路の出力端が、プルアップ抵抗によって
電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加され
ている場合において、該出力端からの出力電圧の立ち上
がりを速くすることができると共に、該出力端の電圧を
電源電圧ＶＣＣ２に近づけることができ、出力端に接続
された外部回路の入力回路部に貫通電流が流れることを
防止することができる。
回路は、パッド１１をローレベルからハイレベルにする
際、出力回路部２のＰＭＯＳトランジスタＰ１をオンさ
せて導通状態にさせるときは、抵抗値の小さいＮＭＯＳ
トランジスタＮ４を用いてＰＭＯＳトランジスタＰ１を
駆動させ、ＰＭＯＳトランジスタＰ１がオンしてパッド
１１の電圧が上昇してＡＮＤ回路２２のしきい値電圧以
上になると、オンしたときの抵抗値が大きいＮＭＯＳト
ランジスタＮ６を用いてＰＭＯＳトランジスタＰ１を駆
動させるようにした。このことから、電源電圧ＶＣＣで
動作する出力回路の出力端が、プルアップ抵抗によって
電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加され
ている場合において、該出力端からの出力電圧の立ち上
がりを速くすることができると共に、該出力端の電圧を
電源電圧ＶＣＣ２に近づけることができ、出力端に接続
された外部回路の入力回路部に貫通電流が流れることを
防止することができる。
【００４４】
【発明の効果】上記の説明から明らかなように、本発明
の出力回路によれば、出力端子をローレベルからハイレ
ベルにする際、第１のＰＭＯＳトランジスタをオンさせ
て導通状態にさせるときは、抵抗値の小さい第１のＮＭ
ＯＳトランジスタを用いて第１のＰＭＯＳトランジスタ
を駆動させ、第１のＰＭＯＳトランジスタがオンして出
力端子の電圧が上昇して所定の電圧以上になると、オン
したときの抵抗値が大きい第２のＮＭＯＳトランジスタ
を用いて第１のＰＭＯＳトランジスタを駆動させるよう
にした。このことから、電源電圧ＶＣＣで動作する出力
回路の出力端子が、プルアップ抵抗によって電源電圧Ｖ
ＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合
において、出力端子からハイレベルの信号を出力する際
に、該出力端子からの出力電圧の立ち上がりを速くする
ことができると共に、該出力端子の電圧を電源電圧ＶＣ
Ｃ２に近づけることができ、出力端子に接続された外部
回路の入力回路部に貫通電流が流れることを防止するこ
とができる。
の出力回路によれば、出力端子をローレベルからハイレ
ベルにする際、第１のＰＭＯＳトランジスタをオンさせ
て導通状態にさせるときは、抵抗値の小さい第１のＮＭ
ＯＳトランジスタを用いて第１のＰＭＯＳトランジスタ
を駆動させ、第１のＰＭＯＳトランジスタがオンして出
力端子の電圧が上昇して所定の電圧以上になると、オン
したときの抵抗値が大きい第２のＮＭＯＳトランジスタ
を用いて第１のＰＭＯＳトランジスタを駆動させるよう
にした。このことから、電源電圧ＶＣＣで動作する出力
回路の出力端子が、プルアップ抵抗によって電源電圧Ｖ
ＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合
において、出力端子からハイレベルの信号を出力する際
に、該出力端子からの出力電圧の立ち上がりを速くする
ことができると共に、該出力端子の電圧を電源電圧ＶＣ
Ｃ２に近づけることができ、出力端子に接続された外部
回路の入力回路部に貫通電流が流れることを防止するこ
とができる。
【００４５】また、本発明の出力回路によれば、出力端
子をローレベルからハイレベルにする際、第１のＰＭＯ
Ｓトランジスタをオンさせて導通状態にさせるときは、
抵抗値の小さい第１のＮＭＯＳトランジスタを用いて第
１のＰＭＯＳトランジスタを駆動させ、第１のＰＭＯＳ
トランジスタがオンして出力端子の電圧が上昇して所定
の電圧以上になると、第２のＮＭＯＳトランジスタを駆
動させて第１のＰＭＯＳトランジスタのゲートを所定の
抵抗を介してローレベルの電圧に接続するようにした。
このことから、電源電圧ＶＣＣで動作する出力回路の出
力端子が、プルアップ抵抗によって電源電圧ＶＣＣより
も高い電源電圧ＶＣＣ２が印加されている場合におい
て、出力端子からハイレベルの信号を出力する際に、該
出力端子からの出力電圧の立ち上がりを速くすることが
できると共に、該出力端子の電圧を電源電圧ＶＣＣ２に
近づけることができ、出力端子に接続された外部回路の
入力回路部に貫通電流が流れることを防止することがで
きる。
子をローレベルからハイレベルにする際、第１のＰＭＯ
Ｓトランジスタをオンさせて導通状態にさせるときは、
抵抗値の小さい第１のＮＭＯＳトランジスタを用いて第
１のＰＭＯＳトランジスタを駆動させ、第１のＰＭＯＳ
トランジスタがオンして出力端子の電圧が上昇して所定
の電圧以上になると、第２のＮＭＯＳトランジスタを駆
動させて第１のＰＭＯＳトランジスタのゲートを所定の
抵抗を介してローレベルの電圧に接続するようにした。
このことから、電源電圧ＶＣＣで動作する出力回路の出
力端子が、プルアップ抵抗によって電源電圧ＶＣＣより
も高い電源電圧ＶＣＣ２が印加されている場合におい
て、出力端子からハイレベルの信号を出力する際に、該
出力端子からの出力電圧の立ち上がりを速くすることが
できると共に、該出力端子の電圧を電源電圧ＶＣＣ２に
近づけることができ、出力端子に接続された外部回路の
入力回路部に貫通電流が流れることを防止することがで
きる。
【００４６】具体的には、上記切替制御部は、出力端子
の電圧がハイレベルのときは第１のＮＭＯＳトランジス
タをオフさせて遮断状態にし、出力端子の電圧がローレ
ベルからハイレベルへ変化するときは第１のＮＭＯＳト
ランジスタをオンさせるようにした。このことから、電
源電圧ＶＣＣで動作する出力回路の出力端子が、プルア
ップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧Ｖ
ＣＣ２が印加されている場合において、出力端子からハ
イレベルの信号を出力する際に、該出力端子からの出力
電圧の立ち上がりを確実に速くすることができる。
の電圧がハイレベルのときは第１のＮＭＯＳトランジス
タをオフさせて遮断状態にし、出力端子の電圧がローレ
ベルからハイレベルへ変化するときは第１のＮＭＯＳト
ランジスタをオンさせるようにした。このことから、電
源電圧ＶＣＣで動作する出力回路の出力端子が、プルア
ップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧Ｖ
ＣＣ２が印加されている場合において、出力端子からハ
イレベルの信号を出力する際に、該出力端子からの出力
電圧の立ち上がりを確実に速くすることができる。
【００４７】また、上記切替制御部は、第１のＰＭＯＳ
トランジスタのゲートに印加される電圧に応じて第１の
ＮＭＯＳトランジスタの動作制御を行うことにより、出
力端子からハイレベルの信号を出力する際に第１のＰＭ
ＯＳトランジスタのゲートをローレベルの電圧に接続す
る第１及び第２の各ＮＭＯＳトランジスタの切替制御を
行うようにした。このようにした場合においても、電源
電圧ＶＣＣで動作する出力回路の出力端子が、プルアッ
プ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣ
Ｃ２が印加されている場合において、出力端子からハイ
レベルの信号を出力する際に、該出力端子からの出力電
圧の立ち上がりを確実に速くすることができる。
トランジスタのゲートに印加される電圧に応じて第１の
ＮＭＯＳトランジスタの動作制御を行うことにより、出
力端子からハイレベルの信号を出力する際に第１のＰＭ
ＯＳトランジスタのゲートをローレベルの電圧に接続す
る第１及び第２の各ＮＭＯＳトランジスタの切替制御を
行うようにした。このようにした場合においても、電源
電圧ＶＣＣで動作する出力回路の出力端子が、プルアッ
プ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣ
Ｃ２が印加されている場合において、出力端子からハイ
レベルの信号を出力する際に、該出力端子からの出力電
圧の立ち上がりを確実に速くすることができる。
【００４８】この場合、上記切替制御部は、第１のＰＭ
ＯＳトランジスタのゲートに印加される電圧がローレベ
ルのときは第１のＮＭＯＳトランジスタをオフさせて遮
断状態にし、第１のＰＭＯＳトランジスタのゲートに印
加される電圧がハイレベルからローレベルへ変化すると
きは第１のＮＭＯＳトランジスタをオンさせるようにし
た。このことから、電源電圧ＶＣＣで動作する出力回路
の出力端子が、プルアップ抵抗によって電源電圧ＶＣＣ
よりも高い電源電圧ＶＣＣ２が印加されている場合にお
いて、出力端子からハイレベルの信号を出力する際に、
該出力端子からの出力電圧の立ち上がりを確実に速くす
ることができる。
ＯＳトランジスタのゲートに印加される電圧がローレベ
ルのときは第１のＮＭＯＳトランジスタをオフさせて遮
断状態にし、第１のＰＭＯＳトランジスタのゲートに印
加される電圧がハイレベルからローレベルへ変化すると
きは第１のＮＭＯＳトランジスタをオンさせるようにし
た。このことから、電源電圧ＶＣＣで動作する出力回路
の出力端子が、プルアップ抵抗によって電源電圧ＶＣＣ
よりも高い電源電圧ＶＣＣ２が印加されている場合にお
いて、出力端子からハイレベルの信号を出力する際に、
該出力端子からの出力電圧の立ち上がりを確実に速くす
ることができる。
【００４９】一方、上記フローティングＮウエル回路部
は、出力端子の電圧に応じて第１のＰＭＯＳトランジス
タにおけるＮ型の基板ウエルに電源電圧を印加する第２
のＰＭＯＳトランジスタと、出力端子の電圧に応じて第
１のＰＭＯＳトランジスタのゲートを第１及び第２の各
ＮＭＯＳトランジスタに接続する第３のＰＭＯＳトラン
ジスタと、ゲートに電源電圧が印加され、出力端子の電
圧に応じて第１のＰＭＯＳトランジスタのゲートに出力
端子の電圧を印加する第４のＰＭＯＳトランジスタとを
備え、第１から第４の各ＰＭＯＳトランジスタにおける
各Ｎ型の基板ウエルが接続されてなるようにした。この
ことから、電源電圧ＶＣＣで動作する出力回路の出力端
子が、プルアップ抵抗によって電源電圧ＶＣＣよりも高
い電源電圧ＶＣＣ２が印加されている場合において、出
力回路内でのリーク電流の発生を防止することができ
る。
は、出力端子の電圧に応じて第１のＰＭＯＳトランジス
タにおけるＮ型の基板ウエルに電源電圧を印加する第２
のＰＭＯＳトランジスタと、出力端子の電圧に応じて第
１のＰＭＯＳトランジスタのゲートを第１及び第２の各
ＮＭＯＳトランジスタに接続する第３のＰＭＯＳトラン
ジスタと、ゲートに電源電圧が印加され、出力端子の電
圧に応じて第１のＰＭＯＳトランジスタのゲートに出力
端子の電圧を印加する第４のＰＭＯＳトランジスタとを
備え、第１から第４の各ＰＭＯＳトランジスタにおける
各Ｎ型の基板ウエルが接続されてなるようにした。この
ことから、電源電圧ＶＣＣで動作する出力回路の出力端
子が、プルアップ抵抗によって電源電圧ＶＣＣよりも高
い電源電圧ＶＣＣ２が印加されている場合において、出
力回路内でのリーク電流の発生を防止することができ
る。
【図１】 本発明の実施の形態における出力回路の例を
示した回路図である。
示した回路図である。
【図２】 図１の出力回路１における出力信号ＯＵＴの
電圧波形例を示した図である。
電圧波形例を示した図である。
【図３】 本発明の実施の形態における出力回路の他の
例を示した回路図である。
例を示した回路図である。
【図４】 本発明の実施の形態における出力回路の変形
例を示した回路図である。
例を示した回路図である。
【図５】 従来の出力回路の例を示した回路図である。
【図６】 従来における出力回路の他の例を示した回路
図である。
図である。
【図７】 図５の出力回路１００に外部回路を接続した
例を示した図である。
例を示した図である。
【図８】 図５の出力回路１００に外部回路を接続した
他の例を示した図である。
他の例を示した図である。
【図９】 図５の出力回路１００の内部回路例を示した
図である。
図である。
【図１０】 従来の出力回路における出力信号ＯＵＴの
電圧波形例を示した図である。
電圧波形例を示した図である。
１ 出力回路 ２ 出力回路部 ３ リーク電流防止回路部 ４ ＮＡＮＤ回路部 ５ 切替回路部 ６ ＮＯＲ回路部 １０ 内部回路 １１ パッド １２ 外部回路 Ｒ１ プルアップ抵抗
Claims (6)
- 【請求項１】 電源電圧よりも高い電圧で動作する回路
に所定の出力端子から２値の信号を出力する、フローテ
ィングＮウエル回路を用いた出力回路において、 ハイレベルの信号を上記出力端子から出力する際にオン
して電源電圧を上記出力端子に印加する第１のＰＭＯＳ
トランジスタと、 上記出力端子からハイレベルの信号を出力する際に、該
第１のＰＭＯＳトランジスタのゲートをローレベルの電
圧に接続する第１のＮＭＯＳトランジスタと、 上記出力端子からハイレベルの信号を出力する際に、該
第１のＰＭＯＳトランジスタのゲートをローレベルの電
圧に接続する、オン時の抵抗が該第１のＮＭＯＳトラン
ジスタよりも十分に大きい第２のＮＭＯＳトランジスタ
と、 上記第１及び第２の各ＮＭＯＳトランジスタを上記第１
のＰＭＯＳトランジスタのゲートにそれぞれ接続する、
ゲートに電源電圧が印加されたノーマリオンの第３のＮ
ＭＯＳトランジスタと、 上記出力端子の電圧に応じて上記第１のＮＭＯＳトラン
ジスタの動作制御を行うことにより、上記出力端子から
ハイレベルの信号を出力する際に、上記第１のＰＭＯＳ
トランジスタのゲートをローレベルの電圧に接続する上
記第１及び第２の各ＮＭＯＳトランジスタの切替制御を
行う切替制御部と、 上記出力端子からハイレベルの信号を出力する際に、上
記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエ
ルをフローティング状態にするフローティングＮウエル
回路部と、を備えることを特徴とする出力回路。 - 【請求項２】 電源電圧よりも高い電圧で動作する回路
に所定の出力端子から２値の信号を出力する、フローテ
ィングＮウエル回路を用いた出力回路において、 ハイレベルの信号を上記出力端子から出力する際にオン
して電源電圧を上記出力端子に印加する第１のＰＭＯＳ
トランジスタと、 上記出力端子からハイレベルの信号を出力する際に、該
第１のＰＭＯＳトランジスタのゲートをローレベルの電
圧に接続する第１のＮＭＯＳトランジスタと、 該第１のＮＭＯＳトランジスタにおけるオン時の抵抗よ
りも十分に大きい所定の抵抗値を有する抵抗と、 上記出力端子からハイレベルの信号を出力する際に、上
記第１のＰＭＯＳトランジスタのゲートを該抵抗を介し
てローレベルの電圧に接続する第２のＮＭＯＳトランジ
スタと、 上記第１及び第２の各ＮＭＯＳトランジスタを上記第１
のＰＭＯＳトランジスタのゲートにそれぞれ接続する、
ゲートに電源電圧が印加されたノーマリオンの第３のＮ
ＭＯＳトランジスタと、 上記出力端子の電圧に応じて上記第１のＮＭＯＳトラン
ジスタの動作制御を行うことにより、上記出力端子から
ハイレベルの信号を出力する際に、上記第１のＰＭＯＳ
トランジスタのゲートをローレベルの電圧に接続する上
記第１及び第２の各ＮＭＯＳトランジスタの切替制御を
行う切替制御部と、 上記出力端子からハイレベルの信号を出力する際に、上
記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエ
ルをフローティング状態にするフローティングＮウエル
回路部と、を備えることを特徴とする出力回路。 - 【請求項３】 上記切替制御部は、上記出力端子の電圧
がハイレベルのときは上記第１のＮＭＯＳトランジスタ
をオフさせて遮断状態にし、上記出力端子の電圧がロー
レベルからハイレベルへ変化するときは上記第１のＮＭ
ＯＳトランジスタをオンさせることを特徴とする請求項
１又は２記載の出力回路。 - 【請求項４】 上記切替制御部は、第１のＰＭＯＳトラ
ンジスタのゲートに印加される電圧に応じて上記第１の
ＮＭＯＳトランジスタの動作制御を行うことにより、上
記出力端子からハイレベルの信号を出力する際に、上記
第１のＰＭＯＳトランジスタのゲートをローレベルの電
圧に接続する上記第１及び第２の各ＮＭＯＳトランジス
タの切替制御を行うことを特徴とする請求項１又は２記
載の出力回路。 - 【請求項５】 上記切替制御部は、第１のＰＭＯＳトラ
ンジスタのゲートに印加される電圧がローレベルのとき
は上記第１のＮＭＯＳトランジスタをオフさせて遮断状
態にし、第１のＰＭＯＳトランジスタのゲートに印加さ
れる電圧がハイレベルからローレベルへ変化するときは
上記第１のＮＭＯＳトランジスタをオンさせることを特
徴とする請求項４記載の出力回路。 - 【請求項６】 上記フローティングＮウエル回路部は、 上記出力端子の電圧に応じて上記第１のＰＭＯＳトラン
ジスタにおけるＮ型の基板ウエルに電源電圧を印加する
第２のＰＭＯＳトランジスタと、 上記出力端子の電圧に応じて上記第１のＰＭＯＳトラン
ジスタのゲートを上記第１及び第２の各ＮＭＯＳトラン
ジスタに接続する第３のＰＭＯＳトランジスタと、 ゲートに電源電圧が印加され、上記出力端子の電圧に応
じて上記第１のＰＭＯＳトランジスタのゲートに上記出
力端子の電圧を印加する第４のＰＭＯＳトランジスタ
と、を備え、 上記第１から第４の各ＰＭＯＳトランジスタにおける各
Ｎ型の基板ウエルが接続されてなることを特徴とする請
求項１、２、３、４又は５記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162784A JP4680423B2 (ja) | 2001-05-30 | 2001-05-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162784A JP4680423B2 (ja) | 2001-05-30 | 2001-05-30 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002353800A true JP2002353800A (ja) | 2002-12-06 |
| JP4680423B2 JP4680423B2 (ja) | 2011-05-11 |
Family
ID=19005854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001162784A Expired - Fee Related JP4680423B2 (ja) | 2001-05-30 | 2001-05-30 | 出力回路 |
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| Country | Link |
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| JP (1) | JP4680423B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088715A (ja) * | 1994-04-18 | 1996-01-12 | Hyundai Electron Ind Co Ltd | データ出力バッファ |
| JPH0993111A (ja) * | 1995-09-28 | 1997-04-04 | Toshiba Microelectron Corp | スルーレート型バッファ回路 |
| JP2000278113A (ja) * | 1999-03-29 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 入出力回路 |
-
2001
- 2001-05-30 JP JP2001162784A patent/JP4680423B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JPH088715A (ja) * | 1994-04-18 | 1996-01-12 | Hyundai Electron Ind Co Ltd | データ出力バッファ |
| JPH0993111A (ja) * | 1995-09-28 | 1997-04-04 | Toshiba Microelectron Corp | スルーレート型バッファ回路 |
| JP2000278113A (ja) * | 1999-03-29 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 入出力回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
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