JPH0993111A

JPH0993111A - スルーレート型バッファ回路

Info

Publication number: JPH0993111A
Application number: JP7251118A
Authority: JP
Inventors: Kazumasa Ando; 和正安藤; Yuusuke Yoshida; 有佐吉田; Kazuhiro Sugita; 一弘杉田
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1995-09-28
Filing date: 1995-09-28
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】スルーレート型バッファ回路の出力電流のピー
クや出力電位の遅延を抑制し、プロセス変動によるトラ
ンジスタの閾値変動による特性変動も抑制する。【解決手段】入力信号と出力バッファ１３からの帰還信
号によりスイッチ制御されるトランジスタ群を有し、入
力信号の“Ｈ”から“Ｌ”への変化時よりもその逆方向
への変化時の方が急な傾斜の入出力特性を有し、出力バ
ッファのＮＭＯＳトランジスタＮ１のゲートを制御する
電位を出力ノードＡに出力する第１のスルーレート回路
１１と、入力信号と出力バッファからの帰還信号により
スイッチ制御されるトランジスタ群を有し、入力信号の
“Ｈ”から“Ｌ”への変化時よりもその逆方向への変化
時の方がゆるやかな傾斜の入出力特性を有し、出力バッ
ファのＰＭＯＳトランジスタＰ１のゲートを制御する電
位を出力ノードＢに出力する第２のスルーレート回路１
２とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
入／出力（Ｉ／Ｏ）回路などに使用されるバッファ回路
に係り、特にバッファ回路の出力電流のピークおよび出
力信号電位の遅延を抑制するためにバッファ回路の前段
に挿入されるスルーレート回路に関する。

【０００２】

【従来の技術】図５（ａ）および（ｂ）は、従来の出力
回路の一例およびその入／出力特性を示す。図５（ａ）
の回路において、ＩＮＶ１はＣＭＯＳインバータ回路、
ＢＵＦはＣＭＯＳインバータ回路からなる出力バッファ
回路である。上記ＣＭＯＳインバータ回路ＩＮＶ１のＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタのチャ
ネル長Ｌは小さく設定されている。

【０００３】上記出力回路の入／出力特性は、図５
（ｂ）に示すように、入力信号電位ＩＮに対して出力信
号電位ＯＵＴの遅延は小さいが、出力電流のピークが大
きい。図６（ａ）乃至（ｃ）は、従来の出力回路の他の
例およびその入／出力特性を示す。

【０００４】図６（ａ）の回路において、ＩＮＶ１は第
１のＣＭＯＳインバータ回路、ＩＮＶ２は第２のＣＭＯ
Ｓインバータ回路、ＢＵＦは上記第１のＣＭＯＳインバ
ータ回路ＩＮＶ１の出力により駆動されるＰＭＯＳトラ
ンジスタＰ１および前記第２のＣＭＯＳインバータ回路
ＩＮＶ２の出力により駆動されるＮＭＯＳトランジスタ
Ｎ１からなる出力バッファ回路である。

【０００５】上記第１のＣＭＯＳインバータ回路ＩＮＶ
１のＮＭＯＳトランジスタおよび第２のＣＭＯＳインバ
ータ回路ＩＮＶ２のＰＭＯＳトランジスタのチャネル長
Ｌは大きく設定されている。これにより、第１のＣＭＯ
Ｓインバータ回路ＩＮＶ１の入／出力特性は図６（ｃ）
中に実線で示すように、出力の立上がりが急俊であり、
立下がりがゆるやかであり、第２のＣＭＯＳインバータ
回路ＩＮＶ２の入／出力特性は図６（ｃ）中に点線で示
すように、出力の立上がりがゆるやかであり、立下がり
が急俊である。

【０００６】上記出力回路の入／出力特性は、図６
（ｂ）に示すように、出力電流のピークは極めて小さい
が、入力信号電位ＩＮに対して出力信号電位ＯＵＴの遅
延が大きい。

【０００７】図７（ａ）乃至（ｃ）は、従来の出力回路
のさらに他の例としてスルーレート型バッファ回路およ
びその入／出力特性を示す。図７（ａ）のスルーレート
型バッファ回路において、ＢＬＫ１は第１のスルーレー
ト回路、ＢＬＫ２は第２のスルーレート回路、ＢＵＦは
出力バッファ回路である。この出力バッファ回路ＢＵＦ
は、第１のスルーレート回路ＢＬＫ１の出力により駆動
されるＰＭＯＳトランジスタＰ１と、第２のスルーレー
ト回路ＢＬＫ２の出力により駆動されるＮＭＯＳトラン
ジスタＮ１とからなる。

【０００８】次に、上記スルーレート型バッファ回路の
動作について図７（ｂ）、図７（ｃ）に示す入／出力特
性を参照しながら説明する。まず、入力信号電位ＩＮが
“Ｈ”レベルから“Ｌ”レベルに変化した場合の動作に
ついて説明する。

【０００９】第１のスルーレート回路ＢＬＫ１において
は、ＮＭＯＳトランジスタＮ３のドレインが電源電位Ｖ
cc（例えば５Ｖ）に接続されており、そのソースには、
入力信号電位ＩＮに関係なくＶcc−Ｖthn （Ｖthn はＮ
ＭＯＳトランジスタの閾値電圧）の電位が出力する。入
力信号電位ＩＮが“Ｈ”レベルから“Ｌ”レベルに変化
すると、ＰＭＯＳトランジスタＰ５はオンになり、その
ドレイン（第１の出力ノードＡ）の電位はＶccになる
が、上記ＰＭＯＳトランジスタＰ５のチャネル長Ｌが比
較的大きく、そのオン抵抗が大きいので、上記第１の出
力ノードＡの電位は直ぐにはＶccまで変化しない。そし
て、ＰＭＯＳトランジスタＰ４もオンになり、そのドレ
イン（第１の出力ノードＡ）の電位はＶcc−Ｖthn にな
るが、上記ＰＭＯＳトランジスタＰ４のオン抵抗と前記
ＰＭＯＳトランジスタＰ５のオン抵抗との並列抵抗は小
さいので、上記第１の出力ノードＡの電位はＶcc／２ま
で急速に立ち上がる。そして、上記ＰＭＯＳトランジス
タＰ４のドレイン電位がＶcc−Ｖthn で電流制限される
と、前記ＰＭＯＳトランジスタＰ５のドレイン電位はＶ
ccになる。この場合、前述したように上記ＰＭＯＳトラ
ンジスタＰ５のチャネル長Ｌは比較的大きいので、上記
ＰＭＯＳトランジスタＰ５のドレイン電位はゆっくりと
Ｖccまで立ち上がる。これを受けて、出力バッファ回路
ＢＵＦのＮＭＯＳトランジスタＮ１はオフ状態からオン
状態にゆっくり変化する。

【００１０】一方、第２のスルーレート回路ＢＬＫ２に
おいては、入力信号電位ＩＮが“Ｈ”レベルから“Ｌ”
レベルに変化すると、ＰＭＯＳトランジスタＰ２がオン
になり、そのドレイン（第２の出力ノードＢ）の電位は
Ｖccになる。これを受けて、出力バッファ回路ＢＵＦの
ＰＭＯＳトランジスタＰ１はオフ状態になる。

【００１１】この時、上記ＰＭＯＳトランジスタＰ１の
チャネル長Ｌが比較的小さく、チャネル幅Ｗが比較的大
きいので、そのスイッチング速度は速く、上記ＰＭＯＳ
トランジスタＰ１がオフ状態になる速度は速い。

【００１２】次に、前記スルーレート型バッファ回路に
おいて、入力信号電位ＩＮが“Ｌ”レベルから“Ｈ”レ
ベルに変化した場合の動作について説明する。第１のス
ルーレート回路ＢＬＫ１においては、入力信号電位ＩＮ
が“Ｌ”レベルから“Ｈ”レベルに変化すると、ＮＭＯ
ＳトランジスタＮ２がオンになり、そのドレイン（第１
の出力ノードＡ）の電位は接地電位Ｖssになる。これを
受けて、出力バッファ回路ＢＵＦのＮＭＯＳトランジス
タＮ１はオフ状態になる。

【００１３】この時、上記ＮＭＯＳトランジスタＮ２の
チャネル長Ｌが比較的小さく、チャネル幅Ｗが比較的大
きいので、そのスイッチング速度は速く、上記ＮＭＯＳ
トランジスタＮ１がオフ状態になる速度は速い。

【００１４】一方、第２のスルーレート回路ＢＬＫ２に
おいては、ＰＭＯＳトランジスタＰ３はドレインが接地
電位Ｖssに接続されており、そのソースには入力信号電
位ＩＮに関係なくＶss＋Ｖthp （Ｖthp はＰＭＯＳトラ
ンジスタの閾値電圧）の電位が出力する。入力信号電位
ＩＮが“Ｌ”レベルから“Ｈ”レベルに変化すると、Ｎ
ＭＯＳトランジスタＮ５はオンになり、そのドレイン
（第２の出力ノードＢ）の電位はＶssになるが、上記Ｎ
ＭＯＳトランジスタＮ５のチャネル長Ｌが比較的大き
く、そのオン抵抗が大きいので、上記第２の出力ノード
Ｂの電位は直ぐにはＶssまで変化しない。そして、ＮＭ
ＯＳトランジスタＮ４もオンになり、そのドレイン（第
２の出力ノードＢ）の電位はＶss＋Ｖthp になるが、上
記ＮＭＯＳトランジスタＮ４のオン抵抗と前記ＮＭＯＳ
トランジスタＮ５のオン抵抗との並列抵抗は小さいの
で、上記第２の出力ノードＢの電位はＶcc／２まで急速
に立ち下がる。そして、上記ＮＭＯＳトランジスタＮ４
のドレイン電位がＶss＋Ｖthp で電流制限されると、前
記ＮＭＯＳトランジスタＮ５のドレイン電位はＶssにな
る。

【００１５】この場合、前述したように上記ＮＭＯＳト
ランジスタＮ５のチャネル長Ｌは比較的大きいので、上
記ＮＭＯＳトランジスタＮ５のドレイン電位はゆっくり
とＶssまで立ち下がる。これを受けて、出力バッファ回
路ＢＵＦのＰＭＯＳトランジスタＰ１はオフ状態からオ
ン状態にゆっくり変化する。

【００１６】上記したように図７（ａ）中の各スルーレ
ート回路ＢＬＫ１、ＢＬＫ２は、出力バッファ回路ＢＵ
Ｆの入力波形をＶcc／２まで急速に立ち上げ（あるいは
立ち下げ）、その後にゆっくりと変化させることによ
り、入力信号電位ＩＮに対して出力信号電位ＯＵＴの遅
延を抑制することができる。

【００１７】そして、第２のスルーレート回路ＢＬＫ２
のＰＭＯＳトランジスタＰ２のチャネル幅Ｗを比較的大
きく設定することにより、出力バッファ回路ＢＵＦのＰ
ＭＯＳトランジスタＰ１をオン状態からオフ状態に急速
に変化させ、第１のスルーレート回路ＢＬＫ１のＰＭＯ
ＳトランジスタＰ５のチャネル長Ｌを比較的大きく設定
することにより、出力バッファ回路ＢＵＦのＮＭＯＳト
ランジスタＮ１をオフ状態からオン状態にゆっくり変化
させている。また、第１のスルーレート回路ＢＬＫ１の
ＮＭＯＳトランジスタＮ３のチャネル幅Ｗを比較的大き
く設定することにより、出力バッファ回路ＢＵＦのＮＭ
ＯＳトランジスタＮ１をオン状態からオフ状態に急速に
変化させ、第２のスルーレート回路ＢＬＫ２のＮＭＯＳ
トランジスタＮ５のチャネル長Ｌを比較的大きく設定す
ることにより、出力バッファ回路ＢＵＦのＰＭＯＳトラ
ンジスタＰ１をオフ状態からオン状態にゆっくり変化さ
せている。このような動作により、出力電流のピークを
抑制している。

【００１８】しかし、上記した図７（ａ）のスルーレー
ト型バッファ回路においては、第１のスルーレート回路
ＢＬＫ１のＮＭＯＳトランジスタＮ１の出力信号電位
（ソース電位）Ｖcc−Ｖthn および第２のスルーレート
回路ＢＬＫ２のＰＭＯＳトランジスタＰ５の出力信号電
位（ソース電位）Ｖss＋Ｖthp がＭＯＳトランジスタの
閾値Ｖthn 、Ｖthp に大きく依存し、プロセス変動によ
る閾値変動により上記各トランジスタの電流が制限され
る電位が変化し、出力バッファ回路ＢＵＦの出力信号電
位ＯＵＴの特性が大きく変動する。

【００１９】

【発明が解決しようとする課題】上記したように従来の
スルーレート型バッファ回路は、プロセス変動によるＭ
ＯＳトランジスタの閾値変動により出力信号電位の特性
が大きく変動するという問題があった。

【００２０】本発明は上記の問題点を解決すべくなされ
たもので、出力電流のピークおよび出力信号電位の遅延
を抑制し得るとともにプロセス変動によるＭＯＳトラン
ジスタの閾値変動による特性変動をも抑制し得るスルー
レート型バッファ回路を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明のスルーレート型
バッファ回路は、電源ノードと出力ノードとの間に接続
された出力用ＰＭＯＳトランジスタおよび上記出力ノー
ドと接地ノードとの間に接続された出力用ＮＭＯＳトラ
ンジスタを有するバッファ回路と、上記出力ノードから
の帰還信号によりスイッチ制御されるＭＯＳトランジス
タおよび信号入力ノードからの入力信号によりスイッチ
制御されるＭＯＳトランジスタ群を有し、上記出力用Ｎ
ＭＯＳトランジスタのゲート電位を制御するための電位
を出力する第１の出力ノードを有し、上記信号入力ノー
ドの入力電位が“Ｈ”レベルから“Ｌ”レベルに変化し
た場合には、入力信号電位が電源電位の１／２付近にな
るまでは上記第１の出力ノードの電位が“Ｌ”レベルか
ら急速に立ち上がり、前記出力ノードの出力信号電位が
電源電位の１／２より低下した付近から第１の出力ノー
ドの電位が“Ｈ”レベルまでゆるやかに立ち上がり、前
記信号入力ノードの入力電位が“Ｌ”レベルから“Ｈ”
レベルに変化した場合には前記第１の出力ノードの電位
が“Ｈ”レベルから“Ｌ”レベルまで急速に立ち下がる
ような入出力特性を有する第１のスルーレート回路と、
前記出力ノードからの帰還信号によりスイッチ制御され
るＭＯＳトランジスタおよび前記信号入力ノードからの
入力信号によりスイッチ制御されるＭＯＳトランジスタ
群を有し、前記出力用ＰＭＯＳトランジスタのゲート電
位を制御するための電位を出力する第２の出力ノードを
有し、前記信号入力ノードの入力電位が“Ｈ”レベルか
ら“Ｌ”レベルに変化した場合には、上記第２の出力ノ
ードの電位が“Ｌ”レベルから“Ｈ”レベルまで急速に
立ち上がり、前記信号入力ノードの入力電位が“Ｌ”レ
ベルから“Ｈ”レベルに変化した場合には、入力信号電
位が電源電位の１／２付近になるまでは上記第２の出力
ノードの電位が“Ｈ”レベルから急速に立ち下がり、前
記出力ノードの出力信号電位が電源電位の１／２を越え
た付近から前記第２の出力ノードの電位が“Ｌ”レベル
までゆるやかに立ち下がるような入出力特性を有する第
２のスルーレート回路とを具備することを特徴とする。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明のスルーレ
ート型バッファ回路の第１の実施の形態を示している。

【００２３】図１のスルーレート型バッファ回路におい
て、１１は第１のスルーレート回路、１２は第２のスル
ーレート回路、１３は出力バッファ回路である。上記出
力バッファ回路１３は、電源ノードと出力ノード１４と
の間に接続された出力用ＰＭＯＳトランジスタＰ１およ
び上記出力ノード１４と接地ノードとの間に接続された
出力用ＮＭＯＳトランジスタＮ１を有する。なお、Ｃは
出力側の寄生容量である。

【００２４】前記第１のスルーレート回路１１は、上記
出力ノード１４からの帰還信号によりスイッチ制御され
るＭＯＳトランジスタＮ３および信号入力ノード１５か
らの入力信号によりスイッチ制御されるＭＯＳトランジ
スタ群を有し、上記出力用ＮＭＯＳトランジスタＮ１の
ゲート電位を制御するための電位を出力する第１の出力
ノードＡを有する。そして、図２（ｂ）中に点線で示す
ように、上記信号入力ノード１５の入力信号電位ＩＮが
“Ｈ”レベルから“Ｌ”レベルに変化した場合には、入
力信号電位が電源電位の１／２付近になるまでは上記第
１の出力ノードＡの電位が“Ｌ”レベルから急速に立ち
上がり、前記出力ノード１４の出力信号電位ＯＵＴが電
源電位の１／２より低下した付近から第１の出力ノード
Ａの電位が“Ｈ”レベルまでゆるやかに立ち上がり、前
記信号入力ノード１５の入力電位が“Ｌ”レベルから
“Ｈ”レベルに変化した場合には前記第１の出力ノード
Ａの電位が“Ｈ”レベルから“Ｌ”レベルまで急速に立
ち下がるような入出力特性を有する。

【００２５】上記第１のスルーレート回路１１の一例と
しては、ドレインが電源ノードに接続され、ゲートが前
記出力ノード１４に接続された第１のＮＭＯＳトランジ
スタＮ３と、ソースが上記第１のＮＭＯＳトランジスタ
Ｎ３のソースに接続され、ゲートに入力信号が与えられ
る第１のＰＭＯＳトランジスタＰ４と、ドレインが上記
ＰＭＯＳトランジスタＰ４のドレインに接続され、ゲー
トに前記入力信号が与えられ、ソースが接地ノードに接
続された第２のＮＭＯＳトランジスタＮ２と、ソースが
前記電源ノードに接続され、ゲートに前記入力信号が与
えられ、ドレインが上記ＰＭＯＳトランジスタＰ４のド
レインおよびＮＭＯＳトランジスタＮ２のドレインと共
通接続されて第１の出力ノードＡとなり、そのチャネル
長Ｌが前記トランジスタＮ３のチャネル長Ｌよりも大き
く設定された（あるいは、そのチャネル幅Ｗが前記前記
トランジスタＮ３のチャネル幅Ｗよりも小さく設定され
た）第２のＰＭＯＳトランジスタＰ５とを有する。この
場合、上記ＮＭＯＳトランジスタＮ３およびＰＭＯＳト
ランジスタＰ４、Ｐ５は第１のインバータ回路部を構成
しており、前記第１の出力ノードＡは前記出力バッファ
回路１３のＮＭＯＳトランジスタＮ１のゲートに接続さ
れている。

【００２６】一方、前記第２のスルーレート回路１２
は、前記出力ノード１４からの帰還信号によりスイッチ
制御されるＭＯＳトランジスタＰ３および前記信号入力
ノード１５からの入力信号によりスイッチ制御されるＭ
ＯＳトランジスタ群を有し、前記出力用ＰＭＯＳトラン
ジスタＰ１のゲート電位を制御するための電位を出力す
る第２の出力ノードＢを有する。そして、図２（ｂ）中
に実線で示すように、前記信号入力ノード１５の入力電
位ＩＮが“Ｈ”レベルから“Ｌ”レベルに変化した場合
には、上記第２の出力ノードＢの電位が“Ｌ”レベルか
ら“Ｈ”レベルまで急速に立ち上がり、前記信号入力ノ
ード１５の入力電位が“Ｌ”レベルから“Ｈ”レベルに
変化した場合には、入力信号電位ＩＮが電源電位の１／
２付近になるまでは上記第２の出力ノードＢの電位が
“Ｈ”レベルから急速に立ち下がり、前記出力ノード１
４の出力信号電位ＯＵＴが電源電位の１／２を越えた付
近から前記第２の出力ノードＢの電位が“Ｌ”レベルま
でゆるやかに立ち下がるような入出力特性を有する。

【００２７】前記第２のスルーレート回路１２の一例
は、ドレインが接地ノードに接続され、ゲートが前記出
力ノード１４に接続された第３のＰＭＯＳトランジスタ
Ｐ３と、ソースが上記ＰＭＯＳトランジスタＰ３のソー
スに接続され、ゲートに入力信号が与えられる第３のＮ
ＭＯＳトランジスタＮ４と、ドレインが上記ＮＭＯＳト
ランジスタＮ４のドレインに接続され、ゲートに前記入
力信号が与えられ、ソースが電源ノードに接続された第
４のＰＭＯＳトランジスタＰ２と、ソースが前記接地ノ
ードに接続され、ゲートに前記入力信号が与えられ、ド
レインが上記ＮＭＯＳトランジスタＮ４のドレインおよ
びＰＭＯＳトランジスタＰ２のドレインと共通接続され
て第２の出力ノードＢとなり、そのチャネル長Ｌが前記
トランジスタＰ３のチャネル長Ｌよりも大きく設定され
た（あるいは、そのチャネル幅Ｗが前記前記トランジス
タＰ３のチャネル幅Ｗよりも小さく設定された）第４の
ＮＭＯＳトランジスタＮ５とを有する。この場合、上記
ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタ
Ｎ４、Ｎ５は第２のインバータ回路部を構成しており、
前記第２の出力ノードＢは前記出力バッファ回路１３の
ＰＭＯＳトランジスタＰ１のゲートに接続されている。

【００２８】図２（ａ）および図２（ｂ）は、図１のス
ルーレート型バッファ回路の入力信号電位ＩＮが“Ｈ”
レベルから“Ｌ”レベルに変化し、さらに、“Ｈ”レベ
ルに変化した場合におけるスルーレート型バッファ回路
全体の入出力特性およびスルーレート回路部の入出力特
性を示す。

【００２９】次に、図１のスルーレート型バッファ回路
の入力信号電位ＩＮが“Ｈ”レベルから“Ｌ”レベルに
変化した場合の動作について図２（ａ）および図２
（ｂ）に示す入／出力特性を参照しながら説明する。

【００３０】第１のスルーレート回路１１においては、
ＮＭＯＳトランジスタＮ３のゲートが出力バッファ回路
１３の出力ノード１４に接続されており、この出力ノー
ド１４が“Ｈ”レベル（電源電位Ｖcc、例えば５Ｖ）で
ある初期状態では、上記ＮＭＯＳトランジスタＮ３はオ
ン状態であり、そのソースにはＶcc−Ｖthn （Ｖthnは
ＮＭＯＳトランジスタの閾値電圧）の電位が出力する。
この時、入力信号電位ＩＮが“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、ＰＭＯＳトランジスタＰ４、Ｐ５は
オンになり、ＮＭＯＳトランジスタＮ２はオフになる。

【００３１】この場合、ＰＭＯＳトランジスタＰ５のチ
ャネル長Ｌが比較的大きく（あるいは、そのチャネル幅
Ｗが比較的小さく）、そのオン抵抗が大きいので、入力
信号電位ＩＮがＶcc／２付近になるまでは、ＰＭＯＳト
ランジスタＰ５のドレイン（第１の出力ノードＡ）の電
位は直ぐにはＶccまで変化しない。

【００３２】これに対して、ＰＭＯＳトランジスタＰ４
のドレイン（第１の出力ノードＡ）の電位はＶcc−Ｖth
n になるが、上記ＰＭＯＳトランジスタＰ４のオン抵抗
と前記ＰＭＯＳトランジスタＰ５のオン抵抗との並列抵
抗は小さいので、上記第１の出力ノードＡの電位はＶcc
／２まで急速に立ち上がる。

【００３３】そして、出力バッファ回路１３の出力ノー
ド１４の出力信号電位ＯＵＴがＶcc／２より低下した付
近からＮＭＯＳトランジスタＮ３がオフ状態になるよう
にスイッチ制御され、第１の出力ノードＡの電位に寄与
するトランジスタはＰＭＯＳトランジスタＰ５のみとな
り、そのドレイン電位はＶccになる。

【００３４】この場合、前述したように上記ＰＭＯＳト
ランジスタＰ５のチャネル長Ｌは比較的大きいので、上
記ＰＭＯＳトランジスタＰ５のドレイン電位はゆっくり
とＶccまで立ち上がる。これを受けて、出力バッファ回
路１３のＮＭＯＳトランジスタＮ１はオフ状態からオン
状態にゆっくり変化する。

【００３５】一方、第２のスルーレート回路１２におい
ては、入力信号電位ＩＮが“Ｈ”レベルから“Ｌ”レベ
ルに変化すると、ＰＭＯＳトランジスタＰ２がオンにな
り、そのドレイン（第２の出力ノードＢ）の電位はＶcc
になる。これを受けて、出力バッファ回路１３のＰＭＯ
ＳトランジスタＰ１はオフ状態になる。この時、上記Ｐ
ＭＯＳトランジスタＰ２のチャネル長Ｌが比較的小さい
（あるいは、そのチャネル幅Ｗが比較的大きい）ので、
そのスイッチング速度は速く、上記ＰＭＯＳトランジス
タＰ１がオフ状態になる速度は速い。

【００３６】即ち、上記したように入力信号電位ＩＮが
“Ｈ”レベルから“Ｌ”レベルに変化した場合には、第
２のスルーレート回路１２の第２の出力ノードＢの電位
は、通常のＣＭＯＳインバータ回路の動作と同様にＶss
からＶccまで急速に立ち上がり、出力バッファ回路のＰ
ＭＯＳトランジスタＰ１を急速にオフ状態にする。

【００３７】これに対して、第１のスルーレート回路１
１の第１の出力ノードＡの電位は、入力信号電位ＩＮが
Ｖcc／２付近になるまでは通常のＣＭＯＳインバータ回
路と同様になる。そして、出力バッファ回路１３の出力
ノード１４の出力信号電位ＯＵＴがＶcc／２より低下し
た付近からＮＭＯＳトランジスタＮ３がオフ状態にな
り、第１の出力ノードＡの電位に寄与するトランジスタ
はＰＭＯＳトランジスタＰ５のみとなるので、出力曲線
はなだらかな特性となる。この場合、出力ノード１４の
出力信号電位ＯＵＴは既に反転領域を越えているので、
入力信号電位ＩＮの変化に対する出力信号電位ＯＵＴの
遅延は存在しない。

【００３８】次に、図１のスルーレート型バッファ回路
の入力信号電位ＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化した場合の動作について図２（ａ）および図２
（ｂ）に示す入／出力特性を参照しながら説明する。

【００３９】第１のスルーレート回路１１においては、
入力信号電位ＩＮが“Ｌ”レベルから“Ｈ”レベルに変
化すると、ＮＭＯＳトランジスタＮ２がオンになり、そ
のドレイン（第１の出力ノードＡ）の電位は接地電位Ｖ
ssになる。これを受けて、出力バッファ回路１３のＮＭ
ＯＳトランジスタＮ１はオフ状態になる。この時、上記
ＮＭＯＳトランジスタＮ２のチャネル長Ｌが比較的小さ
い（あるいは、そのチャネル幅Ｗが比較的大きい）の
で、そのスイッチング速度は速く、上記ＮＭＯＳトラン
ジスタＮ１がオフ状態になる速度は速い。

【００４０】一方、第２のスルーレート回路１２におい
ては、ＰＭＯＳトランジスタＰ３のドレインが出力バッ
ファ回路１３の出力ノード１４に接続されており、この
出力ノード１４は入力信号電位ＩＮが“Ｌ”レベルの初
期状態では“Ｌ”レベル（接地電位Ｖss）であるので、
上記ＰＭＯＳトランジスタＰ３のソースにはＶss＋Ｖth
p （Ｖthp はＰＭＯＳトランジスタの閾値電圧）の電位
が出力する。この時、入力信号電位ＩＮが“Ｌ”レベル
から“Ｈ”レベルに変化すると、ＮＭＯＳトランジスタ
Ｎ４、Ｎ５はオンになり、ＰＭＯＳトランジスタＰ２は
オフになる。

【００４１】この場合、ＮＭＯＳトランジスタＮ５のチ
ャネル長Ｌが比較的大きく（あるいは、そのチャネル幅
Ｗが比較的小さく）、そのオン抵抗が大きいので、入力
信号電位ＩＮがＶcc／２付近になるまでは、ＮＭＯＳト
ランジスタＮ５のドレイン（第２の出力ノードＢ）の電
位は直ぐにはＶssまで変化しない。

【００４２】これに対して、ＮＭＯＳトランジスタＮ４
のドレイン（第２の出力ノードＢ）の電位はＶss＋Ｖth
p になり、上記ＮＭＯＳトランジスタＮ４のオン抵抗と
前記ＮＭＯＳトランジスタＮ５のオン抵抗との並列抵抗
は小さいので、上記第２の出力ノードＢの電位はＶcc／
２まで急速に立ち下がる。

【００４３】そして、出力バッファ回路１３の出力ノー
ド１４の出力信号電位ＯＵＴがＶcc／２を越えた付近か
らＰＭＯＳトランジスタＰ３がオフ状態になるようにス
イッチ制御され、第２の出力ノードＢの電位に寄与する
トランジスタはＮＭＯＳトランジスタＮ５のみとなり、
そのドレイン電位はＶssになる。

【００４４】この場合、前述したようにＮＭＯＳトラン
ジスタＮ５のチャネル長Ｌは比較的大きい（あるいは、
そのチャネル幅Ｗが比較的小さい）ので、上記ＮＭＯＳ
トランジスタＮ５のドレイン電位はゆっくりとＶssまで
立ち下がる。これを受けて、出力バッファ回路１３のＰ
ＭＯＳトランジスタＰ１はオフ状態からオン状態にゆっ
くり変化する。

【００４５】即ち、上記したように入力信号電位ＩＮが
“Ｌ”レベルから“Ｈ”レベルに変化した場合には、第
１のスルーレート回路１１の第１の出力ノードＡの電位
は通常のＣＭＯＳインバータ回路と同様にＶccからＶss
まで急速に立ち下がり、出力バッファ回路１３のＮＭＯ
ＳトランジスタＮ１を急速にオフ状態にする。

【００４６】これに対して、第２のスルーレート回路１
２の第２の出力ノードＢの電位は、入力信号電位ＩＮが
Ｖcc／２付近になるまでは通常のＣＭＯＳインバータ回
路と同様になる。そして、出力バッファ回路１３の出力
ノード１４の出力信号電位ＯＵＴがＶcc／２を越えた付
近からＰＭＯＳトランジスタＰ３がオフ状態になり、第
２の出力ノードＢの電位に寄与するトランジスタはＮＭ
ＯＳトランジスタＮ５のみとなるので、出力曲線はなだ
らかな特性となる。この場合、出力バッファ回路１３の
出力ノード１４の出力信号電位ＯＵＴは既に反転領域を
越えているので、入力信号電位ＩＮの変化に対する出力
信号電位ＯＵＴの遅延は存在しない。

【００４７】上記したように図１中のスルーレート回路
１１、１２が有する入出力特性によれば、出力バッファ
回路１３の入力波形をＶcc／２まで急速に立ち上げ、あ
るいは、立ち下げ、その後にゆっくりと変化させること
により、入力信号電位に対して出力信号電位の遅延を抑
制することができる。

【００４８】そして、出力バッファ回路１３のＰＭＯＳ
トランジスタＰ１をオン状態からオフ状態に急速に変化
させ、出力バッファ回路１３のＮＭＯＳトランジスタＮ
１をオフ状態からオン状態にゆっくり変化させることが
可能になる。また、出力バッファ回路１３のＮＭＯＳト
ランジスタＮ１をオン状態からオフ状態に急速に変化さ
せ、出力バッファ回路１３のＰＭＯＳトランジスタＰ１
をオフ状態からオン状態にゆっくり変化させることが可
能になる。このような動作により、出力電流のピークを
抑制することが可能になる。

【００４９】さらに、出力バッファ回路１３の出力信号
電位をスルーレート回路１１、１２のＭＯＳトランジス
タのスイッチ制御入力として帰還させるので、プロセス
変動によるＭＯＳトランジスタの閾値変動による電流制
限特性の変動とか、それに伴う出力電圧特性の変動を抑
制しているので、出力信号電位の変化に伴って発生する
雑音のレベルを低減させることが可能になる。

【００５０】図３は、本発明のスルーレート型バッファ
回路の第２の実施の形態を示している。この第２の実施
の形態は、前記第１の実施の形態における第１のスルー
レート回路１１の第１のインバータ回路部および第２の
スルーレート回路１２の第２のインバータ回路部がそれ
ぞれ例えば２個用いられて二入力のナンド回路部をそれ
ぞれ構成するように変更されており、その他は同じであ
るので図１中と同一符号を付している。

【００５１】図３において、第１のスルーレート回路３
１は、第１の実施の形態のスルーレート回路１１に対し
て、第２の入力信号ＩＮ２がゲートに入力するＮＭＯＳ
トランジスタＮ２ａ、ＰＭＯＳトランジスタＰ４ａおよ
びＰ５ａと、出力バッファの出力により帰還制御される
ＮＭＯＳトランジスタＮ３ａが付加されている。また、
前記第２のスルーレート回路３２は、第１の実施の形態
のスルーレート回路１２に対して、第２の入力信号ＩＮ
２がゲートに入力するＰＭＯＳトランジスタＰ２ａ、Ｎ
ＭＯＳトランジスタＮ４ａおよびＮ５ａが付加されてい
る。

【００５２】即ち、第１のスルーレート回路３１は、複
数の入力信号ＩＮ１、ＩＮ２に対応して第１のＮＭＯＳ
トランジスタ（Ｎ３、Ｎ３ａ）と第１のＰＭＯＳトラン
ジスタ（Ｐ４、Ｐ４ａ）との直列回路が複数個設けられ
るとともに第２のＰＭＯＳトランジスタ（Ｐ５、Ｐ５
ａ）および第２のＮＭＯＳトランジスタ（Ｎ２、Ｎ２
ａ）がそれぞれ複数個設けられている。そして、上記複
数個の直列回路が並列に接続され、上記複数個の第２の
ＰＭＯＳトランジスタ（Ｐ５、Ｐ５ａ）が並列に接続さ
れ、上記複数個の第２のＮＭＯＳトランジスタ（Ｎ２、
Ｎ２ａ）が直列に接続されてナンド回路を構成してい
る。

【００５３】また、前記第２のスルーレート回路３２
は、複数の入力信号ＩＮ１、ＩＮ２に対応して複数個の
第３のＮＭＯＳトランジスタ（Ｎ４、Ｎ４ａ）と第４の
ＮＭＯＳトランジスタ（Ｎ５、Ｎ５ａ）と第４のＰＭＯ
Ｓトランジスタ（Ｐ２、Ｐ２ａ）が設けられている。そ
して、上記複数個の第４のＰＭＯＳトランジスタ（Ｐ
２、Ｐ２ａ）が並列に接続され、上記複数個の第３のＮ
ＭＯＳトランジスタ（Ｎ４、Ｎ４ａ）が直列に接続さ
れ、上記複数個の第４のＮＭＯＳトランジスタ（Ｎ５、
Ｎ５ａ）が直列に接続されてナンド回路を構成してい
る。

【００５４】上記第２の実施の形態においては、前記第
１の実施の形態におけるインバータ動作の代わりにナン
ド動作が行われ、前記第１の実施の形態と同様の効果が
得られる。

【００５５】図４は、本発明のスルーレート型バッファ
回路の第３の実施の形態を示している。この第３の実施
の形態は、前記第１の実施の形態における第１のスルー
レート回路１１の第１のインバータ回路部および第２の
スルーレート回路１２の第２のインバータ回路部がそれ
ぞれ例えば２個用いられて二入力のノア回路部をそれぞ
れ構成するように変更されており、その他は同じである
ので図１中と同一符号を付している。

【００５６】図４において、第１のスルーレート回路４
１は、第１の実施の形態のスルーレート回路１１に対し
て、第２の入力信号ＩＮ２がゲートに入力するＮＭＯＳ
トランジスタＮ２ａ、ＰＭＯＳトランジスタＰ４ａおよ
びＰ５ａが付加されており、第２のスルーレート回路４
２は、第１の実施の形態のスルーレート回路１２に対し
て、第２の入力信号ＩＮ２がゲートに入力するＰＭＯＳ
トランジスタＰ２ａ、ＮＭＯＳトランジスタＮ４ａ、Ｎ
５ａと、出力バッファ１３の出力により帰還制御される
ＰＭＯＳトランジスタＰ３ａが付加されている。

【００５７】即ち、第１のスルーレート回路４１は、複
数の入力信号ＩＮ１、ＩＮ２に対応して複数個の第１の
ＰＭＯＳトランジスタ（Ｐ４、Ｐ４ａ）と第２のＰＭＯ
Ｓトランジスタ（Ｐ５、Ｐ５ａ）と第２のＮＭＯＳトラ
ンジスタ（Ｎ２、Ｎ２ａ）が設けられている。そして、
上記複数個の第２のＮＭＯＳトランジスタ（Ｎ２、Ｎ２
ａ）が並列に接続され、上記複数個の第１のＰＭＯＳト
ランジスタ（Ｐ４、Ｐ４ａ）が直列に接続され、上記複
数個の第２のＰＭＯＳトランジスタ（Ｐ５、Ｐ５ａ）が
直列に接続されてノア回路を構成している。

【００５８】また、前記第２のスルーレート回路４２
は、複数の入力信号ＩＮ１、ＩＮ２に対応して第３のＮ
ＭＯＳトランジスタ（Ｎ４、Ｎ４ａ）と第３のＰＭＯＳ
トランジスタ（Ｐ３、Ｐ３ａ）との直列回路が複数個設
けられるとともに第４のＮＭＯＳトランジスタ（Ｎ５、
Ｎ５ａ）および第４のＰＭＯＳトランジスタ（Ｐ２、Ｐ
２ａ）がそれぞれ複数個設けられている。そして、上記
複数個の直列回路が並列に接続され、上記複数個の第４
のＮＭＯＳトランジスタ（Ｎ５、Ｎ５ａ）が並列に接続
され、上記複数個の第４のＰＭＯＳトランジスタ（Ｐ
２、Ｐ２ａ）が直列に接続されてノア回路を構成してい
る。

【００５９】上記第３の実施の形態においては、前記第
１の実施の形態におけるインバータ動作の代わりにノア
動作が行われ、前記第１の実施の形態と同様の効果が得
られる。

【００６０】

【発明の効果】上述したように本発明のスルーレート型
バッファ回路によれば、出力電流のピークおよび出力信
号電位の遅延を抑制し得るとともにプロセス変動による
ＭＯＳトランジスタの閾値変動による特性変動をも抑制
することができる。従って、大電流・高速スイッチング
用の出力バッファ回路に使用して好適である。

【図面の簡単な説明】

【図１】本発明のスルーレート型バッファ回路の第１
の実施の形態を示す回路図。

【図２】図１の回路の動作例を示す入出力特性図。

【図３】本発明のスルーレート型バッファ回路の第２
の実施の形態を示す回路図。

【図４】本発明のスルーレート型バッファ回路の第３
の実施の形態を示す回路図。

【図５】従来の出力回路の一例およびその入／出力特
性を示す図。

【図６】従来の出力回路の他の例およびその入／出力
特性を示す図。

【図７】従来の出力回路のさらに他の例としてスルー
レート型バッファ回路およびその入／出力特性を示す
図。

【符号の説明】

１１…第１のスルーレート回路、１２…第２のスルーレ
ート回路、１３…出力バッファ回路、１４…出力ノー
ド、１５…信号入力ノード、Ｎ１〜Ｎ５、Ｎ２ａ〜Ｎ５
ａ…ＮＭＯＳトランジスタ、Ｐ１〜Ｐ５、Ｐ２ａ〜Ｐ５
ａ…ＰＭＯＳトランジスタ、Ａ…第１の出力ノード、Ｂ
…第２の出力ノード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者杉田一弘神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】電源ノードと出力ノードとの間に接続さ
れた出力用ＰＭＯＳトランジスタおよび上記出力ノード
と接地ノードとの間に接続された出力用ＮＭＯＳトラン
ジスタを有するバッファ回路と、上記出力ノードからの帰還信号によりスイッチ制御され
るＭＯＳトランジスタおよび信号入力ノードからの入力
信号によりスイッチ制御されるＭＯＳトランジスタ群を
有し、上記出力用ＮＭＯＳトランジスタのゲート電位を
制御するための電位が出力する第１の出力ノードを有
し、上記信号入力ノードの入力電位が“Ｈ”レベルから
“Ｌ”レベルに変化した場合には、入力信号電位が電源
電位の１／２付近になるまでは上記第１の出力ノードの
電位が“Ｌ”レベルから急速に立ち上がり、前記出力ノ
ードの出力信号電位が電源電位の１／２より低下した付
近から第１の出力ノードの電位が“Ｈ”レベルまでゆる
やかに立ち上がり、前記信号入力ノードの入力電位が
“Ｌ”レベルから“Ｈ”レベルに変化した場合には前記
第１の出力ノードの電位が“Ｈ”レベルから“Ｌ”レベ
ルまで急速に立ち下がるような入出力特性を有する第１
のスルーレート回路と、前記出力ノードからの帰還信号によりスイッチ制御され
るＭＯＳトランジスタおよび前記信号入力ノードからの
入力信号によりスイッチ制御されるＭＯＳトランジスタ
群を有し、前記出力用ＰＭＯＳトランジスタのゲート電
位を制御するための電位が出力する第２の出力ノードを
有し、前記信号入力ノードの入力電位が“Ｈ”レベルか
ら“Ｌ”レベルに変化した場合には、上記第２の出力ノ
ードの電位が“Ｌ”レベルから“Ｈ”レベルまで急速に
立ち上がり、前記信号入力ノードの入力電位が“Ｌ”レ
ベルから“Ｈ”レベルに変化した場合には、入力信号電
位が電源電位の１／２付近になるまでは上記第２の出力
ノードの電位が“Ｈ”レベルから急速に立ち下がり、前
記出力ノードの出力信号電位が電源電位の１／２を越え
た付近から前記第２の出力ノードの電位が“Ｌ”レベル
までゆるやかに立ち下がるような入出力特性を有する第
２のスルーレート回路とを具備することを特徴とするス
ルーレート型バッファ回路。
【請求項２】請求項１記載のスルーレート型バッファ
回路において、前記第１のスルーレート回路は、ドレイ
ンが電源ノードに接続され、ゲートに前記バッファ回路
の出力ノードからの帰還信号が与えられる第１のＮＭＯ
Ｓトランジスタと、ソースが上記第１のＮＭＯＳトラン
ジスタのソースに接続され、ゲートに入力信号が与えら
れる第１のＰＭＯＳトランジスタと、ドレインが上記第
１のＰＭＯＳトランジスタのドレインに接続され、ゲー
トに前記入力信号が与えられ、ソースが接地ノードに接
続された第２のＮＭＯＳトランジスタと、ソースが前記
電源ノードに接続され、ゲートに前記入力信号が与えら
れ、ドレインが前記第１のＰＭＯＳトランジスタのドレ
インおよび第２のＮＭＯＳトランジスタのドレインと共
通接続されて第１の出力ノードとなり、そのチャネル長
Ｌが前記第１のＮＭＯＳトランジスタのチャネル長Ｌよ
りも大きく設定され、あるいはそのチャネル幅Ｗが前記
第１のＮＭＯＳトランジスタのチャネル幅Ｗよりも小さ
く設定された第２のＰＭＯＳトランジスタとを有し、上
記第１の出力ノードは、前記出力バッファ回路の出力用
ＮＭＯＳトランジスタのゲートに接続されてなり、前記
第２のスルーレート回路は、ドレインが接地ノードに接
続され、ゲートに前記バッファ回路の出力ノードからの
帰還信号が与えられる第３のＰＭＯＳトランジスタと、
ソースが上記第３のＰＭＯＳトランジスタのソースに接
続され、ゲートに入力信号が与えられる第３のＮＭＯＳ
トランジスタと、ドレインが上記第３のＮＭＯＳトラン
ジスタのドレインに接続され、ゲートに前記入力信号が
与えられ、ソースが電源ノードに接続された第４のＰＭ
ＯＳトランジスタと、ソースが前記接地ノードに接続さ
れ、ゲートに前記入力信号が与えられ、ドレインが前記
第３のＮＭＯＳトランジスタのドレインおよび第４のＰ
ＭＯＳトランジスタのドレインと共通接続されて第２の
出力ノードとなり、そのチャネル長Ｌが前記第３のＰＭ
ＯＳトランジスタのチャネル長Ｌよりも大きく設定さ
れ、あるいはそのチャネル幅Ｗが前記第３のＰＭＯＳト
ランジスタのチャネル幅Ｗよりも小さく設定された第４
のＮＭＯＳトランジスタとを有し、上記第２の出力ノー
ドは、前記出力バッファ回路の出力用ＰＭＯＳトランジ
スタのゲートに接続されてなることを特徴とするスルー
レート型バッファ回路。
【請求項３】請求項２記載のスルーレート型バッファ
回路において、前記第１のスルーレート回路は、複数の
入力信号に対応して前記第１のＮＭＯＳトランジスタと
第１のＰＭＯＳトランジスタとの直列回路が複数個設け
られるとともに前記第２のＰＭＯＳトランジスタおよび
第２のＮＭＯＳトランジスタがそれぞれ複数個設けら
れ、上記複数個の直列回路が並列に接続され、上記複数
個の第２のＰＭＯＳトランジスタが並列に接続され、上
記複数個の第２のＮＭＯＳトランジスタが直列に接続さ
れてナンド回路を構成しており、前記第２のスルーレー
ト回路は、前記複数の入力信号に対応して前記第３のＮ
ＭＯＳトランジスタと第４のＮＭＯＳトランジスタと第
４のＰＭＯＳトランジスタがそれぞれ複数個設けられ、
上記複数個の第４のＰＭＯＳトランジスタが並列に接続
され、上記複数個の第３のＮＭＯＳトランジスタが直列
に接続され、上記複数個の第４のＮＭＯＳトランジスタ
が直列に接続されてナンド回路を構成していることを特
徴とするスルーレート型バッファ回路。
【請求項４】請求項１記載のスルーレート型バッファ
回路において、前記第１のスルーレート回路は、複数の
入力信号に対応して前記第１のＰＭＯＳトランジスタと
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジ
スタが複数個の設けられ、上記複数個の第２のＮＭＯＳ
トランジスタが並列に接続され、上記複数個の第１のＰ
ＭＯＳトランジスタが直列に接続され、上記複数個の第
２のＰＭＯＳトランジスタが直列に接続されてノア回路
を構成しており、前記第２のスルーレート回路は、前記
複数の入力信号に対応して前記第３のＮＭＯＳトランジ
スタと第３のＰＭＯＳトランジスタとの直列回路が複数
個設けられるとともに前記第４のＮＭＯＳトランジスタ
および第４のＰＭＯＳトランジスタがそれぞれ複数個設
けられており、上記複数個の直列回路が並列に接続さ
れ、上記複数個の第４のＮＭＯＳトランジスタが並列に
接続され、上記複数個の第４のＰＭＯＳトランジスタが
直列に接続されてノア回路を構成していることを特徴と
するスルーレート型バッファ回路。