JP2618884B2 - 半導体出力回路 - Google Patents
半導体出力回路Info
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- JP2618884B2 JP2618884B2 JP62078622A JP7862287A JP2618884B2 JP 2618884 B2 JP2618884 B2 JP 2618884B2 JP 62078622 A JP62078622 A JP 62078622A JP 7862287 A JP7862287 A JP 7862287A JP 2618884 B2 JP2618884 B2 JP 2618884B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置一般に関するもので、特に、高速
性と低ノイズ性、高信頼性を有する半導体出力回路を提
供するものである。
性と低ノイズ性、高信頼性を有する半導体出力回路を提
供するものである。
（従来の技術） 第11図は従来の半導体装置の出力回路である。この動
作を第12図を用いて説明する。時刻T1で出力の最終段ま
で出力データが到達したとする。まず、出力を高論理レ
ベル“1"から、低論理レベル“0"に駆動する場合を考え
る（第12図中の実線）。出力段を構成する出力部分CO1
のＰチャネルMOSFET MP1をまずT1にオフし、次にＮチャ
ネルMOSFET MN1をオンする。これは、節点N1と節点N2の
駆動波形を第12図のように少しずらすことによって達成
できる。もし、同時にオン，オフすると、両方のMOSFET
が同時にオンしている瞬間が生じ、、その際、両MOSFET
を通して多大な電流が流れてしまい、低消費電力性が失
われる。
作を第12図を用いて説明する。時刻T1で出力の最終段ま
で出力データが到達したとする。まず、出力を高論理レ
ベル“1"から、低論理レベル“0"に駆動する場合を考え
る（第12図中の実線）。出力段を構成する出力部分CO1
のＰチャネルMOSFET MP1をまずT1にオフし、次にＮチャ
ネルMOSFET MN1をオンする。これは、節点N1と節点N2の
駆動波形を第12図のように少しずらすことによって達成
できる。もし、同時にオン，オフすると、両方のMOSFET
が同時にオンしている瞬間が生じ、、その際、両MOSFET
を通して多大な電流が流れてしまい、低消費電力性が失
われる。
節点N2が“1"になり、トランジスタMN1がオンすると
出力節点N3は“0"に向かって引き落とされる。そして、
0.8Vになった時刻T3で他の半導体デバイスによって“0"
を出力したと認められる。すなわち、この半導体装置が
アクセスされてからT3までの時間がこの半導体装置の遅
延時間とされる。上述の0.8VとはTLL（Transistor−Tra
nsistor−Logic）コンパチブルな仕様において低論理レ
ベル出力として半導体装置が保証している最大の電圧で
VOLと呼ばれている。
出力節点N3は“0"に向かって引き落とされる。そして、
0.8Vになった時刻T3で他の半導体デバイスによって“0"
を出力したと認められる。すなわち、この半導体装置が
アクセスされてからT3までの時間がこの半導体装置の遅
延時間とされる。上述の0.8VとはTLL（Transistor−Tra
nsistor−Logic）コンパチブルな仕様において低論理レ
ベル出力として半導体装置が保証している最大の電圧で
VOLと呼ばれている。
次に、“1"を出力する場合のことを説明する。この場
合は第12図に点線で示したように、先程とは逆に、時刻
T2から出力電圧は“1"に向かって動きはじめ、出力が2.
2Vになった時刻T3で他の半導体デバイスによって“1"を
出力したと認められる。この2.2VとはTTLコンパチブル
な仕様において高論理レベル出力として半導体装置が保
証している最低の電圧でVOHと呼ばれている。出力電圧
は2.2Vに達したのちも電源電圧VDDに向かって上昇す
る。VDDはTLLコンパチブルな仕様では通常、最大5.5Vま
で許されている。VDDまで出力を持ち上げる理由は、ス
タンバイ時、他の半導体装置の入力部の電源間の直接電
流パスを断つためであり、システムの低消費電力性を達
成するためである。通常、VOHからVDDまで持ち上げる動
作にはあまり高速性は要求されない。
合は第12図に点線で示したように、先程とは逆に、時刻
T2から出力電圧は“1"に向かって動きはじめ、出力が2.
2Vになった時刻T3で他の半導体デバイスによって“1"を
出力したと認められる。この2.2VとはTTLコンパチブル
な仕様において高論理レベル出力として半導体装置が保
証している最低の電圧でVOHと呼ばれている。出力電圧
は2.2Vに達したのちも電源電圧VDDに向かって上昇す
る。VDDはTLLコンパチブルな仕様では通常、最大5.5Vま
で許されている。VDDまで出力を持ち上げる理由は、ス
タンバイ時、他の半導体装置の入力部の電源間の直接電
流パスを断つためであり、システムの低消費電力性を達
成するためである。通常、VOHからVDDまで持ち上げる動
作にはあまり高速性は要求されない。
ここまでで分かるように、出力が“1"から“0"に変化
するときには出力電圧は5.5Vから0.8Vまでの4.7Vの変化
をT3−T2の時間に行わなければいけない。これに対し、
出力が“0"から“1"に変化するときには出力電圧は0Vか
ら2.2Vまでの2.2Vだけ変化すればよい。従って、“0"出
力時のほうが２倍以上高速に電圧を変化させなくてはな
らない。このためには、出力バスB1に付加されているキ
ャパシタンスCoutから電荷を高速に放電させる必要があ
る。すなわち、多大な電流をI1をトランジスタMN1を介
して流す必要がある。時刻T2以前には電流I1は零なの
で、電流I1の時間変化率di/dtも当然大きい。
するときには出力電圧は5.5Vから0.8Vまでの4.7Vの変化
をT3−T2の時間に行わなければいけない。これに対し、
出力が“0"から“1"に変化するときには出力電圧は0Vか
ら2.2Vまでの2.2Vだけ変化すればよい。従って、“0"出
力時のほうが２倍以上高速に電圧を変化させなくてはな
らない。このためには、出力バスB1に付加されているキ
ャパシタンスCoutから電荷を高速に放電させる必要があ
る。すなわち、多大な電流をI1をトランジスタMN1を介
して流す必要がある。時刻T2以前には電流I1は零なの
で、電流I1の時間変化率di/dtも当然大きい。
このようにdi/dtが大きいと次ぎのような問題が起こ
る。半導体装置は通常パッケージ10にマウントされてい
るが（第13図参照）、このパッケージ10が使用されてい
るボード11の電源線VDDやVSSと半導体装置12上の電源線
VDD1やVSS1の間には、ボンディングワイヤ13やピン14が
あり、10nH程度のインダクサンスL1,L2が存在してい
る。di/dtが大きいと、このインダクタンスL2によってL
2,di/dtという電圧がインダクタンスL2の両端に現れ、V
SS1が0Vより浮くことが知られている。この情況を第12
図に示すが2Vの浮き、すなわち電源線ノイズが見られ
る。
る。半導体装置は通常パッケージ10にマウントされてい
るが（第13図参照）、このパッケージ10が使用されてい
るボード11の電源線VDDやVSSと半導体装置12上の電源線
VDD1やVSS1の間には、ボンディングワイヤ13やピン14が
あり、10nH程度のインダクサンスL1,L2が存在してい
る。di/dtが大きいと、このインダクタンスL2によってL
2,di/dtという電圧がインダクタンスL2の両端に現れ、V
SS1が0Vより浮くことが知られている。この情況を第12
図に示すが2Vの浮き、すなわち電源線ノイズが見られ
る。
この半導体装置の入力部分CI1を見てみよう。入力電
圧VINが2.5Vだったとする。これはTTLコンパチブルな仕
様の定めにより、“1"と感知しなくてはいけない。しか
し、半導体装置内部の電源線VSS1が2V浮くと、VIN−VSS
1＝0.3Vが入力段で感知する電圧となるので、これは
“0"と感知してしまい、誤動作が生じ、信頼性が低下す
る。これは主原因をたどれば、高速に出力バスB1の電位
を変化させたからであるが、もしこの変化をゆっくり行
えば当然半導体装置の動作遅延が増加することになり、
高速性が失われる。
圧VINが2.5Vだったとする。これはTTLコンパチブルな仕
様の定めにより、“1"と感知しなくてはいけない。しか
し、半導体装置内部の電源線VSS1が2V浮くと、VIN−VSS
1＝0.3Vが入力段で感知する電圧となるので、これは
“0"と感知してしまい、誤動作が生じ、信頼性が低下す
る。これは主原因をたどれば、高速に出力バスB1の電位
を変化させたからであるが、もしこの変化をゆっくり行
えば当然半導体装置の動作遅延が増加することになり、
高速性が失われる。
特に、第14図に示すように、複数の出力部分CO2〜CO4
があり、データ出力が複数本ある半導体装置の場合に
は、等価的に出力キャパシタンスCoutが大きくなるの
で、データ出力が１本のときに比して、より大きな電流
I2をVSSに流さねばならず、内部電源線VSS2のノイズは
より大きくなるので問題は更に深刻である。
があり、データ出力が複数本ある半導体装置の場合に
は、等価的に出力キャパシタンスCoutが大きくなるの
で、データ出力が１本のときに比して、より大きな電流
I2をVSSに流さねばならず、内部電源線VSS2のノイズは
より大きくなるので問題は更に深刻である。
（発明が解決しようとする問題点） 以上で説明したように、従来の出力回路では高速動作
と低ノイズ性、高信頼性を同時に達成することは困難で
あった。
と低ノイズ性、高信頼性を同時に達成することは困難で
あった。
特にdi/dtが問題となるのは、di/dtノイズが大きい
時、すなわち、出力駆動MOSFETMN1又はMP1の駆動能力が
大きい時である。具体的に言うと電源電圧VDDの高い
時、温度の低い時、及びしきい値電圧の低い時である。
時、すなわち、出力駆動MOSFETMN1又はMP1の駆動能力が
大きい時である。具体的に言うと電源電圧VDDの高い
時、温度の低い時、及びしきい値電圧の低い時である。
例えば電源電圧VDD依存性を示したのが第15図でVDDが
高い程ノイズのピーク電圧は高くなる。すなわちノイズ
が回路に与える影響が大きく誤動作しやすい。
高い程ノイズのピーク電圧は高くなる。すなわちノイズ
が回路に与える影響が大きく誤動作しやすい。
本発明の目的は出力を駆動する際に発生するdi/dtノ
イズ問題を解決し、ノイズによる誤動作が少なく、か
つ、高速な半導体出力回路を提供するにある。
イズ問題を解決し、ノイズによる誤動作が少なく、か
つ、高速な半導体出力回路を提供するにある。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は上記目的を達成するため、di/dtノイズの特
に大きな高VDD領域、低温領域、低VTH領域でも、通常時
と同程度のdi/dtノイズしか発生しないように、出力回
路をMOS2段直列としそのうちの低電位電源に近い方のも
のはゲートに出力データ信号を受け，出力節点に近い方
のものはゲート電圧がコントロールされるようになって
おり、諸事情で駆動能力が高くなるときその影響下のMO
S FETと抵抗体の駆動力の引き合いを用いて上記ゲート
電圧を低くするようにコントロールするものである。
に大きな高VDD領域、低温領域、低VTH領域でも、通常時
と同程度のdi/dtノイズしか発生しないように、出力回
路をMOS2段直列としそのうちの低電位電源に近い方のも
のはゲートに出力データ信号を受け，出力節点に近い方
のものはゲート電圧がコントロールされるようになって
おり、諸事情で駆動能力が高くなるときその影響下のMO
S FETと抵抗体の駆動力の引き合いを用いて上記ゲート
電圧を低くするようにコントロールするものである。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明す
る。
る。
即ち、第１図に本発明の一実施例を示す。出力駆動の
NMOS FETを２段MN21,MN22直列にして使用する。そして
出力節点B21に近いMN21の方のゲート電圧VGをコントロ
ール回路CI2φによってコントロールしている。他のNMO
S FET MN22のゲートN22には出力データ信号が加わる
が、これは従来と同じである。この例では出力に近いMO
SFETの方のゲートをコントロール回路CI2φによってノ
ーマリオンにしている。VSSに近い方のゲートをノーマ
リオンにするよりこの方がホットキャリアに対する信頼
性が高いのはIEEE、Journal of Solid State Circuits,
T.Sakurai et al,“Hot−Carrier Generation in Submi
crometer VLSI Environment Vol.SC−21 No.1.Feb.198
6.pp 187−192に開示されている通りである。
NMOS FETを２段MN21,MN22直列にして使用する。そして
出力節点B21に近いMN21の方のゲート電圧VGをコントロ
ール回路CI2φによってコントロールしている。他のNMO
S FET MN22のゲートN22には出力データ信号が加わる
が、これは従来と同じである。この例では出力に近いMO
SFETの方のゲートをコントロール回路CI2φによってノ
ーマリオンにしている。VSSに近い方のゲートをノーマ
リオンにするよりこの方がホットキャリアに対する信頼
性が高いのはIEEE、Journal of Solid State Circuits,
T.Sakurai et al,“Hot−Carrier Generation in Submi
crometer VLSI Environment Vol.SC−21 No.1.Feb.198
6.pp 187−192に開示されている通りである。
さて、本発明の特徴は、コントロール回路CI2φによ
ってゲート電圧VGを、MOSFETの駆動力、すなわち、MOSF
ETの出力における駆動電流の大きさが上がった時には、
VGを下げるようにコントロールすることである。コント
ロール回路CI2φにはいくつかの変形が考えられるが例
えば第２図〜第４図のような例が考えられる。これらの
回路はどれも抵抗体R32,R41,R51,R52とNMOSFET MN31〜M
N54の引き合いを使用しておりNMOSFETの駆動力が強い時
には抵抗体の駆動力に打ち勝つので出力電圧VGは低い方
にシフトするわけである。例えば電源電圧VDDが高くな
ると、第５図の特性２のようなVGとなる。何も手を加え
ないと通常特性１のようにVG＝VDDとなってしまう。し
かし、特性２、又は特性３のようにdVG/dVDD＜１にして
あると、VDDが高くなった時VGがあまり高くならないの
で、第１図のMOSFET MN21の駆動力はあまり高くならな
い。もしVGが特性３のようにdVG/dVDD＜０になっていれ
ば、MOSFET MN21の駆動力はVDDを高めるとかえって低く
なる。このMOSFET MN21は出力節点B21の放電の時に抵抗
として働らくので、このMN21の駆動力が小さくなれば出
力放電時の電流変化di/dtは小さくなる。従ってノイズ
が第８図特性32,33のようにVDDが高い所であまり高くな
らないかあるいは低くなる。もともとdi/dtはVDDが高い
時に問題であるので、この時点でのdi/dtが小さくなれ
ば問題は解消される。そのため、本発明に係る出力回路
では従来のものより、di/dtノイズが小さいと言える。
尚、VDDが高い時に、出力駆動能力が従来より弱まって
いるので、出力遅延が従来より大きいが、これは全く問
題とはならない。なぜならば、VDDが低い時に出力遅延
は最大となるので、これより遅延が大きくならなければ
速度を制限するようなことはない。又、例え大きくなっ
ても、高VDD時は出力データが出力回路に到達するのが
速いので全体としての遅延が大きくなるようなことはな
い。
ってゲート電圧VGを、MOSFETの駆動力、すなわち、MOSF
ETの出力における駆動電流の大きさが上がった時には、
VGを下げるようにコントロールすることである。コント
ロール回路CI2φにはいくつかの変形が考えられるが例
えば第２図〜第４図のような例が考えられる。これらの
回路はどれも抵抗体R32,R41,R51,R52とNMOSFET MN31〜M
N54の引き合いを使用しておりNMOSFETの駆動力が強い時
には抵抗体の駆動力に打ち勝つので出力電圧VGは低い方
にシフトするわけである。例えば電源電圧VDDが高くな
ると、第５図の特性２のようなVGとなる。何も手を加え
ないと通常特性１のようにVG＝VDDとなってしまう。し
かし、特性２、又は特性３のようにdVG/dVDD＜１にして
あると、VDDが高くなった時VGがあまり高くならないの
で、第１図のMOSFET MN21の駆動力はあまり高くならな
い。もしVGが特性３のようにdVG/dVDD＜０になっていれ
ば、MOSFET MN21の駆動力はVDDを高めるとかえって低く
なる。このMOSFET MN21は出力節点B21の放電の時に抵抗
として働らくので、このMN21の駆動力が小さくなれば出
力放電時の電流変化di/dtは小さくなる。従ってノイズ
が第８図特性32,33のようにVDDが高い所であまり高くな
らないかあるいは低くなる。もともとdi/dtはVDDが高い
時に問題であるので、この時点でのdi/dtが小さくなれ
ば問題は解消される。そのため、本発明に係る出力回路
では従来のものより、di/dtノイズが小さいと言える。
尚、VDDが高い時に、出力駆動能力が従来より弱まって
いるので、出力遅延が従来より大きいが、これは全く問
題とはならない。なぜならば、VDDが低い時に出力遅延
は最大となるので、これより遅延が大きくならなければ
速度を制限するようなことはない。又、例え大きくなっ
ても、高VDD時は出力データが出力回路に到達するのが
速いので全体としての遅延が大きくなるようなことはな
い。
次に温度が高くなった時のことを説明する。ゲート電
圧が第６図の特性11のようにコントロールされているの
が本発明に係る出力回路である。何も手を打たないと、
特性12のようになる。
圧が第６図の特性11のようにコントロールされているの
が本発明に係る出力回路である。何も手を打たないと、
特性12のようになる。
本発明に係る出力回路では低温時すなわち、MOSFETの
駆動力が高い時にVGが低くなっている。すなわちdVG/dT
＞０となっている。これによって前述のVDDの時と同じ
ようにノイズ問題が解消される。すなわち、第９図のよ
うに従来は特性41のように低温でノイズが増加し問題で
あったものが特性42のようになり低温でのノイズの増加
はなくなる。
駆動力が高い時にVGが低くなっている。すなわちdVG/dT
＞０となっている。これによって前述のVDDの時と同じ
ようにノイズ問題が解消される。すなわち、第９図のよ
うに従来は特性41のように低温でノイズが増加し問題で
あったものが特性42のようになり低温でのノイズの増加
はなくなる。
次にしきい値電圧VTが変化した時のことを説明する。
ゲート電圧は第７図のように従来の特性22と違って特性
21のようにdVG/dVT＞０となるようにコントロールされ
る。ノイズは第10図に示すように、従来特性51だったも
のが特性52のようになり、ノイズ特性が改善される。
ゲート電圧は第７図のように従来の特性22と違って特性
21のようにdVG/dVT＞０となるようにコントロールされ
る。ノイズは第10図に示すように、従来特性51だったも
のが特性52のようになり、ノイズ特性が改善される。
［発明の効果］ 以上詳細に説明したように本発明に係る出力回路で
は、出力駆動のMOSFETの駆動能力の高い、すなわちdi/d
tの大きくなりそうな時に、ゲート電圧VGを適切にコン
トロールすることにより、di/dtノイズが大きくならな
いようにコントロールするものである。
は、出力駆動のMOSFETの駆動能力の高い、すなわちdi/d
tの大きくなりそうな時に、ゲート電圧VGを適切にコン
トロールすることにより、di/dtノイズが大きくならな
いようにコントロールするものである。
従って、従来よりもdi/dtノイズの少ない出力回路が
構成できる。しかし、出力遅延はもともと小さい時に少
し大きくするだけなので、従来より悪化することはけっ
してない。従来は、di/dtノイズのために出力回路を必
要以上に駆動力を落としているので本発明によってdi/d
tノイズの一定のもとでは、出力が高速化されたとも言
える。
構成できる。しかし、出力遅延はもともと小さい時に少
し大きくするだけなので、従来より悪化することはけっ
してない。従来は、di/dtノイズのために出力回路を必
要以上に駆動力を落としているので本発明によってdi/d
tノイズの一定のもとでは、出力が高速化されたとも言
える。
第１図は本発明の一実施例を示す回路図、第２図〜第４
図はそれぞれ第１図のコントロール回路の各例を示す回
路図、第５図〜第10図はそれぞれ本発明を説明するため
の特性図、第11図は従来の半導体出力回路を示す回路
図、第12図〜第15図は従来の半導体出力回路を説明する
ための図である。 MN21、MN22……NMOS、FET,MP21……PMOS、FET,CI2φ…
…コントロール回路。
図はそれぞれ第１図のコントロール回路の各例を示す回
路図、第５図〜第10図はそれぞれ本発明を説明するため
の特性図、第11図は従来の半導体出力回路を示す回路
図、第12図〜第15図は従来の半導体出力回路を説明する
ための図である。 MN21、MN22……NMOS、FET,MP21……PMOS、FET,CI2φ…
…コントロール回路。
Claims (1)
- 【請求項１】それぞれインダクタンス成分を有する部材
を介している高電位電源VDDと低電位電源VSSの間で駆動
する半導体出力回路において、 前記低電位電源VSSにつながる出力節点のチャージを引
き抜く経路で低電位電源に近い方に位置してゲートに出
力データ信号が供給され出力駆動を制御する第１のNMOS
FETと、 前記出力節点に近い方に位置して前記第１のNMOS FETと
直列に接続されており、ゲート電圧VGにより制御されノ
ーマリオン状態にされる第２のNMOS FETと、 少なくとも前記第１、２のNMOS FET以外のMOS FETと抵
抗体で構成され、前記第１、２のNOMS FET及び前記MOS
FETにおいて、前記高電位電源VDDの変動分dVDDの影響に
より、その駆動力が所定レベルを越えて大きくなると
き、前記抵抗体と上記影響下の前記MOS FETの駆動電流
の引き合いを用いて前記第２のNMOS FETのゲート電圧VG
を低くする制御回路とを具備し、 前記制御回路は、前記ゲート電圧VGの変化分をdVGとし
たとき、|dVG/dVDD|＜１を成立させることを特徴とする
半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078622A JP2618884B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078622A JP2618884B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245118A JPS63245118A (ja) | 1988-10-12 |
| JP2618884B2 true JP2618884B2 (ja) | 1997-06-11 |
Family
ID=13666983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078622A Expired - Fee Related JP2618884B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2618884B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2724069B1 (fr) * | 1994-08-31 | 1997-01-03 | Sgs Thomson Microelectronics | Detecteur de temperature sur circuit integre |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
-
1987
- 1987-03-31 JP JP62078622A patent/JP2618884B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63245118A (ja) | 1988-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |