JPH0472813A - Ｃｍｏｓ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＣＭＯ３（相補型ＭＯ３）回路に関し、例
えば比較的大きな負荷を駆動するＣＭＯ８出力回路に利
用して有効な技術に関するものである。

〔従来の技術〕

第９図には、−船釣なＣＭＯ３出力回路の回路図が示さ
れている。この回路は、■〕チャンネルＭＯＳＦＥＴ　
（絶縁ゲート型電界効果トランジスタ、以下同じ）ＰＬ
とＮチャンネルＭＯＳＦＥＴＮＩからなるＣＭＯＳイン
バータ回路が駆動段を構成し、比較的大きなコンダクタ
ンスを持つＰチャンネル出力ＭＯＳＦＥＴ　（絶縁ゲー
ト型電界効果トランジスタ、以下同じ）Ｐ２とＮチャン
ネル出力ＭＯＳＦＥＴＮ２とからなる出力段回路を駆動
する。このようなＣＭＯＳ回路では、第１０図に示すよ
うに、入力信号がＶ　Ｔ　ＨＮ　〜Ｖ　Ｄ　Ｄ　−Ｖ　
Ｔ　ＨＰの範囲では、ＮチャンネルＭＯＳＦＥＴＮ２と
ＰチャンネルＭＯＳＦＥＴＰ２とが共にオン状態になり
、直流電流が流れるようになる。ここで、ＶＴＨＮはＮ
チャンネルＭＯＳ　Ｆ　ＥＴＮ　２のしきい値電圧、Ｖ
ＴＨＰはＰチャンふルＭＯＳ　Ｆ　ＥｒＦ３のしきい値
電圧、ＶＤＤは電源電圧である。

このような直流電流が流れると、その消費電流を増加さ
せるばかりでなく、電源線を構成するボンディングワイ
ヤーや、フレーム及びプリント基板等の実装基板の配線
に寄生するインダクタンス成分等により比較的大きなパ
ルス性のノイズが発生するという問題が生じる。

そこで、論理しきい値の高いＣＭＯＳ回路と低いＣＭＯ
Ｓ回路を駆動段に用いることにより、上記出力段ＭＯＳ
ＦＥＴでの貫通電流の低減する技術が、特開昭６ｉ２５
４５２１号公報に開示されている。

〔発明が解決しようとする課題〕

上記のような回路では、駆動段にＣＭＯＳ回路を用いる
ものであるため、そこにはやはり直流電流が流れてしま
う。また、ＮチャンネルとＰチャンネルの出力ＭＯＳ　
Ｆ　ＥＴに対応してＣＭＯＳ回路を設けるものであるた
め、素子数が増加するものとなってしまう。そして、上
記の従来回路では、負荷に流れる出力電流については何
等の配慮も行われておらす、接地線又は電源線には負荷
に流れる出力電流による比較的大きなスイッチングノイ
ズが発生してしまうという問題を有する。

この発明の目的は、簡単な構成により電源線に発生ずる
ノイズを低減させたＣＭＯＳ回路を提供することにある
。

この発明の他の目的は、高速化を図りつつ、上記ノイズ
の発生を防止したＣＭＯＳ回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、駆動段を構成するＰチャンネルＭＯＳＦＥＴ
とＮチャンネルＭＯＳ　Ｆ　ＥＴとの間に抵抗手段を設
け、そのドレイン出力をＰチャンネル出力ＭＯＳ　Ｆ　
ＥＴとＮチャンネル出力ＭＯＳＦＥＴのゲートに供給す
る。

〔作　用〕

上記した手段によれば、駆動段では上記抵抗手段により
直流電流が制限できるとともに、両出力ＭＯＳＦＥＴの
ゲートには上記抵抗手段による電圧差が生じるから出力
段における直流電流も制限できる。

〔実施例〕

第１図には、この発明に係るＣＭＯ３回路の一実施例の
回路図が示されている。同図の各回路素子は、公知のＣ
ＭＯ３集積回路の製造技術により、特に制限されないが
、単結晶シリコンのような１個の半導体基板上において
形成される。

駆動段を構成するＰチャンネルＭＯＳＦＥＴＰ１とＮチ
ャンネルＭＯＳ　Ｆ　ＥＴＮ　１の共通化されるドレイ
ン間に抵抗素子として作用するＮチャンネルＭＯＳ　Ｆ
　ＥＴＮ　２とＰチャンネルＭ　ＯＳ　Ｆ　ＥＴＰ２と
が並列形態に接続される。上記ＮチャンネルＭＯＳＦＥ
ＴＮ２は、そのゲートに電源電圧ＶＤＤのようなバイア
ス電圧ＶＮが与えられることにより定常的にオン状態と
なり、抵抗素子として動作する。同様に、上記Ｐチャン
ネルＭＯＳＦＥＴＰ２は、そのゲートに回路の接地電位
のようなバイアス電圧ＶＰが与えられることにより定常
的にオン状態となり、抵抗素子として動作する。

これにより、第２図に示すように駆動段回路は、ＣＭＯ
Ｓインバータ回路を構成するＰチャンネルＭＯＳＦＥＴ
ＰＩとＮチャンネルＭＯＳ　Ｆ　ＥＴＮ■との間には、
上記並列形態のＭＯＳＦＥＴＮ２゜Ｒ２に対応した抵抗
Ｎ２．Ｒ２からなる合成抵抗が設けられることになる。

上記駆動段を構成するＮチャンネルＭＯＳＦＥＴＮＩと
ＰチャンネルＭ○５ＦＥＴＰＩのゲートは供給接続され
て入力信号ＶＩが供給される。

このような駆動段を用いた場合には、第３図に示すよう
に、ＰチャンネルＭＯＳＦＥＴＰＩのドレイン電圧ｖａ
とＮチャンネルＭＯＳＦＥＴＮＩのドレイン電圧ｖｂに
は、上記のような抵抗手段による電圧差が生じる。この
ことは、入力信号レベルの変化からみれば、両信号ｖａ
とｖｂは、前記公報と同様に時間差が生じるいることに
なり、それより駆動させられる出力ＭＯＳＦＥＴとが同
時にオン状態になるタイミングがずれて、両出力ＭＯＳ
　Ｆ　ＥＴ間に流れる直流電流（貫通電流）を低減させ
るように作用する。そして、駆動段回路自身においても
、上記のような抵抗手段が設けられいてるから、駆動段
回路に流れる直流電流も低減させるという作用を合わせ
持つものとなる。このように、この実施例の駆動段回路
は、ＭＯＳＦＥＴＮ２又はＲ２のような簡単な回路を付
加することにより、出力段回路の他、駆動段回路自身の
直流電流を低減させることができる。

この実施例では、特に制限されないが、上記駆動段に対
して、２つに分割された出力回路が設けられる。

第１の出力回路は、上記駆動段回路の出力信号ｖａとｖ
ｂとを受けるＰチャンネル出力ＭＯＳＦＥＴＰ３とＮチ
ャンネル出力ＭＯＳ　Ｆ　ＥＴＮ　３から構成される。

これらの出力ＭＯＳＦＥＴＰ３とＮ３のソースとそれに
対応する電源線である電源電圧ＶＤＤと回路の接地線Ｇ
ＮＤとの間には、順方向のダイオードＤＩ、Ｄ２と、各
ダイオードＤＩ、Ｄ２にそれぞれ並列形態に接続された
抵抗素子Ｒ１，Ｒ２とが設けられる。

上記ダイオードＤ１．Ｄ２と、それぞれに対応した抵抗
手段Ｒ１，Ｒ２は、次のような作用を行う。第４図に示
すように、出力信号■０がロウレベルからハイレベルに
変化するとき、Ｐチャンネル出力ＭＯＳＦＥＴＰ３がオ
フ状態からオン状態に変化して出力端子から比較的大き
な駆動電流（チャージアップ電流）を流すようにするも
のとなる。このとき、Ｐチャンネル出力ＭＯＳ　Ｆ　Ｅ
ＴＰ３がオン状態を開始して抵抗Ｒ１に電流が流れると
、そのソース電位ＶＰ３を低下させるように負帰還をか
ける。これより、出力電流の急激な増加を抑制する。上
記抵抗Ｒ１に発生した電圧がダイオードＤｉの順方向電
圧に達すると、ダイオードＤ１がソース電位ＶＰ３を電
圧クランプして大きな駆動電流を形成する。そして、出
力電圧ＶＯが電源電圧ＶＤＤ付近に達して駆動電流が低
減すると、ダイオードＤＩがオフ状態となり、抵抗Ｒ１
による負帰還の作用により出力電圧ＶＯはオーバーシュ
ートが生じることなく速やかに電源電圧ＶＤＤに達する
。

また、第５図に示すように、出力信号■０がハイレベル
からロウレベルに変化するとき、Ｎチャンネル出力ＭＯ
Ｓ　Ｆ　ＥＴＮ　３がオフ状態からオン状態に変化して
出力端子から比較的大きな駆動電流（ディスチャージ電
流）を流すようにするものとなる。このとき、Ｎチャン
ネル出力ＭＯ５ＦＥＴＮ３がオン状態を開始して抵抗Ｒ
２に電流か流れると、そのソース電位ＶＮ３を上昇させ
るように負帰還をかける。これより、出力電流の急激な
増加を抑制する。上記抵抗Ｒ２に発生した電圧がダイオ
ードＤ２の順方向電圧に達すると、タイオードＤ２がソ
ース電位ＶＮ３を電圧クランプして大きな駆動電流を形
成する。そして、出力電圧ＶＯが回路の接地電位付近に
達して駆動電流が低減すると、ダイオードＤ２がオフ状
態となり、抵抗Ｒ２による負帰還の作用により出力電圧
ＶＯはアンダーシュートが生じることなく速やかに回路
の接地電位に達する。

これにより、急激な出力電流の変化により電源電圧線や
回路の接地線に発生ずるパルス状のノイズを防止するこ
とができる。そして、上記負帰還作用により、出力信号
ＶＯにオーバーシュートやアンダーシュートが発生する
ことがないから実質的な出力信号変化を高速にすること
ができる。

第２の出力回路は、次の回路により構成される。

上記駆動段回路の出力信号ｖａとｖｂとは、上記第１の
出力回路の出力信号によりスイッチ制御されるＮチャン
ネル伝送ゲートＭＯＳＦＥＴＮ５とＰチャンネル伝送ゲ
ートＭＯＳＦＥＴＰ５とをそれぞれ通してＰチャンネル
出力ＭＯＳＦＥＴＰ４とＮチャンネル出力ＭＯＳＦＥＴ
Ｎ４のゲートに伝えられる。この第２の出力回路を構成
するＰチャンネル出力ＭＯＳＦＥＴＰ４とＮチャンネル
出力ＭＯＳＦＥＴＮ４とは、上記第１の出力回路の出力
ＭＯＳＦＥＴＰ３と出力ＭＯＳ　Ｆ　ＥＴＮ　３とそれ
ぞれ並列形態に接続される。

特に制限されないが、上記Ｐチャンネル出力ＭＯＳＦＥ
ＴＰ４とＮチャンネル出力ＭＯＳＦＥＴＮ４のゲートに
は、ゲート電圧の高速引き抜き（ディスチャージ）用の
ＰチャンネルＭＯＳＦＥＴＰ６及びＮチャンネルＭＯＳ
　Ｆ　ＥＴＮ　６とがそれぞれ設けられる。これらのＭ
Ｏ５ＦＥＴＰ６とＮ６のゲートには、インバータ回路Ｉ
Ｎ１とＩＮ２を通して上記駆動段回路の出力信号ｖａと
ｖｂとが供給される。

この第２の出力回路の動作は、第６図の動作波形図を参
照して説明する。

入力信号Ｖｌがロウレベルからハイレベルに変化すると
、駆動段の出力信号ｖａとｖｂば、前記のように抵抗手
段による電圧差（時間差）をもってハイレベルからロウ
レベルに変化する。このような駆動段の出力信号ｖａと
ｖｂに応じて、前記のような第１の出力回路により出力
信号■０がロウレベルからハイレベルに変化する。

上記人力信号Ｖｌがロウレベルのときには、出力信号Ｖ
Ｏはロウレベルになっており、第２の出力回路における
ＰチャンネルＭＯＳＦＥＴＰ５がオン状態になり、Ｎチ
ャンネルＭＯＳ　Ｆ　ＢＴＮ　５がオフ状態になってい
る。それ故、第２の出力回路のＮチャンネル出力ＭＯＳ
ＦＥＴＮ’４のゲートに伝えられる駆動電圧ＶＰ５ば、
上記駆動電圧■ｂに対応して早いタイミングでハイレベ
ルからロウレベルに変化する。また、上記駆動電圧ｖｂ
がインバータ回路ＩＮ２のロジックスレッショルド電圧
に達すると、その出力信号がハイレベルになりディスチ
ャージ用のＭＯ５ＦＥＴＮ６をオン状態にする。これに
より、出力ＭＯ５ＦＥＴＮ４は比較的早いタイミングで
ゲートに保持されたハイレベルがディスチャージされる
からオフ状態に変化する。

これに対して、上記ＮチャンネルＭＯＳＦＥＴＮ５は、
第１の出力回路による出力電圧■０がそのしきい値電圧
に達すると、オン状態を開始して上記駆動電圧ｖａをＰ
チャンネル出力ＭＯＳＦＥＴＰ４のゲートに伝える。こ
のようにして、出力ＭＯＳＦＥＴＰ４のゲートに伝えら
れる駆動電圧が遅延されるから、出力ＭＯＳＦＥＴＰ４
は遅れてオン状態になり、出力ＭＯＳ　Ｆ　ＥＴＮ　４
との間で直流電流を流すことなく、第１の出力回路の出
力ＭＯＳＦＥＴＰ３とともに負荷に供給される駆動電流
を形成する。これにより、出力信号■０の立ち上がりを
速くする。なお、ディスチャージ用のＰチャンネルＭＯ
ＳＦＥＴＰ６は、インバータ回路ｒＮ１の出力信号が駆
動電圧ｖａＯロウレベルへの変化に応してハイレベルに
なりため比較的早いタイミングでオフ状態になる。これ
により、上記のような伝送ゲートＭＯＳＦＥＴＮ５によ
る出力ＭＯＳＦＥＴＰ４のゲート電圧の立ち下がりを阻
害することばない。

入力信号Ｖｌがハイレベルからロウレベルに変化すると
、駆動段の出力信号ｖａとｖｂは、前記のように抵抗手
段による電圧差（時間差）をもって上記の場合とは逆に
しＪウレヘルからハイレベルに変化する。このような駆
動段の出力信月■ａとｖｂの変化に応じて、前記のよう
な第１の出力回路により出力信号ＶＯがハイレベルから
ロウレベルに変化する。

上記人力信号■■がハイレベルのときには、出力信号■
０はハイレベルになっており、第２の出力回路のＮチャ
ンネルＭＯＳＦＥＴＮ５がオン状態になり、Ｐチャンネ
ルＭＯＳＦＥＴＰ５かオフ状態になっている。それ故、
第２の出力回路のＰチャンネル出力ＭＯＳＦＥＴＰ４の
ゲートに伝えられる駆動電圧ＶＮ５は、上記駆動電圧ｖ
ｂに対応して早いタイミングでロウレベルからハイレベ
ルに変化する。また、上記駆動電圧ｖｂがインバータ回
路１Ｎ１のロジンクスレソショルド電圧に達すると、そ
の出力信号がロウレベルになりディスチャージ用のＭＯ
ＳＦＥＴＰ６をオン状態にする。これにより、出力ＭＯ
ＳＦＥＴＰ４は比較的早いタイミングでゲートに保持さ
れたロウレベルがディスチャージされるからオフ状態に
変化するものとなる。

これに対して、上記ＰチャンネルＭＯＳ　Ｆ　ＥＴＰ５
は、第１の出力回路による出力電圧■０がそのしきい値
電圧に達すると、オン状態を開始して上記駆動電圧ｖｂ
をＮチャンネル出力ＭＯＳＦＥＴＰＮのゲートに伝える
。このようにして、出力ＭＯＳＦＥＴＮ４のゲートに伝
えられる駆動電圧が遅延されるから、出力ＭＯＳＦＥＴ
Ｎ４は遅れてオン状態になり、出力ＭＯＳＦＥＴＰ４と
の間で直流電流を流すことなく、第１の出力回路の出力
ＭＯＳＦＥＴＮ３とともに負荷に供給される駆動電流を
形成する。これにより、出力信号ＶＯの立ち下がりを速
くする。なお、ディスチャージ用のＮチャンネルＭＯＳ
ＦＥＴＮ６は、インバータ回路ＩＮ２の出力信号か駆動
電圧ｖｂのハイレベルへの変化に応じてロウレベルにな
りため比較的早いタイミングでオフ状態になる。これに
より、上記のような伝送ゲートＭＯＳＦＥＴＰ５による
出力ＭＯＳ　Ｆ　ＥＴＮ　４のゲート電圧の立ち下がり
を阻害することはない。

この実施例では、上記のように出力回路を２つに分け、
出力信号ＶＯの立ち上がりにおいては、第１の出力回路
において♀いタイミングで同図に縦線を付したような電
流ＩＤが電源電圧Ｖ　Ｉ）　ｌ）ラインに流れ、出力信
号ＶＯの立ち下がりにおいては接地ラインに同様な電流
ＩＤかに流れる。この電流ＩＤには、直流電流（貫通電
流）と駆動電流とが含まれる。そして、第２の出力回路
においては、出力信号■Ｏの立ち上かりにおいては遅い
タイミングで同図に斜線を付したような電流ＩＤが電源
電圧ＶＤＤラインに流れ、出力信号Ｖ○の立し下がりに
おいては同様な電流ＩＤが接地ラインに流れる。この電
流ＩＤは、上記のような時間差の設定により直流電流を
含まない駆動電流のみとなる。この実施例においては、
駆動電流の上記のような時間的な分散により、電源線に
発生するノイズを大幅に低減できる。

第７図には、この発明の他の一実施例の駆動段回路の回
路図が示されている。

この実施例では、図示しない出力回路を選択的に出力ハ
イインピーダンス状態にするトライステート出力機能を
持たせる機能が付加される。すなわち、上記のような抵
抗手段として作用するＮチャンネルＭＯＳＦＥＴＮ２と
ＰチャンネルＭＯＳＦＥＴＰ２を出力制御信号ＤＯＣに
より共にオフ状態にする機能を付加し、この信号ＤＯＣ
を用いてＰチャンネル出力ＭＯＳＦＥＴを駆動する出力
端子（Ｖａ）にはにプルアップ用のＰチャンネルＭＯＳ
ＦＥＴＰ７を、Ｎチャンネル出力ＭＯＳＦＥＴを駆動す
る出力端子（ｖ　ｂ）にはにプルダウン用のＮチャンネ
ルＭＯＳ　Ｆ　ＥＴＮ　７を設りて、上記制御信号ＤＯ
Ｃにより制御するものである。

すなわち、出力制御信号ＤＯＣがハイレー・ルのときに
は、上記ＭＯＳＦＥＴＮ２とＲ２を抵抗素子として動作
させ、前記のようなハイレベルとロウレベルの出力信号
を形成する。そして、出力制御信号ＤＯＣをロウレベル
にすると、上記抵抗素子としてのＭＯＳ　Ｆ　ＥＴＮ　
２とＲ２をオフ状態にし、代わってプルアップとプルタ
ンウ用Ｍ　ＯＳ　ＦＥ　ＴＰ７とＲ７をオン状態にして
ハイレベルとロウレベルの出力信号を形成する。このよ
うな簡単な回路の付加により、出力回路を構成するＩ〕
チャンネル出力ＭＯＳＦＥＴとＮチャンネル出力ＭＯＳ
ＦＥＴとが共にオフ状態にって、出力ハイインピーダン
ス状態を作り出すことができる。

第８図には、この発明に係るＣＭＯ３出力回路の他の一
実施例の回路図が示されている。

この実施例では、前記第１図の実施例における遅延回路
を構成する伝送ゲー１−Ｍ０３ＦＥＴに代えて、ナンド
（ＮＡＮＤ）ゲート回路Ｇ１とオアゲート回路Ｇ２とを
用いるようにするものである。

この構成においても、上記同様に出力ＭＯ３ＦｒＥＴＰ
４とＲ４とを時間差を持ってスイッチング動作を行わせ
ることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）駆動段を構成するＰチャンネルＭＯＳ　Ｆ　ＥＴ
とＮチャンネルＭＯＳＦＥＴとの間に抵抗手段を設ける
という簡単な構成により、駆動段自身でも」−記抵抗手
段により直流電流が制限できるとともに、それにより駆
動される両出力ＭＯＳＦＥＴのゲートに上記抵抗手段に
よる電圧差が生じるから出力段における直流電流も制限
できるという効果が得られる。

（２）上記駆動段回路により駆動されるＰチャンネル型
出力ＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴ出力ＭＯ
Ｓ　Ｆ　ＥＴのそれぞれのソースとそれに対応する電源
端子との間に順方向にされたダイオードと抵抗手段とを
並列形態に設けることにより、駆動電流の急激な変化と
出力信号のオーバーシュートとアンダーシュートの発生
を防止することができるという効果が得られる。

（３）上記駆動段により駆動される出力回路として、上
記のようなダイオードと抵抗を付加した第１の出力回路
と、上記ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　側とＮチ
ャンネルＭＯＳＦＥＴ側のそれぞれの駆動段出力を、上
記第１の出力ＭＯＳＦＥＴにより形成された出力信号を
受けるＮチャンネル型とＰチャンネル型の伝送ゲーｈ　
Ｍ　ＯＳ　Ｆ　Ｐ、’Ｆとをそれぞれ通して受けるＰチ
ャンネル出力ＭＯＳＦＥＴとＮチャンネル出力ＭＯＳ　
Ｆ　ＥＴからなる第２の出力回路とに分散することによ
り、直流電流を増加させることなく、負荷に流れる駆動
電流か分散できるから電源線に発生するノイズを大幅に
低減することができるとう効果が得られる。

（４）駆動段を構成する抵抗手段として、並列形態にさ
れたＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦ
ＥＴとを用いるとともに、上記駆動段のＰチャンネルＭ
ＯＳＦＥＴ側のドレインとそれに対応した電源端子との
間には、上記抵抗手段として作用するＮチャンネルＭＯ
ＳＦＥＴとケートか共通化されたＰチャンネルＭＯ５Ｆ
ＥＴを設Ｇノ、Ｏ ＮチャンネルＭＯＳ　Ｆ　ＥＴ側のドレインとそれに対
応した電源端子との間には、上記抵抗手段として作用す
るＰチャンネルＭＯＳ　Ｆ　ＥＴとゲートが共通化され
たＮチャンネルＭＯＳ　Ｆ　ＥＴとを設けて、これらの
ＭＯＳＦＥＴを出力制御信号により相補的に制御するこ
とにより、極めて簡単な構成によりトライステ−１〜出
力機能を持たせることができるという効果が得られる。

以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本発明は前記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。

例えば、第１図や第８図の実施例回路において、ダイオ
ードＤＩ、Ｄ２は、ＰＮ接合ダイオードを用いるもの他
、ＭＯＳＦＥＴのゲートとドレインとを接続して用いる
ものであってもよい。また、抵抗素子Ｒ１，Ｒ２はＭＯ
Ｓ　Ｆ　ＥＴを用いるものであってもよい。また、駆動
段を構成するＮチャンネルＭＯＳ　Ｆ　ＥＴとＰチャン
ネルＭＯＳＦＥＴは、複数の入力信号に対応させて設け
ることにより論理機能を付加するものであってもよい。

例えば、ノアデー１−機能を付加する場合には、Ｐチャ
ンネルＭＯＳ　Ｆ　ＥＴを直列形態にＮチャンネルＭＯ
ＳＦＥＴを並列形態にし、ナントゲート機能を付加する
場合にはＰチャンネルＭＯＳ　Ｆ　ＥＴを並列形態にＮ
チャンネルＭＯＳＦＥＴを直列形態にすればよい。駆動
段により駆動させられる出力回路としては、単にＣＭＯ
３出力回路であってもよい。

上記出力回路は、半導体集積回路装置の外部端子に接続
される負荷を駆動するもの他、半導体集積回路内部にお
いて比較的大きな容量性負荷等を駆動するものに用いる
ものであってもよい。

この発明は、ＣＭＯ３回路として広く利用することがで
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、駆動段を構成するＰチャンネルＭＯＳ　Ｆ
　ＥＴとＮチャンネルＭＯＳＦＥＴとの間に抵抗手段を
設けるという簡単な構成により、駆動段自身でも上記抵
抗手段により直流電流が制限できるとともに、それによ
り駆動される両出力ＭＯＳＦＥＴのゲートに上記抵抗手
段による電圧差が生じるから出力段における直流電流も
制限できる。

【図面の簡単な説明】

第１図は、この発明に係るＣＭＯ５回路の一実施例を示
す回路図、 第２図は、その駆動段回路の等価回路図、第３図は、そ
の駆動段回路の動作を説明するための入出力特性図、 第４図は、第１の出力回路の動作の一例を説明するため
の波形図、 第５図は、第１の出力回路の動作の他の一例を説明する
だめの波形図、 第６図は、第２の出力回路の動作の一例を説明するため
の波形図、 第７図は、駆動段回路の他の一実施例を示す回路図、 第８図は、この発明に係るＣＭＯ３回路の他の一実施例
を示す回路図、 第９図は、−船釣なＣＭＯ３回路の回路図、第１０図は
、その直流電流を説明するだめの電圧−電流特性図であ
る。 Ｐ１〜Ｐ７・・ＰチャンネルＭＯＳ　Ｆ　ＥＴ、Ｎ１〜
Ｎ７・・ＮチャンネルＭＯＳＦＥＴＸ　ＩＮＩ〜ＩＮ３
・・インバータ回路、Ｄｌ、Ｄ２・・ダイオード、Ｒ１
，Ｒ２・・抵抗、Ｇｌ、Ｇ２・・ゲート回路 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第１０図

Claims (1)

1. 【特許請求の範囲】 １、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦ
   ＥＴとの間に抵抗手段が設けられた駆動段回路と、上記
   ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴ
   のドレイン出力をそれぞれ受けるＰチャンネル出力ＭＯ
   ＳＦＥＴとＮチャンネル出力ＭＯＳＦＥＴからなる出力
   段回路とを含むことを特徴とするＣＭＯＳ回路。 ２、上記Ｐチャンネル型出力ＭＯＳＦＥＴとＮチャンネ
   ルＭＯＳＦＥＴ出力ＭＯＳＦＥＴのそれぞれのソースと
   それに対応する電源端子との間には、出力ＭＯＳＦＥＴ
   の流す電流方向に対して順方向にされたダイオード手段
   と抵抗手段とを並列形態に設けたことを特徴とする特許
   請求の範囲第１項記載のＣＭＯＳ回路。 ３、上記ＰチャンネルＭＯＳＦＥＴ側とＮチャンネルＭ
   ＯＳＦＥＴ側とのドレイン出力をそれぞれ受ける第１の
   Ｐチャンネル型出力ＭＯＳＦＥＴと第１のＮチャンネル
   ＭＯＳＦＥＴ出力ＭＯＳＦＥＴのソースと電源端子との
   間にこれら第１の出力ＭＯＳＦＥＴの流す電流方向に対
   して順方向にされたダイオード手段と抵抗手段とを並列
   形態に設けるとともに、上記ＰチャンネルＭＯＳＦＥＴ
   側とＮチャンネルＭＯＳＦＥＴ側のそれぞれのドレイン
   出力を、上記第１の出力ＭＯＳＦＥＴにより形成された
   出力信号を受けるＮチャンネル型とＰチャンネル型の伝
   送ゲートＭＯＳＦＥＴとをそれぞれ通して上記第１の出
   力ＭＯＳＦＥＴのそれぞれと並列形態にされた第２のＰ
   チャンネル出力ＭＯＳＦＥＴと第２のＮチャンネル出力
   ＭＯＳＦＥＴとを設けたことを特徴とする特許請求の範
   囲第１項記載のＣＭＯＳ回路。 ４、上記抵抗手段は、並列形態にされたＰチャンネルＭ
   ＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとからなり、Ｐ
   チャンネルＭＯＳＦＥＴ側のドレインとそれに対応した
   電源端子との間には、上記抵抗手段として作用するＮチ
   ャンネルＭＯＳＦＥＴとゲートが共通化されたＰチャン
   ネルＭＯＳＦＥＴが設けられ、ＮチャンネルＭＯＳＦＥ
   Ｔ側のドレインとそれに対応した電源端子との間には、
   上記抵抗手段として作用するＰチャンネルＭＯＳＦＥＴ
   とゲートが共通化されたＮチャンネルＭＯＳＦＥＴが設
   けられ、これらのＭＯＳＦＥＴを出力制御信号により相
   補的に制御することを特徴とする特許請求の範囲第１、
   第２又は第３項記載のＣＭＯＳ回路。