JPH03159313A - 出力回路および半導体集積回路装置 - Google Patents
出力回路および半導体集積回路装置Info
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- JPH03159313A JPH03159313A JP1297312A JP29731289A JPH03159313A JP H03159313 A JPH03159313 A JP H03159313A JP 1297312 A JP1297312 A JP 1297312A JP 29731289 A JP29731289 A JP 29731289A JP H03159313 A JPH03159313 A JP H03159313A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は，出力切り換え時に発生する電源ノイズによる
誤動作を防止した出力回路および半導体集積回路装置に
関する。
誤動作を防止した出力回路および半導体集積回路装置に
関する。
【従来の技術］
第ｔ１図に従来のＣＭＯＳ出力回路最終段の回路図を示
す。第１１図において，Ｖｉｎは入力，Ｖｏｕｔは出力
，ＰＩはｐＭｏＳトランジスタ，ＮｌはｎＭＯｓトラン
ジスタ，ＶＤＤとＶＳＳはＬＳＩ上の電源とグランド，
ｖｏｏ’， ｖｓｓ’はＬＳＩパッケージを実装する
基板上の電源とグランド，Ｃは出力負荷，Ｌｌ，Ｌ２は
ボンデイングワイヤやパッケージのピン等によるインダ
クタンスである。ｉは出力がハイレベルからローレベル
に切り換わるときの電流を示す。 出力が高速に切り換わると，インダクタンスＬ１または
Ｌ２に，誘導電圧が発生することが知られている。誘導
電圧はＬＳＩ内で電源ノイズ（同時切り換えノイズとも
言う）となり，ＬＳＩの誤動作の原因となる。内部回路
や入力回路は，出力回路最終段とは異なった電源を用い
ることにより，この電源ノイズを防止できる。しかし，
出力回路は電源を共有するため，出力切り換えしない状
態（以後これを静止出力と呼ぶ。）にある出力回路では
，電源ノイズが出力信号に乗り，この出力を入力とする
回路が誤動作する。 ここで電源ノイズΔＶは， ΔＶ＝ ｎ ・（Ｌ／ｍ）｛ｄ ｉ ／ ｄ ｔ ）
−−・−（１）で表わされる。ｎは同時に切り換わる出
力回路の本数であり，Ｌはボンデイングワイヤやパッケ
ージのピン等によるインダクタンス，ｍは電源ピン数，
ｄｉ／ｄｔは出力回路最終段に流れる電流の時間微分で
ある。 ＬＳＩの設計において，このノイズを低減する主な方法
としては， （１）出力の切り換え速度を遅くする，（２）同時に切
り換わる出力回路の本数を減らす、（３）電源ピン数を
増加する、 等が考えられる。（１）は，例えば，特開昭６０−６２
７２５号，特開昭６３−１００８１６号に記載のように
，入力Ｖｉｎと出力Ｖｏｕｔの間にミラー容量を設け，
出力波形を鈍らせ，式（１）のｄｉ ／ ｄ ｔを小さ
くする方法である。（２）の方法は，例えば，特開昭５
９−２２９９２４号に記載のように，出力回路を切り換
えるタイミングをずらす方法である。 【発明が解決しようとする課題】 上記（１）の方法は切り換え速度が遅＜，（２）の方法
は入力から出力までの遅延時間が大きくなるものがあり
，いずれも出力回路の高速化の妨げとなっていた。また
，（３）の方法はＬＳＩのピン数には制限があるため，
電源ピン数を増加するには，入出力ピン数を削る必要が
あり，困難を伴う． 本発明の目的は，出力回路の遅延時間を犠牲にせず，電
源ノイズによる誤動作を防止する出力回路および半導体
集積回路装置を提供することにある．
す。第１１図において，Ｖｉｎは入力，Ｖｏｕｔは出力
，ＰＩはｐＭｏＳトランジスタ，ＮｌはｎＭＯｓトラン
ジスタ，ＶＤＤとＶＳＳはＬＳＩ上の電源とグランド，
ｖｏｏ’， ｖｓｓ’はＬＳＩパッケージを実装する
基板上の電源とグランド，Ｃは出力負荷，Ｌｌ，Ｌ２は
ボンデイングワイヤやパッケージのピン等によるインダ
クタンスである。ｉは出力がハイレベルからローレベル
に切り換わるときの電流を示す。 出力が高速に切り換わると，インダクタンスＬ１または
Ｌ２に，誘導電圧が発生することが知られている。誘導
電圧はＬＳＩ内で電源ノイズ（同時切り換えノイズとも
言う）となり，ＬＳＩの誤動作の原因となる。内部回路
や入力回路は，出力回路最終段とは異なった電源を用い
ることにより，この電源ノイズを防止できる。しかし，
出力回路は電源を共有するため，出力切り換えしない状
態（以後これを静止出力と呼ぶ。）にある出力回路では
，電源ノイズが出力信号に乗り，この出力を入力とする
回路が誤動作する。 ここで電源ノイズΔＶは， ΔＶ＝ ｎ ・（Ｌ／ｍ）｛ｄ ｉ ／ ｄ ｔ ）
−−・−（１）で表わされる。ｎは同時に切り換わる出
力回路の本数であり，Ｌはボンデイングワイヤやパッケ
ージのピン等によるインダクタンス，ｍは電源ピン数，
ｄｉ／ｄｔは出力回路最終段に流れる電流の時間微分で
ある。 ＬＳＩの設計において，このノイズを低減する主な方法
としては， （１）出力の切り換え速度を遅くする，（２）同時に切
り換わる出力回路の本数を減らす、（３）電源ピン数を
増加する、 等が考えられる。（１）は，例えば，特開昭６０−６２
７２５号，特開昭６３−１００８１６号に記載のように
，入力Ｖｉｎと出力Ｖｏｕｔの間にミラー容量を設け，
出力波形を鈍らせ，式（１）のｄｉ ／ ｄ ｔを小さ
くする方法である。（２）の方法は，例えば，特開昭５
９−２２９９２４号に記載のように，出力回路を切り換
えるタイミングをずらす方法である。 【発明が解決しようとする課題】 上記（１）の方法は切り換え速度が遅＜，（２）の方法
は入力から出力までの遅延時間が大きくなるものがあり
，いずれも出力回路の高速化の妨げとなっていた。また
，（３）の方法はＬＳＩのピン数には制限があるため，
電源ピン数を増加するには，入出力ピン数を削る必要が
あり，困難を伴う． 本発明の目的は，出力回路の遅延時間を犠牲にせず，電
源ノイズによる誤動作を防止する出力回路および半導体
集積回路装置を提供することにある．
上記目的は，出力切り換え時と静止出力時で出力回路最
終段に接続する電源を切り換えること，〉 さらに，その電源の配線，パッドをＬＳＩ上で独立させ
ることよって達成される。
終段に接続する電源を切り換えること，〉 さらに，その電源の配線，パッドをＬＳＩ上で独立させ
ることよって達成される。
【作用１
出力切り換え時と静止出力時で出力回路最終段に接続す
る電源を切り換える。静止出力用の出力回路最終段の電
源は，出力切り換え用の電源とは独立しているので，出
力切り換え時に発生する電源ノイズが，静止出力に影響
を及ぼすことがなく，誤動作を防止できる。また，出力
波形を鈍らせる必要がないので，高速な出力回路を使用
できる。 【実施例】 本発明の第１の実施例の基本的な動作を第１図，第２図
を用いて説明する．第１図は本実施例の出力回路であり
，第２図は第１図の回路の動作を説明するためのタイミ
ング図である。一般にＣＭＯＳ ＬＳＩの入出力イン
タフェイスはＴＴＬコンパチブルであり， ＶＩＬｍａ
ｘ＝ ０ ， ８ ｖ ， ＶＩＨｍｉｎ＝２．Ｏｖで
ある。これに対してＣＭＯＳ出力回路の出力振幅はＯｖ
〜５ｖなので，出力ローレベルのマージンが厳しくなっ
ている。そこで，本実施例は，出力ローレベルでの電源
ノイズを対策するものである。第１図において， Ｖｉ
ｎｌ〜Ｖ ｉｎ３は入力，Ｖｏｕｔは出力，ＰＩはｐＭ
Ｏｓトランジスタ，Ｎ１，Ｎ２はｎＭＯＳトランジスタ
，ＶＤＤは電源，■５５１， ＶＳＳ２はグランドであ
る。以下，各回において，同一部分には同一の符号が付
いている。 本実施例では，出力立ち下がり時にＶｏｕｔをｖＳＳｌ
に接続し，静止出力時にはＶＳＳ２に接続するようにＶ
ｉｎｌ〜Ｖｉｎ３を入力する。まず，時間ｔ０でＶｉｎ
ｌ， Ｖｉｎ３の電位を上げると，Ｎｌがオン， ＰＩ
がオフし， Ｖｏｕｔの電位が下がる。次に，出力ＶＯ
ｕｔがローレベルに確定した時間ｔエで， Ｖｉｎｌの
電位を下げ， Ｖｉｎ２の電位を上げると，Ｎｌがオフ
，？２がオンする。この時に，グランドがＶＳＳＩから
ＶＳＳ２に切り換る。ここで，時間ｔ０からｔエの間は
，出力信号が他の出力回路の切り換わりにより発生する
電源ノイズの影響を受けるので，出力が確定した直後に
時間ｔ■を設定することが望ましい。さらに，時間ｔ２
でＶｉｎ２， Ｖｉｎ３の電位を下げると，Ｎ２がオフ
，Ｐ１がオンし， Ｖｏｕｔの電位が上がる。このよう
なタイミングでＶｉｎｌ”Ｖｉｎ３を入力することによ
り， ＶＳＳＩで発生した電源ノイズが静止出力に乗る
ことを防止できる。また，電源ノイズによる誤動作がな
いので，出力回路の切り換え速度を高速化できる。 第３図は第１の実施例のさらに詳細な回路図である。２
ＮＯＲ回路１はＶｏｕｔの反転遅延信号とＶｉｎを入力
としてＶｉｎｌを出力し，２ＮＯＲ回路２はＶｏｕｔの
遅延信号とＶｉｎを入力としてＶｉｎ２を出力し，イン
バータ５はＶｉｎを入力としてＶ ｉｎ３を出力する。 遅延回路は， Ｖｏｕｔのローレベルが確定した直後（
図２のｔ１）にＶｉｎｌの電位が下がり， Ｖｉｎ２の
電位が上がるように遅延時間を適当．に設定する。遅延
回路は，例えばインバータを複数段，直列接続すること
によって作る．このような回路構或をとることにより，
第２図のタイミングでＶｉｎｌ〜Ｖｉｎ３を与えること
ができる。 第２の実施例の基本的な動作を第４図，第５図を用いて
説明する。第４図は本実施例の出力回路であり，第５図
は動作を説明するタイミング図である。本実施例は，出
力ローレベル，ハイレベル両方の電源ノイズを対策した
ものである。 出力立ち下がり時にＶｏｕｔをＶＳＳＩに，静止出力時
（ローレベル）にはＶＳＳ２に接続し，出力立ち上り時
にはＶｏｕｔをＶＤＤＩに，静止出力時（ハイレベル）
にはＶＤＤ２に接続するようにＶｉｎｌ〜Ｖｉｎ４を入
力する。出力立ち下がりの場合，時間ｔ。でＶｉｎｌ，
Ｖｉｎ４の電位を上げると，Ｎｌがオン， Ｐ２がオ
フし， Ｖｏｕｔの電位が下がる。出力Ｖｏｕｔがロー
レベルに確定した時間ｔエで， Ｖｉｎｌの電位を下げ
， Ｖｉｎ２の電位を上げると，Ｎｌがオフ，Ｎ２がオ
ンする。この時にグランドがＶｓｓｌからＶｓｓ２に切
り換わる。 ？力立ち上がりの場合，時間ｔ２でＶ ｉｎ ２ ｒ
Ｖ ｉｎ３の電位を下げると，Ｎ２がオフ，ＰＩがオン
し，Ｖｏｕｔの電位は上がる。Ｖｏｕｔがハイレベルに
確定した時間ｔ３でＶ４ｎ３の電位を上げ， Ｖｉｎ４
の電位を下げると，ＰＩがオフ，Ｐ２がオンする。この
時に電源がＶｌ）ＤＩからＶＤＤ２に切り換わる。この
ようなタイミングでＶｉｎｌ〜Ｖｉｎ４を与えることに
より，第１の実施例と同様な効果が得られる。 第６図は第２の実施例のさらに詳細な回路図である。２
ＮＯＲ回路１，２．２ＮＡＮＤ回路３，４はＶｉｎと遅
延回路の出力からＶｉｎｌ〜Ｖｉｎ４を作る。遅延回路
はＶ ｏ ｕ ｔを入力とし，”Ｊｏｕｔのローレベル
が確定した直後（第５図のｔｚ）にＶｉｎｌの電位が下
がり， Ｖｉｎ２の電位が上がり，ハイレベルが確定し
た直後（ｔ■）にＶｉｎ３の電位が上がり，Ｖ ｉｎ４
の電位が下がるように遅延時間を適当に設定する。この
ような回路構或をとることにより，第５ｖ４のタイミン
グでＶｉｎｌ〜Ｖｉｎ４を与えることができる。 第３の実施例の基本的な動作を第７図，第８図を用いて
説明する。第７図は本実施例の回路図，第８図はタイミ
ング図である。本実施例はプルアップ，プルダウン側共
にｎ Ｍ Ｏ Ｓの出力回路となっており，第１の実施
例と同様に出力ローレベルでの電源ノイズを対策したも
のである。 まず，時間ｔ０でＶｉｎｌの電位を上げ， Ｖｉｎ３の
電位を下げると，Ｎｌがオン，Ｎ３がオフし， Ｖｏｕ
ｔの電位が下がる。Ｖｏｕｔがローレベルに確定した時
間Ｌエで， Ｖｉｎｌの電位を下げ，Ｖｉｎ２の電位を
上げると，Ｎｌがオフ，Ｎ２がオンする。この時にグラ
ンドがＶｓｓｌからＶｓｓ２に切り換わる。時間ｔ２で
Ｖｉｎ２の電位を下げ＋ Ｖｉｎ３の電位を上げると，
Ｎ１がオフ，Ｎ３がオンし＋ Ｖｏｕｔの電位は上がる
。 このようなタイミングでＶｉｎｌ〜Ｖ ｉｎ４を与える
ことにより，第１の実施例と同様な効果が得られる。 さらに，本実施例は， ｎ Ｍ Ｏ Ｓプッシュブル構
戊なので，第１の実施例よりも出力立ち上がり時の駆動
力が高く，高速な出力回路が得られる。 第９図は第３の実施例のさらに詳細な回路図である。２
ＮＯＲ回路１，２はＶｉｎと遅延回路の出力からＶｉｎ
ｌ〜Ｖｉｎ３を作る。遅延回路はＶｏｕｔを入力とし，
Ｖｏｕｔのローレベルが確定した直後（第８図のｔエ
）にＶｉｎｌの電位が下がり， Ｖｉｎ２の電位が上が
るように遅延時間を適当に設定する。 このような回路構或をとることにより，第８図のタイミ
ングでＶｉｎｌ−Ｖｉｎ３を与えることができる。 ここで，第３図，第６図，第９図でＶｏｕｔを遅延回路
の入力としたが，Ｖｉｎを入力としても同様な効果が得
られる。また，ＭＯＳ出力回路を例にとり，本発明の実
施例を説明したが，ＭＯＳに限らず，バイポーラ，Ｇａ
Ａｓ等の他のデバイスを用いるＬＳＩでも本発明を適用
できる。すなわち，出力回路最終段に接続された複数の
同電位の電源を，適当なタイミングで切り換えることに
より，電源ノイズが静止出力に乗ることを防止できる。 第１Ｏ図は第１，第３の実施例に好適なＬＳＩの電源配
線のレイアウトである。電源配線は，外部回路上空のも
のだけを概酩的に示し，ＬＳＩ内部の配線は省略してあ
る。図において，１０はパッド，１１．１２は内部回路
および入力回路等の出力回路最終段以外の回路用のＶＳ
Ｓ３， ＶＤＤ２配線である。１３，１４．１５は出力
回路最終段用のＶＤＤＩ， ＶＳＳ２， ＶＳＳ１ｉ！
Ｉｉｌ！Ｍテある。１６はＶＳＳＩ配線以外の電源配線
とパッド１０を接続する配線であり，図では省略したが
，接続用配Ｒ１６と電源配線間はスルーホールで接続さ
れている。１７は内部回路を構或する内部領域である。 第１，第３の実施例はＶＳＳ（グランド）を切り換える
ので，出力最終段用のＶＳＳを２種類設けてある。また
，出力回路の電源ノイズが，内部回路および入力回路等
に影響を及ぼさないように，出力回路最終段用とそれ以
外の回路用の電源配線を分けてある。 各電源配線はＬＳＩ上で独立しており，ＬＳＩパッケー
ジを実装する基板までそれぞれの経路を持ち，基板のイ
ンピーダンスの低い電源層等で，初めてｖｏｏ， ｖｓ
ｓがそれぞれ合流する。また， ＶＳＳＬ ＶＳＳＺ間
のカップリング容量によりｖｓｓｔに発生した電源ノイ
ズがＶＳＳ２に影響を及ぼすため，ＬＳＩ上およびパッ
ケージ上のｖｓｓｔ， ＶＳＳＺ間の配線容量はできる
だけ小さくすることが必要である。このように電源配線
をレイアウトすることにより，第１〜第３の実施例の回
路の特長を生かした半導体集積回路装置が得られる。ま
た，第２の実施例についても，電源配線ＶＤＤを追加す
れば同様な効果が得られる。
る電源を切り換える。静止出力用の出力回路最終段の電
源は，出力切り換え用の電源とは独立しているので，出
力切り換え時に発生する電源ノイズが，静止出力に影響
を及ぼすことがなく，誤動作を防止できる。また，出力
波形を鈍らせる必要がないので，高速な出力回路を使用
できる。 【実施例】 本発明の第１の実施例の基本的な動作を第１図，第２図
を用いて説明する．第１図は本実施例の出力回路であり
，第２図は第１図の回路の動作を説明するためのタイミ
ング図である。一般にＣＭＯＳ ＬＳＩの入出力イン
タフェイスはＴＴＬコンパチブルであり， ＶＩＬｍａ
ｘ＝ ０ ， ８ ｖ ， ＶＩＨｍｉｎ＝２．Ｏｖで
ある。これに対してＣＭＯＳ出力回路の出力振幅はＯｖ
〜５ｖなので，出力ローレベルのマージンが厳しくなっ
ている。そこで，本実施例は，出力ローレベルでの電源
ノイズを対策するものである。第１図において， Ｖｉ
ｎｌ〜Ｖ ｉｎ３は入力，Ｖｏｕｔは出力，ＰＩはｐＭ
Ｏｓトランジスタ，Ｎ１，Ｎ２はｎＭＯＳトランジスタ
，ＶＤＤは電源，■５５１， ＶＳＳ２はグランドであ
る。以下，各回において，同一部分には同一の符号が付
いている。 本実施例では，出力立ち下がり時にＶｏｕｔをｖＳＳｌ
に接続し，静止出力時にはＶＳＳ２に接続するようにＶ
ｉｎｌ〜Ｖｉｎ３を入力する。まず，時間ｔ０でＶｉｎ
ｌ， Ｖｉｎ３の電位を上げると，Ｎｌがオン， ＰＩ
がオフし， Ｖｏｕｔの電位が下がる。次に，出力ＶＯ
ｕｔがローレベルに確定した時間ｔエで， Ｖｉｎｌの
電位を下げ， Ｖｉｎ２の電位を上げると，Ｎｌがオフ
，？２がオンする。この時に，グランドがＶＳＳＩから
ＶＳＳ２に切り換る。ここで，時間ｔ０からｔエの間は
，出力信号が他の出力回路の切り換わりにより発生する
電源ノイズの影響を受けるので，出力が確定した直後に
時間ｔ■を設定することが望ましい。さらに，時間ｔ２
でＶｉｎ２， Ｖｉｎ３の電位を下げると，Ｎ２がオフ
，Ｐ１がオンし， Ｖｏｕｔの電位が上がる。このよう
なタイミングでＶｉｎｌ”Ｖｉｎ３を入力することによ
り， ＶＳＳＩで発生した電源ノイズが静止出力に乗る
ことを防止できる。また，電源ノイズによる誤動作がな
いので，出力回路の切り換え速度を高速化できる。 第３図は第１の実施例のさらに詳細な回路図である。２
ＮＯＲ回路１はＶｏｕｔの反転遅延信号とＶｉｎを入力
としてＶｉｎｌを出力し，２ＮＯＲ回路２はＶｏｕｔの
遅延信号とＶｉｎを入力としてＶｉｎ２を出力し，イン
バータ５はＶｉｎを入力としてＶ ｉｎ３を出力する。 遅延回路は， Ｖｏｕｔのローレベルが確定した直後（
図２のｔ１）にＶｉｎｌの電位が下がり， Ｖｉｎ２の
電位が上がるように遅延時間を適当．に設定する。遅延
回路は，例えばインバータを複数段，直列接続すること
によって作る．このような回路構或をとることにより，
第２図のタイミングでＶｉｎｌ〜Ｖｉｎ３を与えること
ができる。 第２の実施例の基本的な動作を第４図，第５図を用いて
説明する。第４図は本実施例の出力回路であり，第５図
は動作を説明するタイミング図である。本実施例は，出
力ローレベル，ハイレベル両方の電源ノイズを対策した
ものである。 出力立ち下がり時にＶｏｕｔをＶＳＳＩに，静止出力時
（ローレベル）にはＶＳＳ２に接続し，出力立ち上り時
にはＶｏｕｔをＶＤＤＩに，静止出力時（ハイレベル）
にはＶＤＤ２に接続するようにＶｉｎｌ〜Ｖｉｎ４を入
力する。出力立ち下がりの場合，時間ｔ。でＶｉｎｌ，
Ｖｉｎ４の電位を上げると，Ｎｌがオン， Ｐ２がオ
フし， Ｖｏｕｔの電位が下がる。出力Ｖｏｕｔがロー
レベルに確定した時間ｔエで， Ｖｉｎｌの電位を下げ
， Ｖｉｎ２の電位を上げると，Ｎｌがオフ，Ｎ２がオ
ンする。この時にグランドがＶｓｓｌからＶｓｓ２に切
り換わる。 ？力立ち上がりの場合，時間ｔ２でＶ ｉｎ ２ ｒ
Ｖ ｉｎ３の電位を下げると，Ｎ２がオフ，ＰＩがオン
し，Ｖｏｕｔの電位は上がる。Ｖｏｕｔがハイレベルに
確定した時間ｔ３でＶ４ｎ３の電位を上げ， Ｖｉｎ４
の電位を下げると，ＰＩがオフ，Ｐ２がオンする。この
時に電源がＶｌ）ＤＩからＶＤＤ２に切り換わる。この
ようなタイミングでＶｉｎｌ〜Ｖｉｎ４を与えることに
より，第１の実施例と同様な効果が得られる。 第６図は第２の実施例のさらに詳細な回路図である。２
ＮＯＲ回路１，２．２ＮＡＮＤ回路３，４はＶｉｎと遅
延回路の出力からＶｉｎｌ〜Ｖｉｎ４を作る。遅延回路
はＶ ｏ ｕ ｔを入力とし，”Ｊｏｕｔのローレベル
が確定した直後（第５図のｔｚ）にＶｉｎｌの電位が下
がり， Ｖｉｎ２の電位が上がり，ハイレベルが確定し
た直後（ｔ■）にＶｉｎ３の電位が上がり，Ｖ ｉｎ４
の電位が下がるように遅延時間を適当に設定する。この
ような回路構或をとることにより，第５ｖ４のタイミン
グでＶｉｎｌ〜Ｖｉｎ４を与えることができる。 第３の実施例の基本的な動作を第７図，第８図を用いて
説明する。第７図は本実施例の回路図，第８図はタイミ
ング図である。本実施例はプルアップ，プルダウン側共
にｎ Ｍ Ｏ Ｓの出力回路となっており，第１の実施
例と同様に出力ローレベルでの電源ノイズを対策したも
のである。 まず，時間ｔ０でＶｉｎｌの電位を上げ， Ｖｉｎ３の
電位を下げると，Ｎｌがオン，Ｎ３がオフし， Ｖｏｕ
ｔの電位が下がる。Ｖｏｕｔがローレベルに確定した時
間Ｌエで， Ｖｉｎｌの電位を下げ，Ｖｉｎ２の電位を
上げると，Ｎｌがオフ，Ｎ２がオンする。この時にグラ
ンドがＶｓｓｌからＶｓｓ２に切り換わる。時間ｔ２で
Ｖｉｎ２の電位を下げ＋ Ｖｉｎ３の電位を上げると，
Ｎ１がオフ，Ｎ３がオンし＋ Ｖｏｕｔの電位は上がる
。 このようなタイミングでＶｉｎｌ〜Ｖ ｉｎ４を与える
ことにより，第１の実施例と同様な効果が得られる。 さらに，本実施例は， ｎ Ｍ Ｏ Ｓプッシュブル構
戊なので，第１の実施例よりも出力立ち上がり時の駆動
力が高く，高速な出力回路が得られる。 第９図は第３の実施例のさらに詳細な回路図である。２
ＮＯＲ回路１，２はＶｉｎと遅延回路の出力からＶｉｎ
ｌ〜Ｖｉｎ３を作る。遅延回路はＶｏｕｔを入力とし，
Ｖｏｕｔのローレベルが確定した直後（第８図のｔエ
）にＶｉｎｌの電位が下がり， Ｖｉｎ２の電位が上が
るように遅延時間を適当に設定する。 このような回路構或をとることにより，第８図のタイミ
ングでＶｉｎｌ−Ｖｉｎ３を与えることができる。 ここで，第３図，第６図，第９図でＶｏｕｔを遅延回路
の入力としたが，Ｖｉｎを入力としても同様な効果が得
られる。また，ＭＯＳ出力回路を例にとり，本発明の実
施例を説明したが，ＭＯＳに限らず，バイポーラ，Ｇａ
Ａｓ等の他のデバイスを用いるＬＳＩでも本発明を適用
できる。すなわち，出力回路最終段に接続された複数の
同電位の電源を，適当なタイミングで切り換えることに
より，電源ノイズが静止出力に乗ることを防止できる。 第１Ｏ図は第１，第３の実施例に好適なＬＳＩの電源配
線のレイアウトである。電源配線は，外部回路上空のも
のだけを概酩的に示し，ＬＳＩ内部の配線は省略してあ
る。図において，１０はパッド，１１．１２は内部回路
および入力回路等の出力回路最終段以外の回路用のＶＳ
Ｓ３， ＶＤＤ２配線である。１３，１４．１５は出力
回路最終段用のＶＤＤＩ， ＶＳＳ２， ＶＳＳ１ｉ！
Ｉｉｌ！Ｍテある。１６はＶＳＳＩ配線以外の電源配線
とパッド１０を接続する配線であり，図では省略したが
，接続用配Ｒ１６と電源配線間はスルーホールで接続さ
れている。１７は内部回路を構或する内部領域である。 第１，第３の実施例はＶＳＳ（グランド）を切り換える
ので，出力最終段用のＶＳＳを２種類設けてある。また
，出力回路の電源ノイズが，内部回路および入力回路等
に影響を及ぼさないように，出力回路最終段用とそれ以
外の回路用の電源配線を分けてある。 各電源配線はＬＳＩ上で独立しており，ＬＳＩパッケー
ジを実装する基板までそれぞれの経路を持ち，基板のイ
ンピーダンスの低い電源層等で，初めてｖｏｏ， ｖｓ
ｓがそれぞれ合流する。また， ＶＳＳＬ ＶＳＳＺ間
のカップリング容量によりｖｓｓｔに発生した電源ノイ
ズがＶＳＳ２に影響を及ぼすため，ＬＳＩ上およびパッ
ケージ上のｖｓｓｔ， ＶＳＳＺ間の配線容量はできる
だけ小さくすることが必要である。このように電源配線
をレイアウトすることにより，第１〜第３の実施例の回
路の特長を生かした半導体集積回路装置が得られる。ま
た，第２の実施例についても，電源配線ＶＤＤを追加す
れば同様な効果が得られる。
本発明は，出力切り換え時と静止出力時で出力回路最終
段に接続する電源を切り換え，さらに，その電源の配線
，パッドをＬＳＩ上で独立させた。 従って，出力切り換え時に発生するＮ源ノイズが，静止
出力に乗ることな＜，ＬＳＩの誤動作を防止できる。ま
た，出力波形を鈍らせる必要がないので，出力回路の高
速化が図れる。
段に接続する電源を切り換え，さらに，その電源の配線
，パッドをＬＳＩ上で独立させた。 従って，出力切り換え時に発生するＮ源ノイズが，静止
出力に乗ることな＜，ＬＳＩの誤動作を防止できる。ま
た，出力波形を鈍らせる必要がないので，出力回路の高
速化が図れる。
第１図は本発明の第１の実施例を示す回路図，第２図は
第１図の動作を説明するタイミング図，第３図は第１の
実施例のさらに詳細な回路図，第４図は本発明の第２の
実施例を示す回路図，第５図は第４図の動作を説明する
タイミング図，第６図は第２の実施例のさらに詳細な回
路図，第７図は本発明の第３の実施例を示す回路図，第
８図は第７図の動作を説明するタイミング図，第９図は
第３の実施例のさらに詳細な回路図，第１０図は第１，
第３の実施例に好適な電源配線のレイアウト例を示す平
面図，第１１図は従来の出力回路最終段の回路図である
。
第１図の動作を説明するタイミング図，第３図は第１の
実施例のさらに詳細な回路図，第４図は本発明の第２の
実施例を示す回路図，第５図は第４図の動作を説明する
タイミング図，第６図は第２の実施例のさらに詳細な回
路図，第７図は本発明の第３の実施例を示す回路図，第
８図は第７図の動作を説明するタイミング図，第９図は
第３の実施例のさらに詳細な回路図，第１０図は第１，
第３の実施例に好適な電源配線のレイアウト例を示す平
面図，第１１図は従来の出力回路最終段の回路図である
。
Ｖｉｎ，Ｖｉｎｌ＝Ｖｉｎｌ＝入力，ｖＯｕｔ・・・出
力， Ｐｉ，Ｐ２−ｐ ＭＯ Ｓ トランジスタ，Ｎｌ
，ＮＺ−ｎＭｏＳトランジＸタ， ＶＤＤ， ＶＤＤＩ
， ＶＤＤ２−・・電源，ＶＳＳ， ＶＳＳＩ， ＶＳ
Ｓ２−・・グランド，ｌ，２・ ２ＮＯＲ，３，４・・
・２ＮＡＮＤ，５・・・インバータ，１０・・・パッド
， １ １ 〜ｌ ５−ＶＳＳ， ＶＩＣＥ）配線，
１６−・・接続華 １ 図 δ Ｚ ■ 菓 ３ 図 んＤ コ イ冫八′一ノ 葛 ４ ■ 冨 ５ 図 ｔｏ ｔ（ ｔｚ ｔ３ Ｖｓｓ ｔ ． Ｖｓｓ２ ク゛ラ＞ｙ 築 ６ 図 ０ ７ 図 囁 Ｆ 図 冨 ９ 図 罵 ／θ 図 ａ １１ 団 ＶＳＳ Ｖ１ｎ 入力 ムｌ，ＬＺ ４’７−７ヌ〉Ｘ −５Ｆ Ｈ ０１ Ｌ ２７／０８ １０２ Ｊ
力， Ｐｉ，Ｐ２−ｐ ＭＯ Ｓ トランジスタ，Ｎｌ
，ＮＺ−ｎＭｏＳトランジＸタ， ＶＤＤ， ＶＤＤＩ
， ＶＤＤ２−・・電源，ＶＳＳ， ＶＳＳＩ， ＶＳ
Ｓ２−・・グランド，ｌ，２・ ２ＮＯＲ，３，４・・
・２ＮＡＮＤ，５・・・インバータ，１０・・・パッド
， １ １ 〜ｌ ５−ＶＳＳ， ＶＩＣＥ）配線，
１６−・・接続華 １ 図 δ Ｚ ■ 菓 ３ 図 んＤ コ イ冫八′一ノ 葛 ４ ■ 冨 ５ 図 ｔｏ ｔ（ ｔｚ ｔ３ Ｖｓｓ ｔ ． Ｖｓｓ２ ク゛ラ＞ｙ 築 ６ 図 ０ ７ 図 囁 Ｆ 図 冨 ９ 図 罵 ／θ 図 ａ １１ 団 ＶＳＳ Ｖ１ｎ 入力 ムｌ，ＬＺ ４’７−７ヌ〉Ｘ −５Ｆ Ｈ ０１ Ｌ ２７／０８ １０２ Ｊ
Claims (1)
- 【特許請求の範囲】 １、略同電位の第１および第２の電源を備え、出力切り
換え時に第１の電源と出力端子間を導通し出力切り換え
終了直後に遮断する第１のトランジスタと、出力切り換
え時に第２の電源と出力端子間を遮断し出力切り換え終
了直後に導通する第２のトランジスタを備えたことを特
徴とする出力回路。 ２、略同一で第１の電位を持つ第１および第２の電源と
、第２の電位を持つ第３の電源を備え、出力の第３の電
位から第４の電位への切り換え時に第１の電源と出力端
子間を導通し出力の第３の電位から第４の電位への切り
換え終了直後に遮断する第１のトランジスタと、出力の
第３の電位から第４の電位への切り換え終了直後に第２
の電源と出力端子間を導通し第４の電位から第３の電位
への切り換え時に遮断する第２のトランジスタと、出力
の第４の電位から第３の電位への切り換え時に第３の電
源と出力端子間を導通し第３の電位から第４の電位への
切り換え時に遮断する第３のトランジスタを備えたこと
を特徴とする出力回路。 ３、略同一で第１の電位を持つ第１および第２の電源と
、略同一で第２の電位を持つ第３および第４の電源を備
え、出力の第３の電位から第４の電位への切り換え時に
第１の電源と出力端子間を導通し出力の第３の電位から
第４の電位への切り換え終了直後に遮断する第１のトラ
ンジスタと、出力の第３の電位から第４の電位への切り
換え終了直後に第２の電源と出力端子間を導通し第４の
電位から第３の電位への切り換え時に遮断する第２のト
ランジスタと、出力の第４の電位から第３の電位への切
り換え時に第３の電源と出力端子間を導通し出力の第４
の電位から第３の電位への切り換え終了直後に遮断する
第３のトランジスタと、出力の第４の電位から第３の電
位への切り換え終了直後に第４の電源と出力端子間を導
通し第３の電位から第４の電位への切り換え時に遮断す
る第４のトランジスタを備えたことを特徴とする出力回
路。 ４、請求項２の第１および第２のトランジスタがソース
端子をそれぞれ第１および第２の電源に接続しドレイン
端子を出力端子に接続したｎＭＯＳトランジスタであり
、第３のトランジスタがソース端子を第３の電源に接続
しドレイン端子を出力端子に接続したｐＭＯＳトランジ
スタであり、出力信号の反転遅延信号と入力信号を入力
とする第１の２入力ＮＯＲ回路の出力を第１のトランジ
スタのゲート端子に接続し、出力信号の遅延信号と入力
信号を入力とする第２の２入力ＮＯＲ回路の出力を第２
のトランジスタのゲート端子に接続し、入力信号の反転
信号を第３のトランジスタのゲート端子に接続したこと
を特徴とする出力回路。 ５、請求項２の第１および第２のトランジスタがソース
端子をそれぞれ第１および第２の電源に接続しドレイン
端子を出力端子に接続したｎＭＯＳトランジスタであり
、第３のトランジスタがソース端子を第３の電源に接続
しドレイン端子を出力端子に接続したｐＭＯＳトランジ
スタであり、入力信号の反転遅延信号と入力信号を入力
とする第１の２入力ＮＯＲ回路の出力を第１のトランジ
スタのゲート端子に接続し、入力信号の遅延信号と入力
信号を入力とする第２の２入力ＮＯＲ回路の出力を第２
のトランジスタのゲート端子に接続し、入力信号の反転
信号を第３のトランジスタのゲート端子に接続したこと
を特徴とする出力回路。 ６、請求項２の第１および第２、第３のトランジスタが
ｎＭＯＳトランジスタであり、出力信号の反転遅延信号
と入力信号を入力とする第１の２入力ＮＯＲ回路の出力
を第１のトランジスタのゲート端子に接続し、出力信号
の遅延信号と入力信号を入力とする第２の２入力ＮＯＲ
回路の出力を第２のトランジスタのゲート端子に接続し
、入力信号を第３のトランジスタのゲート端子に接続し
たことを特徴とする出力回路。 ７、請求項２の第１および第２、第３のトランジスタが
ｎＭＯＳトランジスタであり、入力信号の反転遅延信号
と入力信号を入力とする第１の２入力ＮＯＲ回路の出力
を第１のトランジスタのゲート端子に接続し、入力信号
の遅延信号と入力信号を入力とする第２の２入力ＮＯＲ
回路の出力を第２のトランジスタのゲート端子に接続し
、入力信号を第３のトランジスタのゲート端子に接続し
たことを特徴とする出力回路。 ８、請求項３の第１および第２のトランジスタがｎＭＯ
Ｓトランジスタであり、第３および第４のトランジスタ
がｐＭＯＳトランジスタであり、出力信号の反転遅延信
号と入力信号を入力とする第１の２入力ＮＯＲ回路の出
力を第１のトランジスタのゲート端子に接続し、出力信
号の遅延信号と入力信号を入力とする第２の２入力ＮＯ
Ｒ回路の出力を第２のトランジスタのゲート端子に接続
し、出力信号の反転遅延信号と入力信号を入力とする２
入力ＮＡＮＤ回路の出力を第３のトランジスタのゲート
端子に接続し、出力信号の遅延信号と入力信号を入力と
する２入力ＮＡＮＤ回路の出力を第４のトランジスタの
ゲート端子に接続したことを特徴とする出力回路。 ９、請求項３の第１および第２のトランジスタがｎＭＯ
Ｓトランジスタであり、第３および第４のトランジスタ
がｐＭＯＳトランジスタであり、入力信号の反転遅延信
号と入力信号を入力とする第１の２入力ＮＯＲ回路の出
力を第１のトランジスタのゲート端子に接続し、入力信
号の遅延信号と入力信号を入力とする第２の２入力ＮＯ
Ｒ回路の出力を第２のトランジスタのゲート端子に接続
し、入力信号の反転遅延信号と入力信号を入力とする２
入力ＮＡＮＤ回路の出力を第３のトランジスタのゲート
端子に接続し、入力信号の遅延信号と入力信号を入力と
する２入力ＮＡＮＤ回路の出力を第４のトランジスタの
ゲート端子に接続したことを特徴とする出力回路。 １０、出力回路最終段用の複数の略同電位の電源がそれ
ぞれ独立した電源配線とパッドを持つことを特徴とする
半導体集積回路装置。 １１、出力回路最終段用の複数の略同電位の電源に発生
する電源ノイズの大きさが異なることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297312A JPH03159313A (ja) | 1989-11-17 | 1989-11-17 | 出力回路および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297312A JPH03159313A (ja) | 1989-11-17 | 1989-11-17 | 出力回路および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03159313A true JPH03159313A (ja) | 1991-07-09 |
Family
ID=17844882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297312A Pending JPH03159313A (ja) | 1989-11-17 | 1989-11-17 | 出力回路および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03159313A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515259A (ja) * | 1999-09-10 | 2003-04-22 | インテル・コーポレーション | 高電圧バスおよび低電圧バス用の出力バッファ |
| JP2013070250A (ja) * | 2011-09-22 | 2013-04-18 | Nec Corp | 出力回路、信号伝送回路及び信号伝送方法 |
-
1989
- 1989-11-17 JP JP1297312A patent/JPH03159313A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515259A (ja) * | 1999-09-10 | 2003-04-22 | インテル・コーポレーション | 高電圧バスおよび低電圧バス用の出力バッファ |
| JP2013070250A (ja) * | 2011-09-22 | 2013-04-18 | Nec Corp | 出力回路、信号伝送回路及び信号伝送方法 |
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