JPS63299513A - 出力回路 - Google Patents

出力回路

Info

Publication number
JPS63299513A
JPS63299513A JP62133774A JP13377487A JPS63299513A JP S63299513 A JPS63299513 A JP S63299513A JP 62133774 A JP62133774 A JP 62133774A JP 13377487 A JP13377487 A JP 13377487A JP S63299513 A JPS63299513 A JP S63299513A
Authority
JP
Japan
Prior art keywords
output
circuit
channel
buffer circuit
buffer circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62133774A
Other languages
English (en)
Other versions
JPH055407B2 (ja
Inventor
Norishige Tanaka
田中　教成
Satoshi Nonaka
聡 野中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP62133774A priority Critical patent/JPS63299513A/ja
Priority to US07/197,979 priority patent/US4890016A/en
Publication of JPS63299513A publication Critical patent/JPS63299513A/ja
Publication of JPH055407B2 publication Critical patent/JPH055407B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＣＭＯＳ型半導体集積回路に内蔵され、信号
を外部に出力する出力回路に係り、特に出力波形の歪を
低減させるようにした出力回路に関する。
（従来の技術） 半導体集積回路（以下、ＩＣと称する）の出力段には内
部信号を外部に出力するために出力回路が設けられてい
る。第１０図はＭＯ８型ＩＣで従来から使用されている
典型的な出力回路の構成を示す回路図である。内部信号
ＩＮはＣＭＯＳインバータで構成されたブリバラフッ回
路５１に入力される。このプリバッファ回路５１の出力
は、プリバッファ回路５１よりも電流駆動能力が十分に
高くされＣＭＯＳインバータで構成された出力バッファ
回路５２に入力される。そして、この出力バッファ回路
５２の出力が出力信号ＯＵＴとして信号出力端子５３か
らＩＣ外部に出力される。
第１１図は上記従来の出力回路の具体的構成を示す回路
図であり、プリバッファ回路５１はＰチャネルＭＯＳト
ランジスタ６１とＮチャネルＭＯＳトランジスタロ２と
から構成されており、出力バッファ回路５２は上記トラ
ンジスタ６１．６２よりも例えばチャネル幅が大きく設
定されたＰチャネルＭＯＳトランジスタ６３とＮチャネ
ルＭＯＳトランジスタ６４とから構成されている。
ところで、出力バッファ回路５２のスイッチング時に、
この出力バッファ回路５２に電源電圧Ｖｏ。
やＶｓｓを供給するための電源線、出力信号ＯＵＴを伝
達する出力配線等に寄生的に附随してる抵抗性、容量性
及び誘導性負荷により、出力波形にはオーバーシュート
やアンダーシュートによる歪が発生することが知られて
いる。第１２図は上記従来回路における各部分の信号波
形を示す図であり、第１２図（ａ）は内部信＠ＩＮの波
形、同図（ｂ）はプリバッファ回路５１の出力波形、同
図（Ｃ）は出カバソファ回路５２の出力波形、すなわち
出力信号０ＬＪＴの波形である。図示のように信号０Ｌ
ＩＴにはオーバーシュート、アンダーシュートによる歪
が発生している。
ここで、動作速度の高速化、高出力電流化に伴い、０Ｍ
Ｏ８構成の出力回路においてもショットキーＴＴＬ並の
伝播遅延時間特性及び高出力電流化を実現しようとする
と、出カバソファ回路５２を構成するトランジスタの相
互フンダクタンスを増大する必要があり、このために上
記出力歪が無視できなくなってきた。
そこで、出力バフフッ回路がスイッチングする際に発生
する出力歪を低く押さえるために、従来ではもっばらＩ
Ｃの外部に超高速スイッチング用ダイオードやエミフエ
ルと称されるフェライトビーズによるインダクタを接続
することが行われている。しかし、ダイオードやエミフ
エルを外付けすることにより、このＩＣを実装したＥｌ
ｌ刷配ＩＩ基板の価格の上昇をもたらし、かつ基板上の
素子実装面積が増大することになる。
（発明が解決しようとする問題点） このように従来の出力回路では出力波形に発生する歪を
低減するため、集積回路の外部に歪低減用の素子を接続
するようにしているため、実際に回路を組立てる際に余
分な素子が必要となり、価格が高価となる欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、出力波形に発生する歪を低減するた
めの余分な素子が不要な出力回路を提供することにある
。
［発明の構成］ （問題点を解決するための手段） この発明の出力回路は、同一信号が並列に入力されそれ
ぞれＰチャネル及びＮチャネルＭＯＳトランジスタを用
いて構成され互いにＰチャネル及びＮチャネルＭＯＳト
ランジスタのチャネル幅もしくはチャネル長が異なるよ
うに設定された複数個のプリバッフ１回路と、上記各プ
リバッファ回路に対応して設けられ対応するプリバッフ
ァ回路の出力が入力される複数個の出力バッフ１回路と
、上記複数個の出力バッファ回路の出力端子が共通に接
続される信号出力端子とから構成されて０る。
（作用） 高速動作する回路において、入力信号に対する伝播遅延
時間の遅れを押さえ、出力波形が上昇する速度及び下降
する速度を遅らせることにより出力歪は減少する。
そこでこの発明では、出力バッファ回路及びこれを駆動
するプリバッファ回路をそれぞれ複数個に分割し、分割
されたプリバッファ回路のいくつかは出力バッファ回路
を駆動する駆動するに十分なチャネル幅もしくはチャネ
ル長を持つＰチャネル及びＮチャネルＭＯ８トランジス
タで構成し、他のプリバッファ回路は対応する出力バッ
ファ回路の電流能力に比べ十分小さくなるようなチャネ
ル幅もしくはチャネル艮を持つＰチャネル及びＮチャネ
ルＭＯＳトランジスタで構成することにより、信号の伝
播時間の差と大きさを利用して出力波形歪の低減化を図
るようにしている。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る出力回路の第１の実施例の構成
を示す回路図である。従来の出力回路では一つの内部信
号ＩＮに対してプリバッファ回路と出力バッファ回路と
をそれぞれ１個ずつ設けていたのに対し、この実施例に
よる出力回路ではプリバッファ回路と出力バッファ回路
とをそれぞれ２個に分割するようにしたものである。そ
して、２個のプリバッファ回路１１．１２には内部信号
ＩＮが並列に入力され、両プリバッファ回路１１．１２
の出力はそれぞれ対応する出カバソファ回路１３．１４
に入力される。上記両出力バッファ回路１３．１４の出
力端子は一つの信号出力端子１５に共通に接続されてい
る。
第２図は上記実施例による出力回路の具体的構成を示す
回路図である。一方のプリバッファ回路１１はＰチャネ
ルＭＯＳトランジスタ２１とＮチャネルＭＯＳトランジ
スタ２２とからなるＣＭＯＳインバータ構成にされてお
り、他方のプリバッファ回路１２もＰチャネルＭｏＳト
ランジスタ２３とＮチャネルＭＯＳトランジスタ２４と
からなるＣＭＯＳインバータ構成にされている。また、
上記一方のプリバッファ回路１１の出力が入力される一
方の出カバソファ回路１３はＰチャネルＭＯＳトランジ
スタ２５とＮチャネルＭＯＳトランジスタ２６とからな
るＣＭＯＳインバータ構成にされており、他方のプリバ
ッファ回路１２の出力が入力される他方の出力バッファ
回路１４もＰチャネルＭＯ８ｔ−ランジスタ２７とＮチ
ャネルＭＯＳトランジスタ２８とから構成されている。
このとき、出力バッファ回路１３．１４を構成している
ＰチャネルＭＯＳトランジスタ２５と２７のチャネル幅
の和と前記従来回路出力バッファ回路を構成するＰチャ
ネルＭＯＳトランジスタ　単独のチャネル幅とが等しく
、かつＮチャネルＭｏＳトランジスタ２６と２８のチャ
ネル幅の和と前記従来回路出力バッファ回路を構成する
ＮチャネルＭＯＳトランジスタ　単独のチャネル幅とが
等しくなるように設定し、信号ＯＵＴの出力電流値が従
来回路と変わらないようにしている。ざらに、プリバッ
ファ回路１１を構成しているＰチャネルＭＯＳトランジ
スタ２１と２２それぞれのチャネル幅は出力バッファ回
路１３を駆動するに十分な大きさの値に設定している。
また、プリバッファ回路１２を構成しているＰチャネル
ＭＯＳトランジスタ２３と２４それぞれのチャネル幅は
、プリバッファ回路１１を構成しているＰチャネルＭＯ
Ｓトランジスタ２１と２２それぞれのチャネル幅に比較
して十分小さな値に設定している。一方、チャネル長に
ついては、プリバッファ回路１２を構成しているＰチャ
ネルＭＯＳトランジスタ２３と２４それぞれのチャネル
長が、プリバッファ回路１１を構成しているＰチャネル
ＭＯＳトランジスタ２１と２２それぞれのチャネル長に
比較して長くなるように設定している。ここで、出力バ
ッフ１回路１３．１４を構成しているＭＯＳトランジス
タのチャネル長は、信号伝播遅延時間とプリバッファ回
路１１．１２を構成しているＭＯＳトランジスタのチャ
ネル幅とチャネル長に応じて適切な値に設定される。こ
のような条件を満足するチャネル幅Ｗ及びチャネル長し
として、第３図の例１、例２に示すような値が挙げられ
る。
次に、上記構成でなる出力回路の動作を第４図の波形図
を用いて説明する。まず、第４図（ａ）の内部信号ＩＮ
が高レベルに立上がると、プリバッファ回路１１内のト
ランジスタのチャネル長しが比晶りかつチャネル幅Ｗは
比較的大きく、その電流駆動能力が比較的大きいため、
その出力波形は第４図（ｂ）の工に示すように速い速度
で低しネル幅Ｗは比較的小さく、その電流駆動能力が比
較的小さいため、その出力波形は第４図（ｂ）の■に示
すようにＩの波形よりも遅い速度で低レベルに下降する
。電流駆動能力が比較的大きいプリバッファ回路１１の
出力が入力される出力バッファ回路１３は高速に動作し
、比較的小さな遅れ時間でその出力波形が高レベルに上
昇する。また、電流駆動能力が比較的小さなプリバッフ
ァ回路１２の出力が入力される出力バッファ回路１４は
低速で動作し、比較的大きな遅れ時間でその出力波形が
高レベルに上昇する。従って、出力信号０ＬＩＴが低レ
ベルから高レベルに立上がるときには出力バッファ回路
１３による駆動が支配的となる。この出力バッファ回路
１３単独の電流駆動能力は、従来回路における出力バッ
ファ回路のそれよりも小さくされているため、高レベル
に立上がるときの出力信号ＯＵＴに発生するオーバーシ
ュートやアンダーシュートによる歪の発生が低（押さえ
られる。また、Ｒｎ的な電流駆動能力は従来の場合と同
じである。
このことは、内部信号ＩＮが高レベルから低レベルに下
降する場合も同様であり、これによって低レベルに下降
するときの出力信号ＯＵＴに発生するオーバーシュート
やアンダーシュートによる歪の発生が低く押さえられる
。
このように上記実施例回路によれば、信号出力端子１５
に超高速スイッチング用ダイオードやエミフェル等の余
分な素子を接続せずとも、信号ＯＵＴにオーバーシュー
トやアンダーシュートによる歪が発生することを押さえ
ることができる。
第５図は出力信号０ＬＩＴが高レベルから低レベルに降
下する際の波形の変化を、上記実施例回路の場合と従来
回路の場合とを比較して示す波形図である。図中の波形
ａが上記実施例のものであり、波形すが従来回路のもの
である。図から明らかなように上記実施例の場合にはオ
ーバーシュートやアンダーシュートが極めて少なくなっ
ており、歪がかなり押さえられていることがわかる。
第６図はこの発明の第２の実施例の構成を示す回路図で
ある。上記第１図の第１の実施例回路ではプリバッファ
回路と出カバソファ回路とをそれぞれ２個に分割する場
合について説明が、この実施例回路ではプリバッファ回
路を２個以上のプリバッファ回路３１ｉ（ｉ＝１〜ｎ）
に分割し、これに対応して出力バラフッ回路を２個以上
の出力バッファ回路３２ｉに分割したものである。そし
て、ｎ１ｌｌのプリバッファ回路３１のうちいくつかは
伝播遅延時間の遅れを押さえるようにそのＰチャネル及
びＮチャネルＭＯＳトランジスタのチャネル幅もしくは
チャネル長を設定し、いくつかは出力の最終電圧値まで
の到達時間が長くなるようにそのＰチャネル及びＮチャ
ネルＭＯＳトランジスタのチャネル幅もしくはチャネル
長を設定する。
第７図、第８図及び第９゛図はこの発明の第３、第４、
第５の各実施例の構成を示す回路図である。
上記第１、第２の実施例回路ではプリバッファ回路がＣ
ＭＯＳインバータである場合について説明したが、第３
の実施例回路では０ＭＯ８構成のｍ入力ナンド回路３３
ｉをプリバッファ回路として使用するようにしたもので
ある。また、第８図に示す第４の実施例回路では０ＭＯ
８構成のｍ入力ノア回路３４１をプリバッファ回路とし
て使用するようにしたものである。さらに、第９図に示
す第５の実施例回路では０ＭＯ８構成の一般的なｍ入力
論理回路３５ｉをプリバッファ回路として使用するよう
にしたものである。
なお、上記第７図ないし第９図の各実施例において、あ
るプリバッファ回路としてのナンド回路３３もしくはノ
ア回路３４もしくは論理回路３５の複数の入力信号のう
ち最終にそのレベルが決定される信号が入力されるＰチ
ャネル及びＮチャネルＭＯＳトランジスターのチャネル
幅もしくはチャネル長が他のプリバッファ回路と異なる
ように設定される。
［発明の効果］ 以上説明したようにこの発明によれば、出力波形に発生
する歪を低減するための余分な素子が不要な出力回路を
提供することができる。
【図面の簡単な説明】
第１図はこの発明に係る出力回路の第１の実施例の構成
を示す回路図、第２図は上記実施例による出力回路の具
体的構成を示す回路図、第３図は上記実施例回路で使用
されるＭＯＳトランジスタのチャネル幅及びチャネル長
の値をまとめて示す図、第４図は上記実施例回路の波形
図、第５図は上記実施例回路と従来回路の信号を比較し
て示す波形図、第６図はこの発明の第２の実施例の構成
を示す回路図、第７図、第８図及び第９図はそれぞれこ
の発明の第３、第４、第５の各実施例の構成を示す回路
図、第１０図は従来の出力回路の回路図、第１１図は上
記従来回路の具体的構成を示す回路図、第１２図は上記
従来回路の波形図である。 １１、１２．３１・・・プリバッファ回路、１３．１４
．３２・・・出力バッファ回路、１５・・・信号出力端
子、２１．２３゜２５、２７・・・ＰチャネルＭＯＳト
ランジスタ、２２．２４゜２６、２８・・・Ｎチャネル
ＭＯＳトランジスタ、３３・・・ナンド回路、３４・・
・ノア回路、３５・・・論理回路。 出願人代理人　弁理士　鈴江武彦 第１［２ｆｆ Ｖｓｓ　　　　　Ｖｓｓ 第２　口 第５ｒｆ１ 筆６　図 ３３ｎ　　　３２ｎ 第７　図 第８　図 ５ｎ 第９　コ 南１０図 ｖｓｓ　　　　　　ｖｓｓ 用１２図

Claims (2)

    【特許請求の範囲】
  1. （１）同一信号が並列に入力されそれぞれＰチャネル及
    びＮチャネルＭＯＳトランジスタを用いて構成され互い
    にＰチャネル及びＮチャネルＭＯＳトランジスタのチャ
    ネル幅もしくはチャネル長が異なるように設定された複
    数個のプリバッファ回路と、上記各プリバッファ回路に
    対応して設けられ対応するプリバッファ回路の出力が入
    力される複数個の出力バッファ回路と、上記複数個の出
    力バッファ回路の出力端子が共通に接続される信号出力
    端子とを具備したことを特徴とする出力回路。
  2. （２）前記複数個のプリバッファ回路のそれぞれがＣＭ
    ＯＳ反転回路で構成されている特許請求の範囲第１項に
    記載の出力回路。
JP62133774A 1987-05-29 1987-05-29 出力回路 Granted JPS63299513A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62133774A JPS63299513A (ja) 1987-05-29 1987-05-29 出力回路
US07/197,979 US4890016A (en) 1987-05-29 1988-05-24 Output circuit for CMOS integrated circuit with pre-buffer to reduce distortion of output signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62133774A JPS63299513A (ja) 1987-05-29 1987-05-29 出力回路

Publications (2)

Publication Number Publication Date
JPS63299513A true JPS63299513A (ja) 1988-12-07
JPH055407B2 JPH055407B2 (ja) 1993-01-22

Family

ID=15112661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62133774A Granted JPS63299513A (ja) 1987-05-29 1987-05-29 出力回路

Country Status (2)

Country Link
US (1) US4890016A (ja)
JP (1) JPS63299513A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03247117A (ja) * 1990-02-26 1991-11-05 Nec Corp Ｃｍｏｓ論理回路

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01279631A (ja) * 1988-05-02 1989-11-09 Toshiba Corp 半導体集積回路の出力回路
US5063308A (en) * 1988-12-21 1991-11-05 Intel Corporation Output driver with static and transient parts
JPH02218096A (ja) * 1989-02-17 1990-08-30 Sharp Corp 半導体メモリの行選択回路
US5036223A (en) * 1989-05-22 1991-07-30 Kabushiki Kaisha Toshiba Inverter circuit and chopper type comparator circuit using the same
US5045730A (en) * 1989-12-22 1991-09-03 Gte Laboratories Incorporated Electrical circuitry providing compatibility between different logic levels
JPH03231455A (ja) * 1990-02-07 1991-10-15 Toshiba Corp 半導体集積回路
US5221910A (en) * 1990-10-09 1993-06-22 Sgs-Thomson Microelectronics S.A. Single-pin amplifier in integrated circuit form
JP2978302B2 (ja) * 1991-01-28 1999-11-15 三菱電機株式会社 出力バッファ回路
US5184032A (en) * 1991-04-25 1993-02-02 Texas Instruments Incorporated Glitch reduction in integrated circuits, systems and methods
CA2070883A1 (en) * 1991-06-10 1992-12-11 Yasunori Kanai Waveform synthesizing circuit
US5402356A (en) * 1992-04-02 1995-03-28 Vlsi Technology, Inc. Buffer circuit design using back track searching of site trees
JP3042567B2 (ja) * 1992-08-25 2000-05-15 株式会社高取育英会 平均値回路
JPH08307159A (ja) * 1995-04-27 1996-11-22 Sony Corp 高周波増幅回路、送信装置、及び受信装置
US5739715A (en) * 1995-10-31 1998-04-14 Hewlett-Packard Co. Digital signal driver circuit having a high slew rate
JPH10162584A (ja) * 1996-12-02 1998-06-19 Mitsubishi Electric Corp 半導体記憶装置
US5949269A (en) * 1997-01-13 1999-09-07 Intel Corporation Method and apparatus to reduce signal delay mismatch in a high speed interface
JP4300598B2 (ja) * 1998-06-30 2009-07-22 ソニー株式会社 半導体回路の設計方法および製造方法
KR100475046B1 (ko) * 1998-07-20 2005-05-27 삼성전자주식회사 출력버퍼 및 그의 버퍼링 방법
US6154045A (en) * 1998-12-22 2000-11-28 Intel Corporation Method and apparatus for reducing signal transmission delay using skewed gates
US6359477B1 (en) * 1999-06-03 2002-03-19 Texas Instruments Incorporated Low power driver design
US6549036B1 (en) 2000-05-31 2003-04-15 Micron Technology, Inc. Simple output buffer drive strength calibration
FR2818762B1 (fr) * 2000-12-22 2003-04-04 St Microelectronics Sa Regulateur de tension a gain statique en boucle ouverte reduit
US6466074B2 (en) * 2001-03-30 2002-10-15 Intel Corporation Low skew minimized clock splitter
US6870895B2 (en) * 2002-12-19 2005-03-22 Semiconductor Energy Laboratory Co., Ltd. Shift register and driving method thereof
DE102004054546B4 (de) * 2004-11-11 2011-06-22 Qimonda AG, 81739 Treiberschaltung
US7982501B2 (en) 2005-05-16 2011-07-19 Altera Corporation Low-power routing multiplexers
TWI542141B (zh) * 2014-08-25 2016-07-11 Univ Nat Chi Nan RF power amplifier

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61167220A (ja) * 1985-01-19 1986-07-28 Sanyo Electric Co Ltd 信号出力回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3378783A (en) * 1965-12-13 1968-04-16 Rca Corp Optimized digital amplifier utilizing insulated-gate field-effect transistors
US4065715A (en) * 1975-12-18 1977-12-27 General Motors Corporation Pulse duration modulated signal transducer
US4103188A (en) * 1977-08-22 1978-07-25 Rca Corporation Complementary-symmetry amplifier
JPS57180225A (en) * 1981-04-28 1982-11-06 Fujitsu Ltd Trigger pulse generating circuit
US4782253A (en) * 1984-02-15 1988-11-01 American Telephone & Telegraph Company, At&T Bell Laboratories High speed MOS circuits
US4786824A (en) * 1984-05-24 1988-11-22 Kabushiki Kaisha Toshiba Input signal level detecting circuit
US4737670A (en) * 1984-11-09 1988-04-12 Lsi Logic Corporation Delay control circuit
JPS62220026A (ja) * 1986-03-20 1987-09-28 Toshiba Corp 出力バツフア回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61167220A (ja) * 1985-01-19 1986-07-28 Sanyo Electric Co Ltd 信号出力回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03247117A (ja) * 1990-02-26 1991-11-05 Nec Corp Ｃｍｏｓ論理回路

Also Published As

Publication number Publication date
US4890016A (en) 1989-12-26
JPH055407B2 (ja) 1993-01-22

Similar Documents

Publication Publication Date Title
JPS63299513A (ja) 出力回路
KR920004341B1 (ko) 반도체집적회로의 출력회로
US7514952B2 (en) I/O circuitry for reducing ground bounce and VCC sag in integrated circuit devices
JPH0563555A (ja) マルチモード入力回路
JPH05243940A (ja) 出力バッファ装置
US6366159B1 (en) Dynamic bias circuitry utilizing early voltage clamp and translinear techniques
US6483340B2 (en) High integration-capable output buffer circuit unaffected by manufacturing process fluctuations or changes in use
JPH0389624A (ja) 半導体集積回路
JPS598431A (ja) バツフア回路
US6489815B2 (en) Low-noise buffer circuit that suppresses current variation
US5585759A (en) Input buffer of semiconductor integrated circuit
US5818262A (en) High speed CMOS output buffer using 3 volt or lower supply voltage supplied on a plurality of bond pads
JPH0766711A (ja) 出力回路
JPH03159313A (ja) 出力回路および半導体集積回路装置
JPH04242319A (ja) Ｃｍｏｓ集積回路
JPH0710044B2 (ja) 論理回路
KR0147455B1 (ko) 반도체 논리회로
JPS6016021A (ja) コンプリメンタリロジツク回路
JPH02250425A (ja) 出力バッファ回路
JPH05136358A (ja) 半導体集積回路装置
JPS60165117A (ja) Ｃｍｏｓ出力回路
JPH0567961A (ja) 出力バツフア回路
JPH04357712A (ja) Ｃｍｏｓ出力バッファ回路
JPS6326117A (ja) インバ−タ回路
JP2000091901A (ja) 出力バッファ回路および双方向バッファ並びに半導体集積回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees