JPH0766711A - 出力回路 - Google Patents
出力回路Info
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- JPH0766711A JPH0766711A JP5234315A JP23431593A JPH0766711A JP H0766711 A JPH0766711 A JP H0766711A JP 5234315 A JP5234315 A JP 5234315A JP 23431593 A JP23431593 A JP 23431593A JP H0766711 A JPH0766711 A JP H0766711A
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- mos transistors
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Abstract
(57)【要約】
【目的】大容量負荷を高速で駆動する際に電源及び接地
配線ノイズの低減し貫通電流を防止する出力回路の提
供。 【構成】電源配線と出力端子の間に接続した第１のＰ型
ＭＯＳトランジスタ（Ｔｒ）と２個直列接続したＰ型Ｍ
ＯＳＴｒと、出力端子と接地の間に接続した第２のＮ型
ＭＯＳＴｒと２個直列接続したＮ型ＭＯＳＴｒを具備
し、ＭＯＳＴｒのゲート電極はゲート回路を介して入力
端子に接続し、直列接続した２個のＭＯＳＴｒのうち一
はＭＯＳＴｒのゲート電極をゲート回路を介して入力端
子に接続し他のＭＯＳＴｒのゲート電極をゲート回路よ
り遅延時間が大きい遅延回路を介して入力端子に接続す
ると共に２個直列接続したＭＯＳＴｒが第１及び第２の
ＭＯＳＴｒのチャネル幅より大きい。
配線ノイズの低減し貫通電流を防止する出力回路の提
供。 【構成】電源配線と出力端子の間に接続した第１のＰ型
ＭＯＳトランジスタ（Ｔｒ）と２個直列接続したＰ型Ｍ
ＯＳＴｒと、出力端子と接地の間に接続した第２のＮ型
ＭＯＳＴｒと２個直列接続したＮ型ＭＯＳＴｒを具備
し、ＭＯＳＴｒのゲート電極はゲート回路を介して入力
端子に接続し、直列接続した２個のＭＯＳＴｒのうち一
はＭＯＳＴｒのゲート電極をゲート回路を介して入力端
子に接続し他のＭＯＳＴｒのゲート電極をゲート回路よ
り遅延時間が大きい遅延回路を介して入力端子に接続す
ると共に２個直列接続したＭＯＳＴｒが第１及び第２の
ＭＯＳＴｒのチャネル幅より大きい。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の出力回
路に関し、特に高速性に優れ、低ノイズの出力回路に関
する。
路に関し、特に高速性に優れ、低ノイズの出力回路に関
する。
【０００２】
【従来の技術】半導体集積回路において、外部の大容量
負荷を高速で充放電させるため、電源及び接地配線電流
が急激に変化し、電位変動すなわち、雑音が発生した。
負荷を高速で充放電させるため、電源及び接地配線電流
が急激に変化し、電位変動すなわち、雑音が発生した。
【０００３】これを解消するため従来の出力回路とし
て、例えば特開平3-147418には図３に示す出力バッファ
回路が提案されている。
て、例えば特開平3-147418には図３に示す出力バッファ
回路が提案されている。
【０００４】図３に示すように、ＰチャネルＭＯＳトラ
ンジスタＰ４、Ｐ５とＮチャネルＭＯＳトランジスタＮ
４、Ｎ５をそれぞれ並列接続し、ＭＯＳトランジスタＰ
５、Ｎ５のチャネル幅をＭＯＳトランジスタＰ４、Ｎ４
のチャネル幅より大きくしている。そして、駆動回路３
ａの遅延時間を駆動回路３ｂより短かくすることによ
り、ＭＯＳトランジスタＰ４、Ｎ４の動作時間とＰ５、
Ｎ５の動作時間に差をもたせ、急激な電流変化を防いで
いた。
ンジスタＰ４、Ｐ５とＮチャネルＭＯＳトランジスタＮ
４、Ｎ５をそれぞれ並列接続し、ＭＯＳトランジスタＰ
５、Ｎ５のチャネル幅をＭＯＳトランジスタＰ４、Ｎ４
のチャネル幅より大きくしている。そして、駆動回路３
ａの遅延時間を駆動回路３ｂより短かくすることによ
り、ＭＯＳトランジスタＰ４、Ｎ４の動作時間とＰ５、
Ｎ５の動作時間に差をもたせ、急激な電流変化を防いで
いた。
【０００５】しかしながら、図３において、例えば入力
信号が変化し、ＭＯＳトランジスタＰ４がオン、Ｎ４が
オフになっても、ＭＯＳトランジスタＰ５が未だオフ、
Ｎ５がオンの場合には、ＭＯＳトランジスタＰ４、Ｎ５
を通り電源側から接地側に貫通電流が流れ、出力電流が
変化するのはＭＯＳトランジスタＰ５がオン、Ｎ５がオ
フになってからであるため、出力回路の遅延時間は、遅
い方の駆動回路３ｂとＭＯＳトランジスタＰ５、Ｎ５の
遅延時間で決まる。
信号が変化し、ＭＯＳトランジスタＰ４がオン、Ｎ４が
オフになっても、ＭＯＳトランジスタＰ５が未だオフ、
Ｎ５がオンの場合には、ＭＯＳトランジスタＰ４、Ｎ５
を通り電源側から接地側に貫通電流が流れ、出力電流が
変化するのはＭＯＳトランジスタＰ５がオン、Ｎ５がオ
フになってからであるため、出力回路の遅延時間は、遅
い方の駆動回路３ｂとＭＯＳトランジスタＰ５、Ｎ５の
遅延時間で決まる。
【０００６】相補ＭＯＳインバータ型ドライバの貫通電
流を防止する従来の出力回路として、例えば特公平5-48
51には、図４に示すように、図３の前記従来例の駆動回
路３ｂをＰチャネルＭＯＳトランジスタＰ７を駆動する
遅延回路３ａとＮチャネルＭＯＳトランジスタＮ７を駆
動する遅延回路３ｂとに分け、図４に示すようにＭＯＳ
トランジスタＰ７、Ｎ６及びＰ６、Ｎ７が同時にオンし
ないように構成したデータ出力回路が開示されている。
流を防止する従来の出力回路として、例えば特公平5-48
51には、図４に示すように、図３の前記従来例の駆動回
路３ｂをＰチャネルＭＯＳトランジスタＰ７を駆動する
遅延回路３ａとＮチャネルＭＯＳトランジスタＮ７を駆
動する遅延回路３ｂとに分け、図４に示すようにＭＯＳ
トランジスタＰ７、Ｎ６及びＰ６、Ｎ７が同時にオンし
ないように構成したデータ出力回路が開示されている。
【０００７】さらに、特開平3-274916には、図６に示す
ように、ＰチャネルＭＯＳトランジスタＰ８、Ｐ９及び
ＮチャネルＭＯＳトランジスタＮ８、Ｎ９を直列接続し
て、貫通電流が流れないようにした出力回路が開示され
ている。
ように、ＰチャネルＭＯＳトランジスタＰ８、Ｐ９及び
ＮチャネルＭＯＳトランジスタＮ８、Ｎ９を直列接続し
て、貫通電流が流れないようにした出力回路が開示され
ている。
【０００８】図６において、入力端子Ｔ３に立ち下がり
信号が入ると、まず、Ｐチャネル型トランジスタＰ８、
Ｐ９はオン、Ｎチャネル型トランジスタＮ８、Ｎ９はオ
フとなり、出力端子Ｔ４には高レベルの信号が伝わる
が、Ｐチャネル型トランジスタＰ９のＷ／Ｌレシオは小
さいので出力信号は緩やかな傾きで立ち上がり、ついで
Ｎチャネル型トランジスタＮ１０がオンし、低レベル信
号が所定の遅延時間を有する遅延回路６ａを通過して駆
動力の大きなＰチャネル型トランジスタＰ１１がオン
し、出力をチャージし、出力信号は急な傾きで立ち上が
り、出力信号の変化時の初期に急激な変化を抑え、接地
電位のゆらぎを小さくしている。
信号が入ると、まず、Ｐチャネル型トランジスタＰ８、
Ｐ９はオン、Ｎチャネル型トランジスタＮ８、Ｎ９はオ
フとなり、出力端子Ｔ４には高レベルの信号が伝わる
が、Ｐチャネル型トランジスタＰ９のＷ／Ｌレシオは小
さいので出力信号は緩やかな傾きで立ち上がり、ついで
Ｎチャネル型トランジスタＮ１０がオンし、低レベル信
号が所定の遅延時間を有する遅延回路６ａを通過して駆
動力の大きなＰチャネル型トランジスタＰ１１がオン
し、出力をチャージし、出力信号は急な傾きで立ち上が
り、出力信号の変化時の初期に急激な変化を抑え、接地
電位のゆらぎを小さくしている。
【０００９】
【発明が解決しようとする課題】図５には、図４に示す
従来の出力回路における各ノードのタイミング図が示さ
れている。図５に示すように遅延回路４ａ、４ｂの遅延
時間をＭＯＳトランジスタＰ７、Ｎ６及びＰ６、Ｎ７が
同時にオン状態にならないように調整するため、タイミ
ング設計がむずかしかった。
従来の出力回路における各ノードのタイミング図が示さ
れている。図５に示すように遅延回路４ａ、４ｂの遅延
時間をＭＯＳトランジスタＰ７、Ｎ６及びＰ６、Ｎ７が
同時にオン状態にならないように調整するため、タイミ
ング設計がむずかしかった。
【００１０】これを詳説すると、図５（Ａ）には出力回
路が“０”を出力する際のタイミング図が示されてお
り、出力バッファ回路の出力信号ｄが低レベルに立ち下
がると、インバータ１ｂの出力信号ｅは高レベルに立ち
上がり、ＰチャネルＭＯＳトランジスタＰ６をオフ、Ｎ
チャネルＭＯＳトランジスタＮ６をオンとする。
路が“０”を出力する際のタイミング図が示されてお
り、出力バッファ回路の出力信号ｄが低レベルに立ち下
がると、インバータ１ｂの出力信号ｅは高レベルに立ち
上がり、ＰチャネルＭＯＳトランジスタＰ６をオフ、Ｎ
チャネルＭＯＳトランジスタＮ６をオンとする。
【００１１】図５（Ａ）に示すとおり、出力バッファ回
路の出力信号ｄの立ち下がりから所定時間遅延して遅延
回路４ａの出力信号ｆ1が立ち上がりＰチャネルＭＯＳ
トランジスタＰ６をオフとし、続いて遅延回路４ｂの出
力信号ｆ2が立ち上がり、ＮチャネルＭＯＳトランジス
タＮ６をオンとする。かくして出力端子Ｔ４の出力波形
は図示Ｔ４のようになる。
路の出力信号ｄの立ち下がりから所定時間遅延して遅延
回路４ａの出力信号ｆ1が立ち上がりＰチャネルＭＯＳ
トランジスタＰ６をオフとし、続いて遅延回路４ｂの出
力信号ｆ2が立ち上がり、ＮチャネルＭＯＳトランジス
タＮ６をオンとする。かくして出力端子Ｔ４の出力波形
は図示Ｔ４のようになる。
【００１２】図５（Ｂ）には、出力回路が“１”を出力
する際のタイミング図が示されている。図５（Ａ）と
（Ｂ）から分かるように、例えば、遅延回路４ａの出力
信号ｆ1は、立ち上がりと立ち下がりで出力バッファ回
路の出力信号ｄに対する伝搬遅延時間が大幅に異なって
いる。遅延回路の遅延時間を信号の立ち上がりと立ち下
がりでこのように差をもたせることは困難であった。
する際のタイミング図が示されている。図５（Ａ）と
（Ｂ）から分かるように、例えば、遅延回路４ａの出力
信号ｆ1は、立ち上がりと立ち下がりで出力バッファ回
路の出力信号ｄに対する伝搬遅延時間が大幅に異なって
いる。遅延回路の遅延時間を信号の立ち上がりと立ち下
がりでこのように差をもたせることは困難であった。
【００１３】また、図６に示した従来の出力回路におい
ては、出力端子Ｔ４がＷ／Ｌレシオの小さなＭＯＳトラ
ンジスタＰ９とＮ８のドレイン電極の共通接続点に接続
されており、このため、出力の負荷がＭＯＳトランジス
タＰ９とＮ８において信号の伝搬遅延時間に及ぼす影響
が大きく、負荷変動により出力回路の遅延時間が変動す
るという問題がある。
ては、出力端子Ｔ４がＷ／Ｌレシオの小さなＭＯＳトラ
ンジスタＰ９とＮ８のドレイン電極の共通接続点に接続
されており、このため、出力の負荷がＭＯＳトランジス
タＰ９とＮ８において信号の伝搬遅延時間に及ぼす影響
が大きく、負荷変動により出力回路の遅延時間が変動す
るという問題がある。
【００１４】したがって、本発明は前記問題点を解消
し、大容量負荷を高速で駆動するときに、電源及び接地
配線ノイズの低減し、且つ貫通電流を防止する構成とし
た出力回路を提供することを目的とする。
し、大容量負荷を高速で駆動するときに、電源及び接地
配線ノイズの低減し、且つ貫通電流を防止する構成とし
た出力回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体集積回路における電源配線とデー
タ出力端子との間に接続した第１導電型のＭＯＳトラン
ジスタからなる第１のスイッチ手段と、前記データ出力
端子と接地配線との間に接続した前記第１の導電型と逆
導電型の第２導電型ＭＯＳトランジスタからなる第２の
スイッチ手段と、前記電源配線とデータ出力端子の間に
２個直列接続した第１導電型ＭＯＳトランジスタからな
る第３のスイッチ手段と、前記接地配線とデータ出力端
子との間に２個直列接続した第２導電型ＭＯＳトランジ
スタからなる第４のスイッチ手段とを具備し、前記第１
及び第２のスイッチ手段のＭＯＳトランジスタのゲート
電極はゲート回路を介して入力端子に接続し、前記第３
及び第４のスイッチ手段の直列接続した２個のＭＯＳト
ランジスタのうち一のＭＯＳトランジスタのゲート電極
を前記ゲート回路を介して入力端子に接続し、他のＭＯ
Ｓトランジスタのゲート電極を前記ゲート回路より遅延
時間が大きい遅延回路を介して前記入力端子に接続する
と共に、前記第３及び第４のスイッチ手段のＭＯＳトラ
ンジスタが、前記第１及び第２のスイッチ手段のＭＯＳ
トランジスタのチャネル幅より大きなチャネル幅を有す
ることを特徴とする出力回路を提供する。
め、本発明は、半導体集積回路における電源配線とデー
タ出力端子との間に接続した第１導電型のＭＯＳトラン
ジスタからなる第１のスイッチ手段と、前記データ出力
端子と接地配線との間に接続した前記第１の導電型と逆
導電型の第２導電型ＭＯＳトランジスタからなる第２の
スイッチ手段と、前記電源配線とデータ出力端子の間に
２個直列接続した第１導電型ＭＯＳトランジスタからな
る第３のスイッチ手段と、前記接地配線とデータ出力端
子との間に２個直列接続した第２導電型ＭＯＳトランジ
スタからなる第４のスイッチ手段とを具備し、前記第１
及び第２のスイッチ手段のＭＯＳトランジスタのゲート
電極はゲート回路を介して入力端子に接続し、前記第３
及び第４のスイッチ手段の直列接続した２個のＭＯＳト
ランジスタのうち一のＭＯＳトランジスタのゲート電極
を前記ゲート回路を介して入力端子に接続し、他のＭＯ
Ｓトランジスタのゲート電極を前記ゲート回路より遅延
時間が大きい遅延回路を介して前記入力端子に接続する
と共に、前記第３及び第４のスイッチ手段のＭＯＳトラ
ンジスタが、前記第１及び第２のスイッチ手段のＭＯＳ
トランジスタのチャネル幅より大きなチャネル幅を有す
ることを特徴とする出力回路を提供する。
【００１６】また、本発明は、半導体集積回路における
電源配線とデータ出力端子との間に接続した第１導電型
のＭＯＳトランジスタからなる第１のスイッチ手段と、
前記データ出力端子と接地配線との間に接続した前記第
１の導電型と逆導電型の第２導電型ＭＯＳトランジスタ
からなる第２のスイッチ手段と、２個直列接続した第１
導電型ＭＯＳトランジスタを前記電源配線とデータ出力
端子の間に複数段互いに並列に接続して成る第３のスイ
ッチ手段と、２個直列接続した第２導電型ＭＯＳトラン
ジスタを前記接地配線とデータ出力端子との間に前記第
３のスイッチ手段に対応して複数段互いに並列に接続し
て成る第４のスイッチ手段と、複数の遅延回路とを具備
し、前記第１及び第２のスイッチ手段のＭＯＳトランジ
スタのゲート電極はゲート回路を介して入力端子に接続
し、前記第３及び第４のスイッチ手段の各段の前記２個
直列接続したＭＯＳトランジスタについて一のＭＯＳト
ランジスタのゲート電極はいずれも前記ゲート回路を介
して入力端子に接続し、他のＭＯＳトランジスタのゲー
ト電極はそれぞれ前記遅延回路を介して前記入力端子に
接続すると共に、前記第３及び第４のスイッチ手段の複
数段のＭＯＳトランジスタがいずれも、前記第１及び第
２のスイッチ手段のＭＯＳトランジスタのチャネル幅よ
り大きなチャネル幅を有することを特徴とする出力回路
を提供する。
電源配線とデータ出力端子との間に接続した第１導電型
のＭＯＳトランジスタからなる第１のスイッチ手段と、
前記データ出力端子と接地配線との間に接続した前記第
１の導電型と逆導電型の第２導電型ＭＯＳトランジスタ
からなる第２のスイッチ手段と、２個直列接続した第１
導電型ＭＯＳトランジスタを前記電源配線とデータ出力
端子の間に複数段互いに並列に接続して成る第３のスイ
ッチ手段と、２個直列接続した第２導電型ＭＯＳトラン
ジスタを前記接地配線とデータ出力端子との間に前記第
３のスイッチ手段に対応して複数段互いに並列に接続し
て成る第４のスイッチ手段と、複数の遅延回路とを具備
し、前記第１及び第２のスイッチ手段のＭＯＳトランジ
スタのゲート電極はゲート回路を介して入力端子に接続
し、前記第３及び第４のスイッチ手段の各段の前記２個
直列接続したＭＯＳトランジスタについて一のＭＯＳト
ランジスタのゲート電極はいずれも前記ゲート回路を介
して入力端子に接続し、他のＭＯＳトランジスタのゲー
ト電極はそれぞれ前記遅延回路を介して前記入力端子に
接続すると共に、前記第３及び第４のスイッチ手段の複
数段のＭＯＳトランジスタがいずれも、前記第１及び第
２のスイッチ手段のＭＯＳトランジスタのチャネル幅よ
り大きなチャネル幅を有することを特徴とする出力回路
を提供する。
【００１７】
【作用】本発明は、上記構成により、まず、チャネル幅
の小さいＭＯＳトランジスタＰ１又はＮ１からなる第１
又は第２のスイッチ手段が導通し、この時第３又は第４
のスイッチ手段のＭＯＳトランジスタのうちＰ３又はＮ
２がオフしているので貫通電流として流れず、入力端子
Ｔ４に接続されている負荷を充放電する。
の小さいＭＯＳトランジスタＰ１又はＮ１からなる第１
又は第２のスイッチ手段が導通し、この時第３又は第４
のスイッチ手段のＭＯＳトランジスタのうちＰ３又はＮ
２がオフしているので貫通電流として流れず、入力端子
Ｔ４に接続されている負荷を充放電する。
【００１８】次にチャネル幅の大きい第３又は第４のス
イッチ手段のＭＯＳトランジスタＰ２、Ｎ３が動作し、
負荷を充放電するため、急激な電流の変化を防ぐことが
できる。
イッチ手段のＭＯＳトランジスタＰ２、Ｎ３が動作し、
負荷を充放電するため、急激な電流の変化を防ぐことが
できる。
【００１９】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２０】
【実施例１】図１は本発明の第１の実施例の回路構成を
示している。同図に示すとおり、電源端子Ｔ１とデータ
出力端子Ｔ４との間には、ＰチャネルＭＯＳトランジス
タＰ１、及び２個直列接続されたＰチャネルＭＯＳトラ
ンジスタＰ２、Ｐ３が接続され、データ出力端子Ｔ４と
接地端子Ｔ２との間には、ＮチャネルＭＯＳトランジス
タＮ１、及び２個直列接続されたＮチャネルＭＯＳトラ
ンジスタＮ２、Ｎ３が接続されている。Ｐ２、Ｐ３、Ｎ
２、Ｎ３、のＭＯＳトランジスタのチャネル幅は、Ｐ
１、Ｎ１のＭＯＳトランジスタのチャネル幅より大き
い。
示している。同図に示すとおり、電源端子Ｔ１とデータ
出力端子Ｔ４との間には、ＰチャネルＭＯＳトランジス
タＰ１、及び２個直列接続されたＰチャネルＭＯＳトラ
ンジスタＰ２、Ｐ３が接続され、データ出力端子Ｔ４と
接地端子Ｔ２との間には、ＮチャネルＭＯＳトランジス
タＮ１、及び２個直列接続されたＮチャネルＭＯＳトラ
ンジスタＮ２、Ｎ３が接続されている。Ｐ２、Ｐ３、Ｎ
２、Ｎ３、のＭＯＳトランジスタのチャネル幅は、Ｐ
１、Ｎ１のＭＯＳトランジスタのチャネル幅より大き
い。
【００２１】また、ＭＯＳトランジスタＰ１、Ｎ１、Ｐ
３、Ｎ２のゲート電極は、ゲート回路１ａを介して入力
端子Ｔ３に接続され、ＭＯＳトランジスタＰ２、Ｎ３の
ゲート電極は、ゲート回路１ａより遅延時間が大きい遅
延回路２ａを介して入力端子Ｔ３に接続されている。な
お、遅延回路２ａは、ゲート回路１ａと同様に入力信号
を反転して出力する。
３、Ｎ２のゲート電極は、ゲート回路１ａを介して入力
端子Ｔ３に接続され、ＭＯＳトランジスタＰ２、Ｎ３の
ゲート電極は、ゲート回路１ａより遅延時間が大きい遅
延回路２ａを介して入力端子Ｔ３に接続されている。な
お、遅延回路２ａは、ゲート回路１ａと同様に入力信号
を反転して出力する。
【００２２】入力端子Ｔ３が“Ｌ”レベルから“Ｈ”レ
ベルに変化する場合、まずゲート回路１ａの出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、ＰチャネルＭ
ＯＳトランジスタＰ１、Ｐ３がオン、ＮチャネルＭＯＳ
トランジスタＮ１、Ｎ２がオフとなる。
ベルに変化する場合、まずゲート回路１ａの出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、ＰチャネルＭ
ＯＳトランジスタＰ１、Ｐ３がオン、ＮチャネルＭＯＳ
トランジスタＮ１、Ｎ２がオフとなる。
【００２３】この時点で、ゲート回路１ａより遅延時間
が大きい遅延回路２ａの出力は、“Ｈ”レベルのままで
あるため、ＮチャネルＭＯＳトランジスタＮ３はオン状
態、ＰチャネルＭＯＳトランジスタＰ２はオフ状態にあ
る。
が大きい遅延回路２ａの出力は、“Ｈ”レベルのままで
あるため、ＮチャネルＭＯＳトランジスタＮ３はオン状
態、ＰチャネルＭＯＳトランジスタＰ２はオフ状態にあ
る。
【００２４】ところで、図１において、仮にＮチャネル
ＭＯＳトランジスタＮ２がないものと想定すると、この
時、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭ
ＯＳトランジスタＮ３を通して貫通電流が流れることに
なる。
ＭＯＳトランジスタＮ２がないものと想定すると、この
時、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭ
ＯＳトランジスタＮ３を通して貫通電流が流れることに
なる。
【００２５】本実施例においては、ＮチャネルＭＯＳト
ランジスタＮ３と直列にＮチャネルＭＯＳトランジスタ
Ｎ２が接続され、Ｎ２はオフであるため貫通電流は流れ
ず、電流は電源端子Ｔ１、ＰチャネルＭＯＳトランジス
タＰ１、出力端子Ｔ４を通して流れ、負荷容量を充電す
る。そして、ＭＯＳトランジスタＰ１、Ｎ１のチャネル
幅は小さいため、出力端子Ｔ４の出力信号は変化当初そ
の傾きは低く抑えられる。
ランジスタＮ３と直列にＮチャネルＭＯＳトランジスタ
Ｎ２が接続され、Ｎ２はオフであるため貫通電流は流れ
ず、電流は電源端子Ｔ１、ＰチャネルＭＯＳトランジス
タＰ１、出力端子Ｔ４を通して流れ、負荷容量を充電す
る。そして、ＭＯＳトランジスタＰ１、Ｎ１のチャネル
幅は小さいため、出力端子Ｔ４の出力信号は変化当初そ
の傾きは低く抑えられる。
【００２６】次に、所定の遅延時間後に遅延回路２ａの
出力が“Ｈ”レベルから“Ｌ”レベルに変化し、Ｐチャ
ネルＭＯＳトランジスタＰ２がオン、ＮチャネルＭＯＳ
トランジスタＮ３がオフ状態となり、電流は電源端子Ｔ
１、ＰチャネルＭＯＳトランジスタＰ１及びＰ２、Ｐ３
を通して流れ、急激な電流変化を防ぐことができる。
出力が“Ｈ”レベルから“Ｌ”レベルに変化し、Ｐチャ
ネルＭＯＳトランジスタＰ２がオン、ＮチャネルＭＯＳ
トランジスタＮ３がオフ状態となり、電流は電源端子Ｔ
１、ＰチャネルＭＯＳトランジスタＰ１及びＰ２、Ｐ３
を通して流れ、急激な電流変化を防ぐことができる。
【００２７】入力端子Ｔ３が“Ｈ”レベルから“Ｌ”レ
ベルに変化した場合の動作も同様にして説明できる。
ベルに変化した場合の動作も同様にして説明できる。
【００２８】
【実施例２】次に、図２を参照して、本発明の第２の実
施例を説明する。図２に示すように、本実施例は前記第
１の実施例にさらに、電源端子Ｔ１とデータ出力端子Ｔ
４の間に２個直列接続されたＰチャネルＭＯＳトランジ
スタＰ４、Ｐ５がＰチャネルＭＯＳトランジスタＰ２、
Ｐ３に並列に接続され、データ出力端子Ｔ４と接地端子
Ｔ２の間に２個直列接続されたＮチャネルＭＯＳトラン
ジスタＮ４、Ｎ５がＮチャネルＭＯＳトランジスタＮ
２、Ｎ３に並列に接続されている。Ｐ４、Ｐ５、Ｎ４、
Ｎ５のＭＯＳトランジスタのチャネル幅は、Ｐ１、Ｎ１
のＭＯＳトランジスタのチャネル幅より大きい。
施例を説明する。図２に示すように、本実施例は前記第
１の実施例にさらに、電源端子Ｔ１とデータ出力端子Ｔ
４の間に２個直列接続されたＰチャネルＭＯＳトランジ
スタＰ４、Ｐ５がＰチャネルＭＯＳトランジスタＰ２、
Ｐ３に並列に接続され、データ出力端子Ｔ４と接地端子
Ｔ２の間に２個直列接続されたＮチャネルＭＯＳトラン
ジスタＮ４、Ｎ５がＮチャネルＭＯＳトランジスタＮ
２、Ｎ３に並列に接続されている。Ｐ４、Ｐ５、Ｎ４、
Ｎ５のＭＯＳトランジスタのチャネル幅は、Ｐ１、Ｎ１
のＭＯＳトランジスタのチャネル幅より大きい。
【００２９】また、ＭＯＳトランジスタＰ５、Ｎ４のゲ
ート電極は、ゲート回路１ａを介して入力端子Ｔ３に接
続され、ＭＯＳトランジスタＰ４、Ｎ５のゲート電極
は、遅延回路２ａより遅延時間が大きい遅延回路２ｂを
介して入力端子Ｔ３に接続されている。なお、遅延回路
２ａ、２ｂは、ゲート回路１ａと同様に入力信号を反転
して出力する。
ート電極は、ゲート回路１ａを介して入力端子Ｔ３に接
続され、ＭＯＳトランジスタＰ４、Ｎ５のゲート電極
は、遅延回路２ａより遅延時間が大きい遅延回路２ｂを
介して入力端子Ｔ３に接続されている。なお、遅延回路
２ａ、２ｂは、ゲート回路１ａと同様に入力信号を反転
して出力する。
【００３０】図２において、入力端子Ｔ３が“Ｌ”レベ
ルから“Ｈ”レベルに変化する場合、まずゲート回路１
ａの出力が“Ｈ”レベルから“Ｌ”レベルに変化し、Ｐ
チャネルＭＯＳトランジスタＰ１、Ｐ３、Ｐ５がオン、
ＮチャネルＭＯＳトランジスタＮ１、Ｎ２、Ｎ４がオフ
となる。この時点で、ゲート回路１ａより大きい遅延時
間ｔｐ1、ｔｐ2を有する遅延回路２ａ、２ｂの出力はい
ずれも“Ｈ”レベルのままであるため、ＮチャネルＭＯ
ＳトランジスタＮ３、Ｎ５はオン状態、ＰチャネルＭＯ
ＳトランジスタＰ２、Ｐ４はオフ状態にある。
ルから“Ｈ”レベルに変化する場合、まずゲート回路１
ａの出力が“Ｈ”レベルから“Ｌ”レベルに変化し、Ｐ
チャネルＭＯＳトランジスタＰ１、Ｐ３、Ｐ５がオン、
ＮチャネルＭＯＳトランジスタＮ１、Ｎ２、Ｎ４がオフ
となる。この時点で、ゲート回路１ａより大きい遅延時
間ｔｐ1、ｔｐ2を有する遅延回路２ａ、２ｂの出力はい
ずれも“Ｈ”レベルのままであるため、ＮチャネルＭＯ
ＳトランジスタＮ３、Ｎ５はオン状態、ＰチャネルＭＯ
ＳトランジスタＰ２、Ｐ４はオフ状態にある。
【００３１】本実施例においては、ＮチャネルＭＯＳト
ランジスタＮ３、Ｎ５とそれぞれ直列にＮチャネルＭＯ
ＳトランジスタＮ２、Ｎ４が接続され、Ｎ２、Ｎ４はオ
フであるため貫通電流は流れず、電流は電源端子Ｔ１、
ＰチャネルＭＯＳトランジスタＰ１、出力端子Ｔ４を流
れ負荷容量を充電する。ＭＯＳトランジスタＰ１、Ｎ１
のチャネル幅は小さいのでデータ出力端子Ｔ４の出力信
号は立ち上がり当初の傾きは低く抑えられる。
ランジスタＮ３、Ｎ５とそれぞれ直列にＮチャネルＭＯ
ＳトランジスタＮ２、Ｎ４が接続され、Ｎ２、Ｎ４はオ
フであるため貫通電流は流れず、電流は電源端子Ｔ１、
ＰチャネルＭＯＳトランジスタＰ１、出力端子Ｔ４を流
れ負荷容量を充電する。ＭＯＳトランジスタＰ１、Ｎ１
のチャネル幅は小さいのでデータ出力端子Ｔ４の出力信
号は立ち上がり当初の傾きは低く抑えられる。
【００３２】次に、遅延時間ｔｐ1後に遅延回路２ａの
出力が“Ｈ”レベルから“Ｌ”レベルに変化し、Ｐチャ
ネルＭＯＳトランジスタＰ２がオン、ＮチャネルＭＯＳ
トランジスタＮ３がオフ状態となり、電流は電源端子Ｔ
１、ＰチャネルＭＯＳトランジスタＰ１及びＰ２、Ｐ３
を通して流れ、Ｐ２、Ｐ３のＭＯＳトランジスタのチャ
ネル幅は大きいため出力信号の立ち上がりの傾きは増大
する（図７参照）。
出力が“Ｈ”レベルから“Ｌ”レベルに変化し、Ｐチャ
ネルＭＯＳトランジスタＰ２がオン、ＮチャネルＭＯＳ
トランジスタＮ３がオフ状態となり、電流は電源端子Ｔ
１、ＰチャネルＭＯＳトランジスタＰ１及びＰ２、Ｐ３
を通して流れ、Ｐ２、Ｐ３のＭＯＳトランジスタのチャ
ネル幅は大きいため出力信号の立ち上がりの傾きは増大
する（図７参照）。
【００３３】さらに遅延時間ｔｐ2の時点（図７参照）
で、遅延回路２ｂの出力が“Ｈ”レベルから“Ｌ”レベ
ルに変化し、ＰチャネルＭＯＳトランジスタＰ４がオ
ン、ＮチャネルＭＯＳトランジスタＮ５がオフ状態とな
り、電流は電源端子Ｔ１、ＰチャネルＭＯＳトランジス
タＰ１、Ｐ２とＰ３、及びＰ４とＰ５を通して流れ、負
荷容量を高速に充電し、出力信号はさらに高い傾きで立
ち上がる。
で、遅延回路２ｂの出力が“Ｈ”レベルから“Ｌ”レベ
ルに変化し、ＰチャネルＭＯＳトランジスタＰ４がオ
ン、ＮチャネルＭＯＳトランジスタＮ５がオフ状態とな
り、電流は電源端子Ｔ１、ＰチャネルＭＯＳトランジス
タＰ１、Ｐ２とＰ３、及びＰ４とＰ５を通して流れ、負
荷容量を高速に充電し、出力信号はさらに高い傾きで立
ち上がる。
【００３４】図２には本発明の第２の実施例として、２
個直列接続されたＰチャネルＭＯＳトランジスタＰ４、
Ｐ５、及びＮチャネルＭＯＳトランジスタＮ４、Ｎ５、
及び遅延回路２ｂが前記第１の実施例に更に追加された
構成が示されているが、同様にして、２個直列接続され
たＰチャネルＭＯＳトランジスタＰ2i、Ｐ2i+1、及びＮ
チャネルＭＯＳトランジスタＮ2i、Ｎ2i+1（但し、ｉは
１からｎの整数）を複数段（ｎ段）それぞれ互いに並列
接続した構成とし、ＰチャネルＭＯＳトランジスタＰ
2i+1及びＮチャネルＭＯＳトランジスタＮ2iの各ゲート
電極をゲート回路１ａの出力端子に接続し、ゲート回路
１ａより遅延時間が大きく互いに相異なる遅延時間を有
するｎ個の遅延回路を設け、第ｉ番目の遅延回路を第ｉ
段のＰチャネルＭＯＳトランジスタＰ2iとＮチャネルＭ
ＯＳトランジスタＮ2i+1のゲート電極に接続した構成と
してもよい。
個直列接続されたＰチャネルＭＯＳトランジスタＰ４、
Ｐ５、及びＮチャネルＭＯＳトランジスタＮ４、Ｎ５、
及び遅延回路２ｂが前記第１の実施例に更に追加された
構成が示されているが、同様にして、２個直列接続され
たＰチャネルＭＯＳトランジスタＰ2i、Ｐ2i+1、及びＮ
チャネルＭＯＳトランジスタＮ2i、Ｎ2i+1（但し、ｉは
１からｎの整数）を複数段（ｎ段）それぞれ互いに並列
接続した構成とし、ＰチャネルＭＯＳトランジスタＰ
2i+1及びＮチャネルＭＯＳトランジスタＮ2iの各ゲート
電極をゲート回路１ａの出力端子に接続し、ゲート回路
１ａより遅延時間が大きく互いに相異なる遅延時間を有
するｎ個の遅延回路を設け、第ｉ番目の遅延回路を第ｉ
段のＰチャネルＭＯＳトランジスタＰ2iとＮチャネルＭ
ＯＳトランジスタＮ2i+1のゲート電極に接続した構成と
してもよい。
【００３５】この場合、出力端子Ｔ４の立ち上がり及び
立ち下がり時の急激な電流変化を防ぐことができると共
に、出力信号波形の立ち上がり及び立ち下がりのスルー
レートが、各段のＭＯＳトランジスタのチャネル幅と複
数の遅延回路の遅延時間との組み合わせで任意に設定で
きる。
立ち下がり時の急激な電流変化を防ぐことができると共
に、出力信号波形の立ち上がり及び立ち下がりのスルー
レートが、各段のＭＯＳトランジスタのチャネル幅と複
数の遅延回路の遅延時間との組み合わせで任意に設定で
きる。
【００３６】なお、第２の実施例において、入力端子Ｔ
３が“Ｈ”レベルから“Ｌ”レベルに変化した場合の動
作も前記立ち上がりの場合と同様にして説明できる。
３が“Ｈ”レベルから“Ｌ”レベルに変化した場合の動
作も前記立ち上がりの場合と同様にして説明できる。
【００３７】以上、本発明の第１、第２の実施例の出力
回路においては、図６に示した前記従来例のように負荷
変動により遅延時間が変動することはなく出力回路の立
ち上がり時間、立ち下がり時間は一定に保たれる。
回路においては、図６に示した前記従来例のように負荷
変動により遅延時間が変動することはなく出力回路の立
ち上がり時間、立ち下がり時間は一定に保たれる。
【００３８】また、本発明の出力回路においては、貫通
電流を防止するために遅延回路の立ち下がり、立ち上が
り時間に差をもたせる必要はなく、タイミング設計を簡
略化するものである。そして本発明の第１の実施例にお
いては、遅延回路を１個設けるだけでよく、遅延回路の
レイアウト面積を低減する。
電流を防止するために遅延回路の立ち下がり、立ち上が
り時間に差をもたせる必要はなく、タイミング設計を簡
略化するものである。そして本発明の第１の実施例にお
いては、遅延回路を１個設けるだけでよく、遅延回路の
レイアウト面積を低減する。
【００３９】
【発明の効果】以上説明したように、本発明の出力回路
は、ＭＯＳトランジスタＰ３、Ｎ２をＭＯＳトランジス
タＰ２、Ｎ３と直列接続し、ＭＯＳトランジスタＰ３、
Ｎ２のゲートをゲート回路１ａを介して入力端子Ｔ３に
接続することによりまずチャネル幅の小さいＭＯＳトラ
ンジスタＰ１、Ｎ１が動作すると貫通電流は流れずに、
入力端子Ｔ４に接続されている負荷を充放電し、ついで
チャネル幅の大きいＭＯＳトランジスタＰ２、Ｎ３が動
作し、負荷を充放電するので、スイッチング時の急激な
電流変化を防ぎ、電源及び接地ノイズを低減する効果を
有する。
は、ＭＯＳトランジスタＰ３、Ｎ２をＭＯＳトランジス
タＰ２、Ｎ３と直列接続し、ＭＯＳトランジスタＰ３、
Ｎ２のゲートをゲート回路１ａを介して入力端子Ｔ３に
接続することによりまずチャネル幅の小さいＭＯＳトラ
ンジスタＰ１、Ｎ１が動作すると貫通電流は流れずに、
入力端子Ｔ４に接続されている負荷を充放電し、ついで
チャネル幅の大きいＭＯＳトランジスタＰ２、Ｎ３が動
作し、負荷を充放電するので、スイッチング時の急激な
電流変化を防ぎ、電源及び接地ノイズを低減する効果を
有する。
【００４０】そして、本発明の出力回路によれば、遅延
回路のタイミング設計が困難であるという従来の問題が
解消されると共に、負荷容量により遅延時間が変動する
という従来の問題点も解消され出力回路の出力信号の立
ち上がり及び立ち下がり時間がそれぞれ一定に保たれ
る。
回路のタイミング設計が困難であるという従来の問題が
解消されると共に、負荷容量により遅延時間が変動する
という従来の問題点も解消され出力回路の出力信号の立
ち上がり及び立ち下がり時間がそれぞれ一定に保たれ
る。
【００４１】また、本発明は、２個直列接続したＰチャ
ネルＭＯＳトランジスタＰ2i、Ｐ2i +1、及びＮチャネル
ＭＯＳトランジスタＮ2i、Ｎ2i+1をそれぞれ電源配線と
データ出力端子、及び接地配線とデータ出力端子との間
に複数段互いに並列に接続し複数個の遅延回路を備える
ことにより、貫通電流を防止すると共にスイッチング時
の電源及び接地ノイズを低減し、さらにこれらのトラン
ジスタの段数とチャネル幅、遅延回路の遅延時間に応じ
て出力信号波形の立ち上がり及び立ち下がりのスルーレ
ートが任意に設定可能であるという利点を有する。
ネルＭＯＳトランジスタＰ2i、Ｐ2i +1、及びＮチャネル
ＭＯＳトランジスタＮ2i、Ｎ2i+1をそれぞれ電源配線と
データ出力端子、及び接地配線とデータ出力端子との間
に複数段互いに並列に接続し複数個の遅延回路を備える
ことにより、貫通電流を防止すると共にスイッチング時
の電源及び接地ノイズを低減し、さらにこれらのトラン
ジスタの段数とチャネル幅、遅延回路の遅延時間に応じ
て出力信号波形の立ち上がり及び立ち下がりのスルーレ
ートが任意に設定可能であるという利点を有する。
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図３】出力回路の第１の従来例の回路構成図である。
【図４】出力回路の第２の従来例の回路構成図である。
【図５】第２の従来例のタイミング波形である。 （Ａ） 出力信号立ち下がり時のタイミング図である。 （Ｂ） 出力信号立ち下がり時のタイミング図である。
【図６】出力回路の第３の従来例の回路構成図である。
【図７】本発明の第２の実施例の出力波形の説明図であ
る。
る。
Ｔ１ 電源端子 Ｔ２ 接地端子 Ｔ３ 入力端子 Ｔ４ 出力端子 １ａ、１ｂ ゲート回路 ２ａ、２ｂ 遅延回路 ３ａ、３ｂ 駆動回路 ４ａ、４ｂ、６ａ 遅延回路 Ｐ１〜Ｐ１１ ＰチャネルＭＯＳトランジスタ Ｎ１〜Ｎ１１ ＮチャネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｌ 9184−5Ｊ 17/687 19/003 Ｚ
Claims (3)
- 【請求項１】半導体集積回路における電源配線とデータ
出力端子との間に接続した第１導電型のＭＯＳトランジ
スタからなる第１のスイッチ手段と、前記データ出力端
子と接地配線との間に接続した前記第１の導電型と逆導
電型の第２導電型ＭＯＳトランジスタからなる第２のス
イッチ手段と、前記電源配線とデータ出力端子の間に２
個直列接続した第１導電型ＭＯＳトランジスタからなる
第３のスイッチ手段と、前記接地配線とデータ出力端子
との間に２個直列接続した第２導電型ＭＯＳトランジス
タからなる第４のスイッチ手段とを具備し、前記第１及
び第２のスイッチ手段のＭＯＳトランジスタのゲート電
極はゲート回路を介して入力端子に接続し、前記第３及
び第４のスイッチ手段の直列接続した２個のＭＯＳトラ
ンジスタのうち一のＭＯＳトランジスタのゲート電極を
前記ゲート回路を介して入力端子に接続し、他のＭＯＳ
トランジスタのゲート電極を前記ゲート回路より遅延時
間が大きい遅延回路を介して前記入力端子に接続すると
共に、前記第３及び第４のスイッチ手段のＭＯＳトラン
ジスタが、前記第１及び第２のスイッチ手段のＭＯＳト
ランジスタのチャネル幅より大きなチャネル幅を有する
ことを特徴とする出力回路。 - 【請求項２】半導体集積回路における電源配線とデータ
出力端子との間に接続した第１導電型のＭＯＳトランジ
スタからなる第１のスイッチ手段と、前記データ出力端
子と接地配線との間に接続した前記第１の導電型と逆導
電型の第２導電型ＭＯＳトランジスタからなる第２のス
イッチ手段と、２個直列接続した第１導電型ＭＯＳトラ
ンジスタを前記電源配線とデータ出力端子の間に複数段
互いに並列に接続して成る第３のスイッチ手段と、２個
直列接続した第２導電型ＭＯＳトランジスタを前記接地
配線とデータ出力端子との間に前記第３のスイッチ手段
に対応して複数段互いに並列に接続して成る第４のスイ
ッチ手段と、複数の遅延回路とを具備し、前記第１及び
第２のスイッチ手段のＭＯＳトランジスタのゲート電極
はゲート回路を介して入力端子に接続し、前記第３及び
第４のスイッチ手段の各段の前記２個直列接続したＭＯ
Ｓトランジスタについて一のＭＯＳトランジスタのゲー
ト電極はいずれも前記ゲート回路を介して入力端子に接
続し、他のＭＯＳトランジスタのゲート電極はそれぞれ
前記遅延回路を介して前記入力端子に接続すると共に、
前記第３及び第４のスイッチ手段の複数段のＭＯＳトラ
ンジスタがいずれも、前記第１及び第２のスイッチ手段
のＭＯＳトランジスタのチャネル幅より大きなチャネル
幅を有することを特徴とする出力回路。 - 【請求項３】前記複数の遅延回路が、前記ゲート回路の
遅延時間より大きく、且つ互いに異なる遅延時間を有す
る請求項２記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234315A JPH0766711A (ja) | 1993-08-27 | 1993-08-27 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234315A JPH0766711A (ja) | 1993-08-27 | 1993-08-27 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766711A true JPH0766711A (ja) | 1995-03-10 |
Family
ID=16969087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5234315A Pending JPH0766711A (ja) | 1993-08-27 | 1993-08-27 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766711A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695416B1 (ko) * | 2001-04-27 | 2007-03-15 | 주식회사 하이닉스반도체 | 씨모스 출력 구동 회로 |
| JP2010028427A (ja) * | 2008-07-18 | 2010-02-04 | Denso Corp | 駆動トランジスタ制御回路 |
| US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
| CN112332824A (zh) * | 2020-11-12 | 2021-02-05 | 厦门市三安集成电路有限公司 | 具有缓冲结构的驱动电路以及集成电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142417A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | 論理回路 |
| JPH0292112A (ja) * | 1988-09-29 | 1990-03-30 | Nec Corp | 出力バッファ回路 |
-
1993
- 1993-08-27 JP JP5234315A patent/JPH0766711A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142417A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | 論理回路 |
| JPH0292112A (ja) * | 1988-09-29 | 1990-03-30 | Nec Corp | 出力バッファ回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695416B1 (ko) * | 2001-04-27 | 2007-03-15 | 주식회사 하이닉스반도체 | 씨모스 출력 구동 회로 |
| JP2010028427A (ja) * | 2008-07-18 | 2010-02-04 | Denso Corp | 駆動トランジスタ制御回路 |
| US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
| US8310296B2 (en) | 2008-07-18 | 2012-11-13 | Denso Corporation | Driving transistor control circuit |
| CN112332824A (zh) * | 2020-11-12 | 2021-02-05 | 厦门市三安集成电路有限公司 | 具有缓冲结构的驱动电路以及集成电路 |
| CN112332824B (zh) * | 2020-11-12 | 2023-09-01 | 湖南三安半导体有限责任公司 | 具有缓冲结构的驱动电路以及集成电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |