JPH0529914A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPH0529914A JPH0529914A JP3185952A JP18595291A JPH0529914A JP H0529914 A JPH0529914 A JP H0529914A JP 3185952 A JP3185952 A JP 3185952A JP 18595291 A JP18595291 A JP 18595291A JP H0529914 A JPH0529914 A JP H0529914A
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Abstract
(57)【要約】
【構成】ＣＭＯＳインバータを構成する２種類のＭＯＳ
トランジスタをそれぞれ２つに分割する。出力信号ＯＵ
Ｔの電位レベルがハイレルからロウレベルに変化する際
の充電電流によって出力用電源端子１ａに発生する電位
降下を電源ノイズ検出回路７によって検出し、電源ノイ
ズ制御信号ＣV によって、前述の電位降下の間だけ、Ｐ
ＭＯＳトランジスタＰ2 を遮断状態にし、駆動能力が小
さくなるようにする。グランド配線側についても同様の
構成とする。 【効果】ＬＳＩに用いると、この出力バッファ回路の動
作時に発生する電源ノイズおよびグランドノイズによっ
て同一チップ上の他の回路が誤動作を起すのを防ぐこと
ができる。しかも、外部からの特別な制御信号を必要と
しないのでＬＳＩ化に有利である。
トランジスタをそれぞれ２つに分割する。出力信号ＯＵ
Ｔの電位レベルがハイレルからロウレベルに変化する際
の充電電流によって出力用電源端子１ａに発生する電位
降下を電源ノイズ検出回路７によって検出し、電源ノイ
ズ制御信号ＣV によって、前述の電位降下の間だけ、Ｐ
ＭＯＳトランジスタＰ2 を遮断状態にし、駆動能力が小
さくなるようにする。グランド配線側についても同様の
構成とする。 【効果】ＬＳＩに用いると、この出力バッファ回路の動
作時に発生する電源ノイズおよびグランドノイズによっ
て同一チップ上の他の回路が誤動作を起すのを防ぐこと
ができる。しかも、外部からの特別な制御信号を必要と
しないのでＬＳＩ化に有利である。
Description
【０００１】
【産業上の利用分野】本発明は、出力バッファ回路に関
し、特にＣＭＯＳトランジスタ構成の出力バッファ回路
に関する。
し、特にＣＭＯＳトランジスタ構成の出力バッファ回路
に関する。
【０００２】
【従来の技術】図３に、従来のこの種の出力バッファ回
路の一例の回路図を示す。図３を参照すると、この出力
バッファ回路は電源端子１とグランド端子２との間に、
ＰチャンネルＭＯＳ電界効果型トランジスタ（以後ＰＭ
ＯＳトランジスタと記す）Ｐ1 とＮチャンネルＭＯＳ電
界効果型トランジスタ（以後ＮＭＯＳトランジスタと記
す）Ｎ1 とがドレイン電極を共通にして直列接続された
構成となっている。
路の一例の回路図を示す。図３を参照すると、この出力
バッファ回路は電源端子１とグランド端子２との間に、
ＰチャンネルＭＯＳ電界効果型トランジスタ（以後ＰＭ
ＯＳトランジスタと記す）Ｐ1 とＮチャンネルＭＯＳ電
界効果型トランジスタ（以後ＮＭＯＳトランジスタと記
す）Ｎ1 とがドレイン電極を共通にして直列接続された
構成となっている。
【０００３】この２つのＭＯＳトランジスタは、ゲート
電極が共通に接続され、ここがこの出力バッファ回路の
入力端子３になっている。又、共通のドレイン電極がこ
の出力バッファ回路の出力端子４になっている。
電極が共通に接続され、ここがこの出力バッファ回路の
入力端子３になっている。又、共通のドレイン電極がこ
の出力バッファ回路の出力端子４になっている。
【０００４】上記のような回路構成はＣＭＯＳインバー
タと同じ構成であるが、出力バッファ回路においては、
出力端子４に接続される負荷回路を十分に高速で動作さ
せるための大きな駆動能力を持たせ、また静電気によっ
て破壊されないようにするために、ＰＭＯＳトランジス
タＰ1 およびＮＭＯＳトランジスタＮ1 は、寸法を大き
くしておくのが一般的である。
タと同じ構成であるが、出力バッファ回路においては、
出力端子４に接続される負荷回路を十分に高速で動作さ
せるための大きな駆動能力を持たせ、また静電気によっ
て破壊されないようにするために、ＰＭＯＳトランジス
タＰ1 およびＮＭＯＳトランジスタＮ1 は、寸法を大き
くしておくのが一般的である。
【０００５】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、ＰＭＯＳトランジスタＰ1 とＮＭＯＳト
ランジスタＮ1 とをそれぞれ１個ずつ組み合せてインバ
ータ接続した構成となっている。しかもこの２つのＭＯ
Ｓトランジスタは、通常、ＬＳＩの論理回路などに用い
られるＭＯＳトランジスタよりも大きな寸法を持ってい
る。静電気から出力バッファ回路が破壊されないように
し、また十分大きな駆動能力を持つようにするためであ
る。従って、それぞれのＭＯＳトランジスタの導通状態
が切り替って出力信号の電位レベルが変化する時に、瞬
間的に大きな過渡電流が流れる。
ッファ回路は、ＰＭＯＳトランジスタＰ1 とＮＭＯＳト
ランジスタＮ1 とをそれぞれ１個ずつ組み合せてインバ
ータ接続した構成となっている。しかもこの２つのＭＯ
Ｓトランジスタは、通常、ＬＳＩの論理回路などに用い
られるＭＯＳトランジスタよりも大きな寸法を持ってい
る。静電気から出力バッファ回路が破壊されないように
し、また十分大きな駆動能力を持つようにするためであ
る。従って、それぞれのＭＯＳトランジスタの導通状態
が切り替って出力信号の電位レベルが変化する時に、瞬
間的に大きな過渡電流が流れる。
【０００６】そして、この過渡電流は、この出力バッフ
ァ回路が例えばＬＳＩに内蔵された場合には、ＬＳＩの
パッケージのインダクタンスと抵抗、及びＬＳＩ内部の
配線のインダクタンスと容量の作用によって、ＬＳＩチ
ップの電源配線やグランド配線に電圧を誘起し、ＬＳＩ
の誤動作や特性悪化を引き起す原因となるノイズを生じ
させる。
ァ回路が例えばＬＳＩに内蔵された場合には、ＬＳＩの
パッケージのインダクタンスと抵抗、及びＬＳＩ内部の
配線のインダクタンスと容量の作用によって、ＬＳＩチ
ップの電源配線やグランド配線に電圧を誘起し、ＬＳＩ
の誤動作や特性悪化を引き起す原因となるノイズを生じ
させる。
【０００７】発生するノイズの大きさは、過渡電流の大
きさ、すなわち出力バッファ回路を構成するＰＭＯＳト
ランジスタＰ1 およびＮＭＯＳトランジスタＮ1 の寸法
に比例するため、ノイズの影響を小さくするためには、
出力バッファを構成するＰＭＯＳトランジスタＰ1 およ
びＮＭＯＳトランジスタＮ1 の寸法を小さく抑える必要
がある。
きさ、すなわち出力バッファ回路を構成するＰＭＯＳト
ランジスタＰ1 およびＮＭＯＳトランジスタＮ1 の寸法
に比例するため、ノイズの影響を小さくするためには、
出力バッファを構成するＰＭＯＳトランジスタＰ1 およ
びＮＭＯＳトランジスタＮ1 の寸法を小さく抑える必要
がある。
【０００８】しかし、ＰＭＯＳトランジスタＰ1 とＮＭ
ＯＳトランジスタＮ1 とをそれぞれ１個ずつ組み合せて
インバータ接続して構成した従来の出力バッファ回路で
は、駆動能力を立つためには、出力バッファ回路を構成
する２つのＭＯＳトランジスタの寸法を小さくすること
ができず、結果的に上述のスイッチング・ノイズを小さ
くすることが非常に難しい。
ＯＳトランジスタＮ1 とをそれぞれ１個ずつ組み合せて
インバータ接続して構成した従来の出力バッファ回路で
は、駆動能力を立つためには、出力バッファ回路を構成
する２つのＭＯＳトランジスタの寸法を小さくすること
ができず、結果的に上述のスイッチング・ノイズを小さ
くすることが非常に難しい。
【０００９】
【課題を解決するための手段】本発明の出力バッファ回
路は、電源端子とグランド端子との間に第１のＰチャン
ネルＭＯＳ電界効果型トランジスタと第１のＮチャンネ
ルＭＯＳ電界効果型トランジスタとが直列に接続された
構成であり共通のゲート電極に外部からの入力信号が入
力されるＣＭＯＳインバータと、第１のＰチャンネルＭ
ＯＳ電界効果型トランジスタに並列に接続された第２の
ＰチャンネルＭＯＳ電界効果型トランジスタと、第１の
ＮチャンネルＭＯＳ電界効果型トランジスタに並列に接
続された第２のＮチャンネルＭＯＳ電界効果型トランジ
スタとを有する出力バッファと、前述の第２のＰチャン
ネルＭＯＳ電界効果型トランジスタの導通状態を制御す
る電源ノイズ検出回路と、前述の第２のＮチャンネルＭ
ＯＳ電界効果型トランジスタの導通状態を制御するグラ
ンドノイズ検出回路とを含んでおり、電源ノイズ検出回
路は、前述の出力バッファの電源端子の電位と外部から
の入力信号とを入力とし、電源端子の電位が降下した時
に、この電位降下を検出し、この電位降下の期間第２の
ＰチャンネルＭＯＳ電界効果型トランジスタを遮断状態
とするように動作し、グランドノイズ検出回路は、出力
バッファのグランド端子の電位と前述の外部からの入力
信号とを入力とし、グランド端子の電位が上昇した時
に、この電位上昇を検出し、この電位上昇の期間第２の
ＮチャンネルＭＯＳ電界効果型トランジスタを遮断状態
とするように動作することを特徴としている。
路は、電源端子とグランド端子との間に第１のＰチャン
ネルＭＯＳ電界効果型トランジスタと第１のＮチャンネ
ルＭＯＳ電界効果型トランジスタとが直列に接続された
構成であり共通のゲート電極に外部からの入力信号が入
力されるＣＭＯＳインバータと、第１のＰチャンネルＭ
ＯＳ電界効果型トランジスタに並列に接続された第２の
ＰチャンネルＭＯＳ電界効果型トランジスタと、第１の
ＮチャンネルＭＯＳ電界効果型トランジスタに並列に接
続された第２のＮチャンネルＭＯＳ電界効果型トランジ
スタとを有する出力バッファと、前述の第２のＰチャン
ネルＭＯＳ電界効果型トランジスタの導通状態を制御す
る電源ノイズ検出回路と、前述の第２のＮチャンネルＭ
ＯＳ電界効果型トランジスタの導通状態を制御するグラ
ンドノイズ検出回路とを含んでおり、電源ノイズ検出回
路は、前述の出力バッファの電源端子の電位と外部から
の入力信号とを入力とし、電源端子の電位が降下した時
に、この電位降下を検出し、この電位降下の期間第２の
ＰチャンネルＭＯＳ電界効果型トランジスタを遮断状態
とするように動作し、グランドノイズ検出回路は、出力
バッファのグランド端子の電位と前述の外部からの入力
信号とを入力とし、グランド端子の電位が上昇した時
に、この電位上昇を検出し、この電位上昇の期間第２の
ＮチャンネルＭＯＳ電界効果型トランジスタを遮断状態
とするように動作することを特徴としている。
【００１０】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の出力
バッファ回路の回路図である。
を参照して説明する。図１は、本発明の一実施例の出力
バッファ回路の回路図である。
【００１１】図１を参照すると、本実施例は、出力バッ
ファ５，タイミング制御回路６，電源ノイズ検出回路７
およびグランドノイズ検出回路８とからなっている。
ファ５，タイミング制御回路６，電源ノイズ検出回路７
およびグランドノイズ検出回路８とからなっている。
【００１２】出力バッファ５はＣＭＯＳトランジスタ構
成のインバータであるが、図３に示す従来の出力バッフ
ァ回路とは異なって、ＰＭＯＳトランジスタＰ1 とＰ2
とが並列に接続され、又、ＮＭＯＳトランジスタＮ1 と
Ｎ2 とが並列に接続され、この２つの並列回路が出力用
電源端子１ａと出力用グランド端子２ａとの間に直列に
接続されている。そして、４つのＭＯＳトランジスタの
共通のドレイン電極が本実施例の出力端子４になってい
る。又、ＰＭＯＳトランジスタＰ1 とＮＭＯＳトランジ
スタＮ1 はゲート電極が共通に接続されており、ここが
出力バッファ５の信号入力端になっている。外部からの
入力信号ＩＮは、タイミング制御回路６を介してこの信
号入力端に入力される。
成のインバータであるが、図３に示す従来の出力バッフ
ァ回路とは異なって、ＰＭＯＳトランジスタＰ1 とＰ2
とが並列に接続され、又、ＮＭＯＳトランジスタＮ1 と
Ｎ2 とが並列に接続され、この２つの並列回路が出力用
電源端子１ａと出力用グランド端子２ａとの間に直列に
接続されている。そして、４つのＭＯＳトランジスタの
共通のドレイン電極が本実施例の出力端子４になってい
る。又、ＰＭＯＳトランジスタＰ1 とＮＭＯＳトランジ
スタＮ1 はゲート電極が共通に接続されており、ここが
出力バッファ５の信号入力端になっている。外部からの
入力信号ＩＮは、タイミング制御回路６を介してこの信
号入力端に入力される。
【００１３】なお、本実施例においては、出力用電源端
子１ａと出力用グランド端子２ａとは出力バッファ５専
用のものであって、他の回路（タイミング制御回路６，
電源ノイズ検出回路７およびグランドノイズ検出回路
８）の電源線およびグランド線は、上記の出力用電源端
子１ａおよび出力用グランド端子２ａとは別系統のもの
に接続されているものとする。
子１ａと出力用グランド端子２ａとは出力バッファ５専
用のものであって、他の回路（タイミング制御回路６，
電源ノイズ検出回路７およびグランドノイズ検出回路
８）の電源線およびグランド線は、上記の出力用電源端
子１ａおよび出力用グランド端子２ａとは別系統のもの
に接続されているものとする。
【００１４】タイミング制御回路６は、出力バッファ５
へ入力される信号ＩＮ2 と、電源ノイズ検出回路７から
出力される電源ノイズ制御信号ＣV と、グランドノイズ
検出回路８から出力されるグランドノイズ制御信号ＣG
の出力タイミングを合わせ、この出力バッファ回路全体
の動作がより確実に行なわれるようにするためのもので
ある。この回路は、２つのインバータ９および１０を縦
続に接続した構成となっている。
へ入力される信号ＩＮ2 と、電源ノイズ検出回路７から
出力される電源ノイズ制御信号ＣV と、グランドノイズ
検出回路８から出力されるグランドノイズ制御信号ＣG
の出力タイミングを合わせ、この出力バッファ回路全体
の動作がより確実に行なわれるようにするためのもので
ある。この回路は、２つのインバータ９および１０を縦
続に接続した構成となっている。
【００１５】電源ノイズ検出回路７は、出力バッファ５
のＰＭＯＳトランジスタＰ2 の導通状態を制御するもの
であって、出力用電源端子１ａの電位が低下した場合
に、これを検出して、一時的にＰＭＯＳトランジスタＰ
2 が遮断状態になるように制御する。この回路は、イン
バータ１１と２入力のＮＯＲ回路１２とインバータ１３
とを縦続に接続した構成となっており、インバータ１１
には出力用電源端子１ａの電位が入力されている。２入
力のＮＯＲ回路１２は、インバータ１１の出力と外部か
らの入力信号ＩＮとを入力とする。そして、このＮＯＲ
回路１２の出力がインバータ１３を介してＰＭＯＳトラ
ンジスタＰ2 のゲート電極に入力されている。
のＰＭＯＳトランジスタＰ2 の導通状態を制御するもの
であって、出力用電源端子１ａの電位が低下した場合
に、これを検出して、一時的にＰＭＯＳトランジスタＰ
2 が遮断状態になるように制御する。この回路は、イン
バータ１１と２入力のＮＯＲ回路１２とインバータ１３
とを縦続に接続した構成となっており、インバータ１１
には出力用電源端子１ａの電位が入力されている。２入
力のＮＯＲ回路１２は、インバータ１１の出力と外部か
らの入力信号ＩＮとを入力とする。そして、このＮＯＲ
回路１２の出力がインバータ１３を介してＰＭＯＳトラ
ンジスタＰ2 のゲート電極に入力されている。
【００１６】なお、インバータ１１は、入力レベルが電
源電圧の約９４〜９５％の電位でハイレベルを出力する
ように設定されている。このような設定は、このインバ
ータ１１を構成するＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタのチャンネル部分の寸法を適切に設計す
ることによって容易に実現することができる。
源電圧の約９４〜９５％の電位でハイレベルを出力する
ように設定されている。このような設定は、このインバ
ータ１１を構成するＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタのチャンネル部分の寸法を適切に設計す
ることによって容易に実現することができる。
【００１７】グランドノイズ検出回路８は、出力バッフ
ァ５のＮＭＯＳトランジスタＮ2 の導通状態を制御する
ものであって、出力用グランド端子２ａの電位が上昇し
た場合に、これを検出して、一時的にＮＭＯＳトランジ
スタＮ2 が遮断状態になるように制御する。この回路
は、インバータ１４と２入力のＮＡＮＤ回路１５とイン
バータ１６とを縦続に接続した構成となっており、イン
バータ１４には出力用グランド端子２ａの電位が入力さ
れている。２入力のＮＡＮＤ回路１５は、インバータ１
４の出力と入力信号ＩＮとを入力としている。そして、
このＮＡＮＤ回路１５の出力がインバータ１６介してＮ
ＭＯＳトランジスタＮ2 のゲート電極に入力されてい
る。
ァ５のＮＭＯＳトランジスタＮ2 の導通状態を制御する
ものであって、出力用グランド端子２ａの電位が上昇し
た場合に、これを検出して、一時的にＮＭＯＳトランジ
スタＮ2 が遮断状態になるように制御する。この回路
は、インバータ１４と２入力のＮＡＮＤ回路１５とイン
バータ１６とを縦続に接続した構成となっており、イン
バータ１４には出力用グランド端子２ａの電位が入力さ
れている。２入力のＮＡＮＤ回路１５は、インバータ１
４の出力と入力信号ＩＮとを入力としている。そして、
このＮＡＮＤ回路１５の出力がインバータ１６介してＮ
ＭＯＳトランジスタＮ2 のゲート電極に入力されてい
る。
【００１８】なお、インバータ１４は、入力レベルが電
源電圧の約５〜６％の電位でロウレベルを出力するよう
に設定されている。
源電圧の約５〜６％の電位でロウレベルを出力するよう
に設定されている。
【００１９】以下に本実施例の回路動作について図２を
用いて説明する。図２は、図１に示す本実施例における
各信号の波形を示すタイミング図である。図２におい
て、先ず、入力信号ＩＮの電位がハイベルであり、従っ
てＰＭＯＳトランジスタＰ1 およびＰ2 がともに遮断状
態にあり、一方、ＮＭＯＳトランジスタＮ1 およびＮ2
がともに導通状態にあって安定しているものとする。
用いて説明する。図２は、図１に示す本実施例における
各信号の波形を示すタイミング図である。図２におい
て、先ず、入力信号ＩＮの電位がハイベルであり、従っ
てＰＭＯＳトランジスタＰ1 およびＰ2 がともに遮断状
態にあり、一方、ＮＭＯＳトランジスタＮ1 およびＮ2
がともに導通状態にあって安定しているものとする。
【００２０】ここで、入力信号ＩＮの電位が、図２に示
すように、ハイレベルからロウレベルに変化すると、Ｐ
ＭＯＳトランジスタＰ1 およびＰ2 がともに遮断状態か
ら導通状態に変化する。一方、ＮＭＯＳトランジスタＮ
1 およびＮ2 はともに導通状態から遮断状態に変化す
る。このため出力端子４に出力される出力信号ＯＵＴの
電位はロウレベルからハイレベルに変化する。この時、
出力用電源端子１ａから出力端子４へ、ＰＭＯＳトラン
ジスタＰ1 およびＰ2 を介して瞬間的に充電電流が流れ
る。そしてこの結果、出力用電源端子１ａには電位降下
が生じる。出力用電源端子１ａと出力端子４の間に存在
する抵抗とインダクタンスに上記の大きな過渡的な充電
電流が流れるためである。
すように、ハイレベルからロウレベルに変化すると、Ｐ
ＭＯＳトランジスタＰ1 およびＰ2 がともに遮断状態か
ら導通状態に変化する。一方、ＮＭＯＳトランジスタＮ
1 およびＮ2 はともに導通状態から遮断状態に変化す
る。このため出力端子４に出力される出力信号ＯＵＴの
電位はロウレベルからハイレベルに変化する。この時、
出力用電源端子１ａから出力端子４へ、ＰＭＯＳトラン
ジスタＰ1 およびＰ2 を介して瞬間的に充電電流が流れ
る。そしてこの結果、出力用電源端子１ａには電位降下
が生じる。出力用電源端子１ａと出力端子４の間に存在
する抵抗とインダクタンスに上記の大きな過渡的な充電
電流が流れるためである。
【００２１】このように出力用電源端子１ａに電位降下
が生じると、これを入力としているインバータ１１の出
力電位はロウレベルからハイレベルに変化する。このた
め、このインバータ１１の出力を一方の入力とする２入
力のＮＯＲ回路１２では、その出力電位は、入力信号Ｉ
Ｎのレベルに関りなくロウレベルになる。この結果、イ
ンバータ１３の出力、すなわち、電源ノイズ制御信号Ｃ
V の電位がロウレベルからハイレベルに変化し、ＰＭＯ
ＳトランジスタＰ2だけが、再び導通状態から遮断状態
に変化する。このため、充電電流が一時的に減少し、出
力用電源端子１ａの電位降下は緩和される。この後、出
力用電源端子１ａの電位がハイレベルになって安定する
と、電源ノイズ制御信号ＣVの電位が再度ハイレベルか
らロウレベルに変化するので、ＰＭＯＳトランジスタＰ
2 は再び遮断状態から導通状態になる。
が生じると、これを入力としているインバータ１１の出
力電位はロウレベルからハイレベルに変化する。このた
め、このインバータ１１の出力を一方の入力とする２入
力のＮＯＲ回路１２では、その出力電位は、入力信号Ｉ
Ｎのレベルに関りなくロウレベルになる。この結果、イ
ンバータ１３の出力、すなわち、電源ノイズ制御信号Ｃ
V の電位がロウレベルからハイレベルに変化し、ＰＭＯ
ＳトランジスタＰ2だけが、再び導通状態から遮断状態
に変化する。このため、充電電流が一時的に減少し、出
力用電源端子１ａの電位降下は緩和される。この後、出
力用電源端子１ａの電位がハイレベルになって安定する
と、電源ノイズ制御信号ＣVの電位が再度ハイレベルか
らロウレベルに変化するので、ＰＭＯＳトランジスタＰ
2 は再び遮断状態から導通状態になる。
【００２２】次に、入力信号ＩＮの電位が、図２に示す
ように、ロウレベルからハイレベルに変化すると、ＰＭ
ＯＳトランジスタＰ1 およびＰ2がともに導通状態から
遮断状態に変化する。一方、ＮＭＯＳトランジスタＮ1
およびＮ2 はともに遮断状態から導通状態に変化する。
このため出力端子４に出力される出力信号ＯＵＴの電位
はハイレベルからロウレベルに変化する。この時、出力
端子４から出力用グランド端子２ａへ、ＮＭＯＳトラン
ジスタＮ1 およびＮ2 を介して瞬間的に放電電流が流れ
る。そしてこの結果、出力用グランド端子２ａの電位が
上昇する。出力用グランド端子２ａと出力端子４の間に
存在する抵抗とインダクタンスに上記の大きな過渡的な
放電電流が流れるためである。
ように、ロウレベルからハイレベルに変化すると、ＰＭ
ＯＳトランジスタＰ1 およびＰ2がともに導通状態から
遮断状態に変化する。一方、ＮＭＯＳトランジスタＮ1
およびＮ2 はともに遮断状態から導通状態に変化する。
このため出力端子４に出力される出力信号ＯＵＴの電位
はハイレベルからロウレベルに変化する。この時、出力
端子４から出力用グランド端子２ａへ、ＮＭＯＳトラン
ジスタＮ1 およびＮ2 を介して瞬間的に放電電流が流れ
る。そしてこの結果、出力用グランド端子２ａの電位が
上昇する。出力用グランド端子２ａと出力端子４の間に
存在する抵抗とインダクタンスに上記の大きな過渡的な
放電電流が流れるためである。
【００２３】このように出力用グランド端子２ａに電位
の上昇が生じると、これを入力としているインバータ１
４の出力電位はハイレベルからロウレベルに変化する。
このため、このインバータ１４の出力を一方の入力とす
る２入力のＮＡＮＤ回路１５では、その出力電位は、入
力信号ＩＮのレベルに関りなくハイレベルになる。この
結果、インバータ１６の出力、すなわち、グランドノイ
ズ制御信号ＣG の電位がハイレベルからロウレベルに変
化し、ＮＭＯＳトランジスタＮ2 だけが、再び導通状態
から遮断状態に変化する。このため、放電電流が一時的
に減少し、出力用グランド端子２ａの電位の上昇は緩和
される。この後、出力用グランド端子２ａの電位がロウ
レベルになって安定すると、グランドノイズ制御信号Ｃ
G の電位が再度ロウレベルからハイレベルに変化するの
で、ＮＭＯＳトランジスタＮ2 は再び遮断状態から導通
状態になる。
の上昇が生じると、これを入力としているインバータ１
４の出力電位はハイレベルからロウレベルに変化する。
このため、このインバータ１４の出力を一方の入力とす
る２入力のＮＡＮＤ回路１５では、その出力電位は、入
力信号ＩＮのレベルに関りなくハイレベルになる。この
結果、インバータ１６の出力、すなわち、グランドノイ
ズ制御信号ＣG の電位がハイレベルからロウレベルに変
化し、ＮＭＯＳトランジスタＮ2 だけが、再び導通状態
から遮断状態に変化する。このため、放電電流が一時的
に減少し、出力用グランド端子２ａの電位の上昇は緩和
される。この後、出力用グランド端子２ａの電位がロウ
レベルになって安定すると、グランドノイズ制御信号Ｃ
G の電位が再度ロウレベルからハイレベルに変化するの
で、ＮＭＯＳトランジスタＮ2 は再び遮断状態から導通
状態になる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
並列に接続したＰＭＯＳトランジスタの導通状態と遮断
状態の切り替えを、電源電位の変化に応答して電源ノイ
ズ検出回路で検出し制御することにより、又、並列に接
続したＮＭＯＳトランジスタの導通状態と遮断状態の切
り替えを、グランド電位の変化に応答してグランドノイ
ズ検出回路で検出し制御することにより、電源電位およ
びグランド電位の変化の間だけ出力バッファの駆動能力
を小さくし、同一のチップ上の他の回路が誤動作を起す
のを防ぐことができる。しかも、本発明の出力バッファ
回路は、外部からの特別な制御信号を必要としないの
で、ＬＳＩの端子を増やしたり、あるいは他の回路から
配線を引っ張るなどのような措置を講じる必要がない。
このようなことは、ＬＳＩに用いられる出力バッファ回
路としては非常に大きな利点である。
並列に接続したＰＭＯＳトランジスタの導通状態と遮断
状態の切り替えを、電源電位の変化に応答して電源ノイ
ズ検出回路で検出し制御することにより、又、並列に接
続したＮＭＯＳトランジスタの導通状態と遮断状態の切
り替えを、グランド電位の変化に応答してグランドノイ
ズ検出回路で検出し制御することにより、電源電位およ
びグランド電位の変化の間だけ出力バッファの駆動能力
を小さくし、同一のチップ上の他の回路が誤動作を起す
のを防ぐことができる。しかも、本発明の出力バッファ
回路は、外部からの特別な制御信号を必要としないの
で、ＬＳＩの端子を増やしたり、あるいは他の回路から
配線を引っ張るなどのような措置を講じる必要がない。
このようなことは、ＬＳＩに用いられる出力バッファ回
路としては非常に大きな利点である。
【図１】本発明の一実施例の回路図である。
【図２】図１に示す出力バッファ回路における動作時の
各信号のタイミング図である。
各信号のタイミング図である。
【図３】従来の出力バッファ回路の回路図である。
１，１ａ 電源端子 ２，２ａ グランド端子 ３ 入力端子 ４ 出力端子 ５ 出力バッファ ６ タイミング制御回路 ７ 電源ノイズ検出回路 ８ グランドノイズ検出回路 ９，１０，１１，１３，１４，１６ インバータ １２ ＮＯＲ回路 １５ ＮＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ
Claims (1)
- 【特許請求の範囲】 【請求項１】 電源端子とグランド端子との間に第１の
ＰチャンネルＭＯＳ電界効果型トランジスタと第１のＮ
チャンネルＭＯＳ電界効果型トランジスタとを直列に接
続してなり共通のゲート電極に外部からの入力信号が入
力されるるＣＭＯＳインバータと、前記第１のＰチャン
ネルＭＯＳ電界効果型トランジスタに並列に接続された
第２のＰチャンネルＭＯＳ電界効果型トランジスタと、
前記第１のＮチャンネルＭＯＳ電界効果型トランジスタ
に並列に接続された第２のＮチャンネルＭＯＳ電界効果
型トランジスタとを有する出力バッファと、 前記第２のＰチャンネルＭＯＳ電界効果型トランジスタ
の導通状態を制御する電源ノイズ検出回路と、 前記第２のＮチャンネルＭＯＳ電界効果型トランジスタ
の導通状態を制御するグランドノイズ検出回路とを含
み、 前記電源ノイズ検出回路は、前記出力バッファの電源端
子の電位と前記外部からの入力信号とを入力とし、前記
電源端子の電位が降下した時に、この電位降下を検出
し、この電位降下の期間前記第２のＰチャンネルＭＯＳ
電界効果型トランジスタを遮断状態とするように動作
し、 前記グランドノイズ検出回路は、前記出力バッファのグ
ランド端子の電位と前記外部からの入力信号とを入力と
し、前記グランド端子の電位が上昇した時に、この電位
上昇を検出し、この電位上昇の期間前記第２のＮチャン
ネルＭＯＳ電界効果型トランジスタを遮断状態とするよ
うに動作することを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185952A JP3060617B2 (ja) | 1991-07-25 | 1991-07-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185952A JP3060617B2 (ja) | 1991-07-25 | 1991-07-25 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529914A true JPH0529914A (ja) | 1993-02-05 |
| JP3060617B2 JP3060617B2 (ja) | 2000-07-10 |
Family
ID=16179750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185952A Expired - Lifetime JP3060617B2 (ja) | 1991-07-25 | 1991-07-25 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060617B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431290B1 (ko) * | 2001-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 노이즈 검출 회로 |
| EP2579470A2 (en) | 2011-08-31 | 2013-04-10 | Renesas Electronics Corporation | Semiconductor integrated circuit and drive apparatus including the same |
| JP2013120971A (ja) * | 2011-12-06 | 2013-06-17 | Denso Corp | 負荷駆動装置 |
| CN104393865A (zh) * | 2014-08-07 | 2015-03-04 | 杭州硅星科技有限公司 | 一种快速启动数字输出缓冲器及其控制方法 |
-
1991
- 1991-07-25 JP JP3185952A patent/JP3060617B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431290B1 (ko) * | 2001-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 노이즈 검출 회로 |
| EP2579470A2 (en) | 2011-08-31 | 2013-04-10 | Renesas Electronics Corporation | Semiconductor integrated circuit and drive apparatus including the same |
| US8782503B2 (en) | 2011-08-31 | 2014-07-15 | Renesas Electronics Corporation | Semiconductor integrated circuit and drive apparatus including the same |
| US9367386B2 (en) | 2011-08-31 | 2016-06-14 | Renesas Electronics Corporation | Semiconductor integrated circuit and drive apparatus including the same |
| JP2013120971A (ja) * | 2011-12-06 | 2013-06-17 | Denso Corp | 負荷駆動装置 |
| CN104393865A (zh) * | 2014-08-07 | 2015-03-04 | 杭州硅星科技有限公司 | 一种快速启动数字输出缓冲器及其控制方法 |
| CN104393865B (zh) * | 2014-08-07 | 2017-07-18 | 杭州硅星科技有限公司 | 一种快速启动数字输出缓冲器及其控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3060617B2 (ja) | 2000-07-10 |
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