JPS6238617A - 出力回路装置 - Google Patents

出力回路装置

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JPS6238617A
JPS6238617A JP60177688A JP17768885A JPS6238617A JP S6238617 A JPS6238617 A JP S6238617A JP 60177688 A JP60177688 A JP 60177688A JP 17768885 A JP17768885 A JP 17768885A JP S6238617 A JPS6238617 A JP S6238617A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、出力回路装置に関し、特に出力電位及び電源
電位の安定化を図った出力回路装置に関する。
〔発明の技術的前頭とその問題点〕
最近の半導体装置におっては、チップサイズを縮小する
ために高集積化、高密度化が進んでいるとともに、高速
化を図るためにトランジスタの駆動面力を高める傾向に
ある。
チップサイズを縮小するためには、アルミ等によって形
成される配線の幅を細くする必要があり、配線幅を細く
することにより配線に存在する誘導性負荷すなわちイン
ダクタンスが増大することになる。そして、トランジス
タの大きさを大きくすることによりトランジスタの電流
駆動能力を増大させた場合には、配線に存在する誘導性
負荷の増加に起因する問題が生じることになる。以下第
１８図及び第１９図を用いてこの問題について説明する
。
第１８図はＮ源配線及び出力配線のインダクタンス成分
を考慮した一般的なインバータ回路の構成例を示すもの
で、ＰチャンネルのＭＯｓトランジスタ（ＰＭＯＳトラ
ンジスタ）１０１とＮチャンネルのＭＯＳ　ｔ−ランリ
スタ（ＮＭＯＳトランジスタ）１０３とで構成されてい
る。ＰＭＯＳトランジスタ１０１はそのソース端子がア
ルミにより形成された電源配線に存在するインダクタン
ス１０５を介してｖＤＤ電位を供給する高位電圧源ＶＤ
Ｄに接続され、ＮＭｏ５トランジスタ１０３はそのソー
ス端子がアルミにより形成された電源配線に存在するイ
ンダクタンス１０７を介してＶｓｓ電位（通常ＯＶ）を
供給する低位電圧源Ｖｓｓに接続されており、さらにＰ
ＭＯＳトランジスタ１０１及びＮＭＯＳトランジスタ１
０３は、そのゲート端子がともに反転しようとする信号
を入力する入力端子ＩＮに接続されていることに加えて
、それぞれのドレイン端子がアルミにより形成された出
力配線に存在するインダクタンス１０９を介して出力端
子ＯＵＴに接続されており、この出力端子ＯＵＴには負
荷容量１１１が接続されている。
そして、入力端子ＩＮにロウレベル（Ｖｓｓ電位）の信
号が入力されると、ＰＭＯＳトランジスタ１０１が導通
状態、ＮＭＯ８トランジスタ１０３が非導通状態となる
ので、高位電圧源ｖＤＤからＰＭＯＳトランジスタ１０
１を介して負荷容量１１１に電流が流れこみ、出力端子
ＯＵＴはハイレベル（ｖＤＤ１位）となる。逆に、入力
端子ＩＮにハイレベル（Ｖｏｏ電位）の信号が入力され
ると、ＰＭＯＳトランジスタ１０１は非導通状態、ＮＭ
ＯＳトランジスタ１０３は導通状態となるので、負荷容
量に蓄積された電荷がＮＭＯ３トランジスタ１０３を介
して低位電圧源Ｖｓｓに流入して、出力端子ＯＵＴはロ
ウレベル（Ｖ　ｓｓ電位）となる。
したがって、上述した作用により、出力端子ＯＵＴには
入力端子ＩＮに入力される信号に対しこれを反転した信
号が出力されることになる。
ところで、このように構成されたインバータ回路におい
て、出力電位を高速に反転しようとするためにトランジ
スタの大きさを大きくして電流駆動能力を高めた場合に
は、トランジスタのオン抵抗は小さくなり、高位電圧源
■ＤＤと負荷容量１１１および低位電圧ＩＶｓｓと負荷
容量１１１との間には、電源配線及び出力配線に存在す
るインダクタンスと負荷容量とからなる共擾回路が形成
されることになる。そして、第１９図に示すように、入
力電位がＶ　５ｓｆｆｉ位からＶｏ　Ｄ　電位に変わり
ＮＭＯＳトランジスタ１０７が導通状態となり、負荷容
」１１１に蓄積された電荷が急激に低位電圧源Ｖｓｓに
流入して出力電位がＶＤＤ電位からＶｓｓ電位に低下す
ると、Ｖｓｓ電位の近傍において過渡電流が流れ、所謂
アンダーシュート現象が引き起こされることになる。逆
に、負荷容量１１１が高位電圧源ＶＤＤからの電流の流
入により急激に充電されて出力電位がＶｓｓ電位からｖ
ＤＤ電位に上昇した場合においても、ｖＤＤ電位の近傍
において過渡電流が流れ、所謂オーバーシュート現象が
引き起こされる。
その結果、出力電位は反転された直接一時的に変動する
ことになり、誤った電位の信号が伝達されてしまうとい
う問題が生じることになる。さらに、高位電圧源ＶＯＯ
及び低位電圧源Ｖｓｓが変動することになり、これによ
り同じ電源配線に接続されている他の素子の入出力レベ
ルが変動して、回路が誤動作してしまうというおそれも
ある。
〔発明の目的〕
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、出力電位及び電源電位の変動を抑制して、
誤動作の防止に寄与し得る出力回路装置を提供すること
にある。
〔発明の概要〕
入力信号の反転動作を行なう反転回路と、この反転回路
と出力端子を共通として、前記反転回路の出力段におけ
る容量性負荷の充放電速度を出力電位に応じて制御する
制御回路とを有することを要旨とする。
〔発明の効果〕
この発明によれば、出力電位に応じて出力回路装置の駆
動能力の制御を行なうことにより、出力端子に接続され
る負荷の充放電時における過渡電流を抑制したので、出
力電位及び電源電位のオーバーシュート、アンダーシュ
ート現象を抑制することが可能であり、出力電位及び電
源電位の安定化を向上させることができる。
〔発明の実施例〕
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の第１の実施例に係るインバータ回路を
示すものである。まず構成を説明する。
第１図において、１は入力端子ＩＮから入力される信号
を反転する第１反転部であり、３は出力電位により駆動
制御され、第１反転部１が行なう反転動作を補助する第
２反転部である。
第１反転部１は、第１のＰチャンネルＭＯ８型トランジ
スタ（以下し第１　ＰＭＯ８トランジスタ」と呼ぶ。）
５と第１のＮチャンネルＭＯ８型トランジスタ（以下「
第１　ＮＭＯ８トランジスタ」と呼ぶ。）７とにより構
成されている。
第１ＰＭＯＳトランジスタ５及び第１　ＮＭＯＳトラン
ジスタ７はそれぞれのゲート端子がともに反転しようと
する信号が入力される入力端子ＩＮに接続され、それぞ
れのドレイン端子がともに反転された信号を出力する出
力端子ＯＵＴに接続されており、第１　ＰＭＯ８トラン
ジスタ５のソース端子がＶｏｏ電位を供給する高位電圧
源ｖＤＤに接続され、第ｌＮＭＯＳトランジスタ７のソ
ース端子がＶｓｓ電位く通常ＯＶ）を供給する低位電圧
’＃　Ｖ　ｓｓに接続されている。
第２反転部３は、第２のＮチャンネルＭＯ８型トランジ
スタ（以下「第２ＮＭＯＳトランジスタ」と呼ぶ。）９
と第２のＰチャンネルＭＯ５型トランジスタ（以下［第
２ＰＭＯ３トランジスタ」と呼）。）１１とにより構成
されている。
第２ＮＭＯＳトランジスタ９及び第２ＰＭＯＳトランジ
スタ１１はそれぞれのゲート端子及びドレイン端子が共
に出力端子ＯＵＴに接続されており、第２ＮＭＯＳトラ
ンジスタ９のソース端子が高位電圧源ｖＤＤに接続され
、第２ＰＭＯ８トランジスタ１１のソース端子が載位電
圧源ｙｓｓに接続されている。また、出力端子ＯＵＴに
は負荷容量１３が接続されている。
以上のように、本発明の第１の実施例のインバータ回路
は構成されており、次に、この第１の実施例の作用を第
２図を用いて説明する。
まず最初に、第２図に示す如く、入力端子ＩＮの入力電
位がロウレベル（Ｖｓｓ電位）からハイレベル（ＶＤＤ
電位）に変わった場合について説明する。なお、この状
態の変更前にあっては、第１ＰＭＯ３トランジスタ５及
び第２ＮＭＯＳトランジスタ９が導通状態で、第ｌＮＭ
ＯＳトランジスタ７及び第２ＰＭＯＳトランジスタ１１
が非導通状態にあって、負荷容量１３は高位電圧源■Ｄ
Ｄからの給電により充電されており出力電位はハイレベ
ル（Ｖｏ　ｏ　７１位）となっている。
入力端子ＩＮに入力されたハイレベルの信号が第１ＰＭ
ＯＳトランジスタ５及び第１　ＮＭＯＳトランジスタ７
のそれぞれのゲート端子に供給されると、第１ＰＭＯＳ
トランジスタ５は導通状態から非導通状態、第１　ＮＭ
Ｏ３トランジスタ７は非導通状態から導通状態にそれぞ
れ変わる。第ｌＮＭＯＳトランジスタ７が導通状態に変
わったことで、出力端子０ＬＩＴに接続されている負荷
容量１３に出力端子ＯＵＴの信号状態がハイレベル時に
蓄積されていた電荷が、第１　ＮＭＯ８トランジスタ７
を介して低位電圧源ＶＳＳに流れ込み、出力電位は第２
図に示ずように低下しはじめる。そして、出力電位が第
２ＮＭＯＳトランジスタ９及び第２ＰＭＯＳトランジス
タ１１のスレッショルド電圧Ｖｔまで低下すると、第２
ＮＭＯＳトランジスタ９は導通状態から非導通状態、第
２ＰＭＯＳトランリスタ１１は非導通状態から導通状態
に変わり、負荷容量１３に蓄積されていた電荷の一部は
第２ＰＭＯＳトランジスタ１１を介して低位電圧源ＶＳ
Ｓに流れ込むことになる。
すなわち、入力電位がハイレベル状態になると、負荷容
１１３に蓄積された電荷は第１　ＮＭＯＳトランジスタ
７を介してのみ放電するために、出力電位はＶＤＤ電位
からＶｔ電位までは比較的ゆるやかに低下することにな
り、Ｖｔ電位がらＶｓｓ電位までは第ｌＮＭＯＳトラン
ジスタ７及び第２ＰＭＯＳトランジスタ１１の両トラン
ジスタを介して電荷が放電するために、インバータ回路
全体としては駆動能力が増大したことになり、出力電位
は第２図に示すように急速に低下することになる。
したがって、第２反転部３が動作する時点においては、
負荷容量１３に蓄積された電荷の一部は故覆して出力電
位はＶｔ電位まで低下しているので、負荷容量１３に蓄
積された電荷を一度に放電させた場合に比べて、過渡電
流は小さくなりアンダーシュート現象は抑制されること
になる。
次に出力端子０ＬＩＴがロウレベル状態において、入力
端子ＩＮに入力される信号がハイレベルからロウレベル
に変わった場合について説明する。このロウレベルの信
号が第１ＰＭＯＳトランジスタ５及び第ｌＮＭＯＳトラ
ンジスタ７のゲート端子に供給されると、第１　ＰＭＯ
８トランジスタ５は非導通状態から導通状態、第ｌＮＭ
ＯＳトランジスタ７は導通状態から非導通状態にそれぞ
れ変わる。第１ＰＭＯＳトランジスタ５が導通状態に変
わったことにより、この第１　ＰＭＯ５トランジスタ５
を介して高位電圧源Ｖｏｏから負荷容量１３に電流が流
れ込み、負荷容量１３が充電され出力電位は第２図に示
すように上昇しはじめる。そして、出力電位が第２ＮＭ
ＯＳトランジスタ９及び第２ＰＭＯＳトランジスタ１１
のスレッショルド電圧Ｖｔまで上昇すると、第２ＮＭＯ
Ｓトランジスタ９は非導通状態から導通状態、第２ＰＭ
ＯＳトランジスタ１１は導通状態から非導通状態に変わ
り、負荷容量１３に蓄積される電荷の一部は第２ＮＭＯ
Ｓトランジスタ９を介して高位電圧源Ｖ０Ｄから供給さ
れることになる。
すなわち、入力電位がハイレベルからロウレベル状態と
なり、出力電位がＶｓｓ電位がらＶｔ電位までは、高位
電圧源Ｖｏｏから第１ＰＭｏｓトランジスタ５を介して
のみ負荷容［［１３に電荷が供給され充電されるために
、出力電位は比較的ゆるやかに上昇することになり、出
力電位がＶｔ電位からＶＤＤ電位までは、第１ＰＭＯＳ
トランジスタ５及び第２ＮＭＯＳトランジスタ９を介し
て高位電圧源ＶＤＤから負荷容量１３に電荷が供給され
充電されるために、出力電位は第２図に示すように急速
に上昇することになる。
したがって、出力電位の立ち下りと同様に、第２反転部
３が動作して急速に出力電位が上昇しても、第２反転部
３が動作する時点においては、出力電位はＶｔ電位まで
上昇しているので、出力電位をＶｓｓ電位から■ＤＤ電
位まで一度に上昇させた場合に比べて、過渡電流は小さ
くなりオーバーシュート現象は抑制されることになる。
第３図は本発明の第２の実施例に係るインバータ回路を
示すものである。その特徴とするところは、第１図に示
したインバータ回路において、出力電位により第２反転
部３の動作！ｉｌｌ　ＩＩを行なう制御部１５を第２反
転部３の前段に設けたことにある。なお、以下の実施例
においては、出力端子ＯＵＴに接続される負荷容」の図
示は省略する。
制御部１５は第３のＰチャンネルＭＯ８型トランジスタ
（以下「第３ＰＭＯＳトランジスタ」と呼ぶ。）２１と
第３のＮチャンネルＭＯ８型トランジスタ（以下「第３
ＮＭＯ８トランジスタＪと呼ぶ。）２３との０Ｍ０８回
路により構成されている。
第３ＰＭＯＳトランジスタ２１及び第３　ＮＭＯＳトラ
ンジスタ２３はそれぞれのゲート端子がともに出力端子
ＯＵＴに接続されており、それぞれのドレイン端子はお
互いに接続され、第３ＰＭＯＳトランジスタ２１のソー
ス端子は高位電圧源ＶＤＤに接続され、第３ＮＭＯＳト
ランジスタ２３のソース端子は低位電圧源Ｖｓｓに接続
されている。
第２反転回路３は第４のＰチャンネルＭＯ８型トランジ
スタ（以下［第４ＰＭＯＳトランジスタ」と呼ぶ。）１
７と第４のＮチャンネルＭＯ３型トランジスタ（以下「
第４ＮＭＯＳトランジスタ」と呼ぶ。）１９との０Ｍ０
８回路により構成されている。
第４　ＰＭＯ８トランジスタ１７及び第４　ＮＭＯＳト
ランジスタ１９はそれぞれのゲート端子がともに第３Ｐ
ＭＯＳトランジスタ２１及び第３ＮＭＯＳトランジスタ
２３のドレイン端子に接続され、それぞれのドレイン端
子が出力端子ＯＵＴに接続されており、第４　ＰＭＯ８
Ｉ’ランジリス１７のソース端子が高位電圧源ＶＤＤに
接続され、第４ＮＭＯＳトランジスタ１９のソース端子
が低位電圧源Ｖｓｓに接続されている。なお、第１図と
同符号のものは同一物を示しその説明は省略する。
このような構成において、制御部１５は第３ＰＭＯＳト
ランジスタ２１及び第３ＮＭＯＳトランジスタ２３のス
レッショルド電圧Ｖｔによりその反転動作を行ない、第
２反転部３の動作制御を行なうのぐ、第２反転部３は第
１の実施例と同じように動作することになる。ゆえに、
第４図に示すように、出力電位の立ち下がりにおいて、
出力電位のｖＤＤ電位からＶｔ電位までの低下はゆるや
かに行なわれ、■【電位からＶＳＳ電位までの低下は急
速に行なわれる。また、出力電位の立ち上がりにおいて
は、出力電位のＶＳＳ電位からＶｔ電位までの上昇はゆ
るやかに行なわれ、Ｖｔ電位からＶＤＤ電位までの上昇
は急速に行なわれることになる。
したがって、このような構成においても第１の実施例と
同様な効果が得られるとともに、第２反転部３の第４Ｐ
ＭＯＳトランジスタ１７のソース端子が高位電圧源ＶＯ
Ｏに接続され、第４ＮＭＯＳトランジスタ１９のソース
端子が低位電圧源■ＳＳに接続されているために、第２
反転部３はＶｓｓ電位からＶＤＤ電位間のフルスイング
動作を行なうことができる。
なお、第１の実施例及び第２の実施例において、第１反
転部１と第２反転部３は出力電位の反転時に、出力電位
に対してお互いに逆電位側に導通状態となる。このため
、確実に反転動作を行なうためには、第１の実施例にお
いては、第１　ＰＭＯＳトランジスタ５の駆動能力を第
２ＰＭＯＳトランジスタ１１の駆動能力よりも高くする
とともに、第ｌＮＭＯＳトランジスタ７の駆動能力を第
２ＮＭＯＳトランジスタ９の駆動能力よりも高くするこ
とが必要である。また、第２の実施例においては、第１
ＰＭＯＳトランジスタ５の駆動能力を第４ＮＭＯ８トラ
ンジスタ１９の駆動能力よりも高くするとともに、第ｌ
ＮＭＯＳトランジスタ７の駆動能力を第４ＰＭＯＳトラ
ンジスタ１７の駆動能力よりも高くすることが必要であ
る。
第５図は本発明の第３の実施例に係るインバータ回路を
示すものである。その特徴とするところは、第２の実施
例で示したｔｉＩＪ　１１１部１５をＮＯＴゲート２５
．ＮＡＮＤゲート２７．ＮＯＲゲート２９により構成し
て、第１の実施例及び第２の実施例で示したインバータ
回路において、第１反転部１と第２反転部３とが出力電
位に対して逆電位側に同時に動作することを防止したこ
とにある。
ＮＯＴゲート２５はその入力端子がインバータ回路の入
力端子ＩＮに接続されており、ＮＯＴゲート２５の出力
端子は２入力端子を有するＮＡＮＤゲート２７の入力端
子の一端に接続されているとともに、２入力端子を有す
るＮＯＲゲート２９の入力端子の一端に接続されている
。ＮＡＮＤゲート２７及びＮＯＲゲート２９の入力端子
のそれぞれの他端は出力端子ＯＵＴに接続され、ＮＡＮ
Ｄゲート２７の出力端子は第４ＰＭＯＳトランジスタ１
７のゲート端子に接続され、ＮＯＲゲート２９の出力端
子は第４ＮＭＯＳトランジスタ１９のゲート端子に接続
されている。
このような構成において、インバータ回路は出力電位が
ＮＡＮＤゲート２７及びＮＯＲゲート２９のスレッショ
ルド電圧■【を越えると、第２反転部３が動作してイン
バータ回路全体としての駆動能力が高くなるようになっ
ている。したがって、出力電位は第２図において示した
と同様の特性を有することになる。また、入力電位が反
転してから出力電位がＮＡＮＤゲート２７及びＮＯＲゲ
ート２９のスレッショルド電圧Ｖｔに達するまでの間は
第２反転部３はハイインピーダンス状態にあり、第１反
転部１だけが動作することになり、第１反転部１と第２
反転部３とが出力電位に対して逆電位側に同時に導通状
態となることはない。なお、第３図と同符号のものは同
一物を示しその説明は省略した。
第６図は本発明の第４の実施例に係るインバータ回路を
示すものである。このインバータ回路は第５図に示した
インバータ回路と同様に第２反転部３のｖ制御を行なう
制御部１５を第２反転部３の前段に設けたものである。
制御部１５はＮＯＴゲート、ＮＡＮＤゲート。
ＮＯＲゲートにより構成されている。ＮＯＲゲート３１
及びＮＡＮＤゲート３３はそれぞれの入力端子の一端が
入力端子ＩＮに接続され、それぞれの入力端子の他端が
ＮＯＴゲート３５を介して出力端子ＯＵＴに接続されて
おり、ＮＯＲゲート３１の出力端子はＮＯＶゲート３７
を介して第４ＰＭＯＳトランジスタ１７のゲート端子に
接続され、ＮＡＮＤゲート３３の出力端子はＮＯＴゲー
ト３つを介して第４ＮＭＯＳトランジスタ１９のゲート
端子に接続されている。なお、第４図と同符号のものは
同一物を示しその説明は省略した。
このような構成とすることにより、第５図に示したイン
バータ回路と同様の入出力特性を有し、同様の効果を得
ることができる。
第７図は本発明の第５の実施例に係るバッファ回路を示
すものである。その特徴とするところは、入力端子ＩＮ
と第１反転部１との間にＮＯＴゲート４１を接続してバ
ッファ動作を行ない、第２反転部３の前段に制御部１５
を設けて出力電位の立ち上り、立ち下り動作におけるオ
ーバシュート及びアンダーシュート現象を抑制したこと
にある。
制御部１５はＮＡＮＤゲートとＮＯＲゲートとにより構
成されている。ＮＡＮＤゲート４３及びＮＯＲゲート４
５はそれぞれの入力端子の一端が入力端子ＩＮに接続さ
れ、それぞれの入力端子の他端は出力端子０ＬＪＴに接
続されており、ＮＡＮＤゲート４３の出力端子は第４Ｐ
ＭＯＳトランジスタ１７のゲート端子に接続され、ＮＯ
Ｒゲート４５の出力端子は第４ＮＭＯ８トランジスタ１
９のゲート端子に接続されている。なお、第３図と同符
号のものは同一物を示しその説明は省略した。
このような構成にすることにより、出力電位がＮＡＮＤ
ゲート４３及びＮＯＲゲート４５のスレッショルド電圧
Ｖｔを越えると第２反転部３が動作して、バッファ回路
全体としての駆動能力が高まり、出力電位の立ち上がり
、立ち下がり動作を第５図に示したインバータ回路と同
様に２段階に分割することができる。
第８図は本発明の第６の実施例に係るインバータ回路を
示すものである。その特徴とするところは、出力端子Ｏ
ＵＴに対して第２反転部３と並列に第２反転部３と同じ
構成、機能を有する第３反転部３−を設けて、この第３
反転部３′及び第２反転部３の反転動作を出力電位に基
づいて制御部１５により制御を行ない、インバータ回路
全体としての駆動能力を３段階に変化させたことにある
。
制御部１５はＮＯＴゲート、ＮＡＮＤゲート。
ＮＯＲゲートにより構成されている。ＮＡＮＤゲート４
９．５３及びＮＯＲゲート５１．５５はそれぞれの入力
端子の一端が出力端子ＯＵＴに接続され、それぞれの入
力端子の他端がＮＯＴゲート４７を介して入力端子ＩＮ
に接続されている。ＮＡＮＤゲート４９の出力端子は第
４ＰＭＯ８トランジスタ１７のゲート端子に接続され、
ＮＯＲゲート５１の出力端子は第４ＮＭＯＳトランジス
タ１９のゲート端子に接続され、ＮＡＮＤゲート５３の
出力端子は第３反転部３′を構成する第５のＰチャンネ
ルＭＯ８型トランジスタ１７′のゲート端子に接続され
ており、ＮＯＲゲート５５の出力端子は第５のＮチャン
ネルＭＯ８型トランジスタ１９′に接続されている。
このような構成にあって、例えば出力電位の立ち下り動
作においては、入力電位がロウレベルからハイレベルに
変わると、まず第１反転部１が動作して、出力電位が低
下してＶＤＤ電位からＮＡＮＤゲート５３及びＮＯＲゲ
ート５５のスレッショルド電位Ｖｔ＋　に達すると、第
３反転部３′が動作することになる。そして、出力電位
がざらに低下ＬＴＮＡＮＤゲート４９及びＮＯＲゲート
−ト５１のスレッショルド電圧ｖｔ２まで達すると、第
２反転１３が動作することになるので、順次インバータ
回路の駆動能力が増加されることになる。
また、出力電位の立ち上り動作においても同様に順次イ
ンバータ回路の駆動能力が増加されることになる。した
がって、この実施例におけるインバータ回路にあっては
第９図に示すような人出特性を有し、第３の実施例で説
明したインバータ回路と同じ効果を得ることができる。
第１０図は本発明の第７の実施例に係るインバータ回路
を示すものである。その特徴とするところは、２つの入
力端子のスレッショルド電圧がそれぞれ異なるエクスク
ル−シブオアゲート及びエクスクル−シブノアゲートを
有する制御部１５が、出力電位に基づいて第２反転部３
の動作制御を行ない、出力電位のＶＳＳ電位及びＶＤＤ
電位の近傍におけるインバータ回路の駆動能力を弱めて
、出力電位の低下及び上昇をゆるやかに行なうようにし
たものである。
制御部１５はＮＯＴゲート、エクスクル−シブ・オアゲ
ート（以下ｆＥＸ、ＯＲゲート」と呼ぶ。
）、エクスクールシブ・ノアゲート（以下ｒＥＸ。
ＮＯＲゲート」と呼ぶ。）、ＮＡＮＤゲート、ＮＯＲゲ
ートとから構成されている。２つの入力端子のスレッシ
ョルド電圧がそれぞれＶｔ＋、Ｖｔ２とするＥＸ、ＯＲ
ゲート５９及びＥＸ、ＮＯＲゲート６１はそれぞれの入
力端子が出力端子ＯＵＴに接続され、ＥＸ、ＯＲゲート
５つの出力端子はＮＡＮＤゲート６３の入力端子の一端
に接続されており、ＥＸ、ＮＯＲゲートの出力端子はＮ
。
Ｒゲート６５の入力端子の一端に接続されている。
ＮＡＮＤゲート６３及びＮＯＲゲート６５のそれぞれの
入力端子の他端は、ＮＯＴＯＲゲート５フして入力端子
ＩＮに接続され、ＮＡＮＤゲート６３の出力端子は第４
ＰＭＯ８トランジスタ１７のゲート端子に接続されてお
り、ＮＯＲゲート６５の出力端子は第４ＮＭＯ３トラン
ジスタ１９のゲート端子に接続されている。なお、第３
図と同符号のものは同一物を示しその説明は省略する。
このような構成にあって、例えば出力電位の立ち下り動
作においては、出力電位がＶ［＋　とＶｔ２電位との間
にある時には、ＥＸ、ＮＯＲゲート６１からロウレベル
の信号がＮＯＲゲート６５に出力され、ＮＯＲゲート６
５はこの信号を受けてハイレベルの信号を第２反転部３
の第４ＮＭＯＳトランジスタ１９に供給し、第４ＮＭＯ
Ｓトランジスタ１９は導通状態となる。したがって、イ
ンバータ回路全体として駆動能力が高まり、出力電位は
急速に低下することになる。出力電位がＶＤＯ電位とＶ
ｔ＋ｆｆｉ位及びＶ［２電位とｖＳＳ電位との間にある
場合には、第１反転部１の第１　ＮＭＯＳトランジスタ
７だけが導通状態となり、第２反転部３は、ハイインピ
ーダンス状態となり、出力電位はゆるやかに低下するこ
とになる。また、出力電位の立ち上り動作においても、
立ち下り動作と同様に出力電位がＶｔ＋電位とＶｔ２電
位との間にある時にのみインバータ回路全体としての駆
動能力が高まることになる。したがって、この実施例に
おけるインバータ回路にあっては、第１１図に示すよう
な入出力特性を有し、第３の実施例で説明したインバー
タ回路と同じ効果を得ることができる。
第１２図は本発明の第８の実施例に係るインバータ回路
を示すものである。その特徴とするところは、第２の実
施例と同様に出力電位に基づいて第２反転部３の動作制
御を行なう制御部１５を第２反転部３の前段に設けて、
出力電位の立ち下り、立ち上り動作において、第３の実
施例の入出力特性とは逆に、最初インバータ回路全体と
しての駆動能力を高め出力電位を急速に低下あるいは上
昇させ、途中で駆動能力を弱めて出力電位をゆるやかに
低下あるいは上界させるようにしたものである。
制御部１５はＮＯＴゲート、ＮＡＮＤゲート。
ＮＯＲゲートから構成されている。ＮＡＮＤゲート６７
及びＮＯＲゲート６９はそれぞれの入力端子の一端がＮ
ＯＴＯＲゲート５介して入力端子ＩＮに接続され、それ
ぞれの入力端子の他端がＮ。
■ゲート７３を介して出力端子ＯＵＴに接続されており
、ＮＡＮＤゲート６７の出力端子は第４ＰＭＯＳトラン
ジスタ１７のゲート端子に接続され、ＮＯＲゲート６９
の出力端子は第４ＮＭＯＳトランジスタ１９のゲート端
子に接続されている。なお、第３図と同符号のものは同
一物を示しその説明は省略する。
このような構成にあって、例えば出力電位の立ち下がり
動作においては、入力電位がロウレベルからハイレベル
に変わると、第ｌＮＭＯＳトランジスタが導通状態とな
り、出力電位がＮＯＴゲート７３のスレッショルド電圧
Ｖｔに達するまではＮＯＲゲート６９の両入力端子には
ロウレベルの信号が入力されるので、ＮＯＲゲート６９
はハイレベルの出力信号を第４ＮＭＯＳトランジスタ１
９に供給して、第４ＮＭＯＳトランジスタ１９も導通状
態となる。したがって、インバータ回路全体としての駆
動能力が高まり、出力電位は急速に低下することになる
。
そして、出力電位がＶ【電位に達すると、ＮＯＴゲート
７３を介して出力端子ＯＵＴに接続されているＮＯＲゲ
ート６９の入力端子にはハイレベルの信号が入力される
ので、ロウレベルの出力信号がＮＯＲゲート６９から第
４ＮＭＯＳトランジスタ１９に供給されて、第４ＮＭＯ
Ｓトランジスタ１９は非導通状態となり、インバータ回
路全体としての駆動能力が弱められて、出力電位はゆる
やかに低下する。また、出力電位の立ち上り動作におい
ても、立ち下がり動作と同様に出力電位がＶｔ電位を越
えるとインバータ回路全体としての駆動能力が弱まり、
第１３図に示すような入出力特性を有することになる。
しかるに、第１３図に示すような入出力特性にあっては
、最初大きな過渡電流が流れるが出力電位がＶｔ電位を
越えると駆動力が弱められて過渡電流は抑制される。こ
のため、出力電位がＶＯＯ電位あるいはＶｓｓ電位の近
傍においては過渡電流はかなり小さくなり、オーバーシ
ュート及びアンダーシュート現象を抑制することができ
る。さらに、出力電位は最初急速に低下あるいは上昇す
るために、０Ｍ０８回路等の入力信号のレベルによって
動作する素子に対しては伝達時間を短くすることができ
る。
第１４図は本発明の第９の実施例に係るインバータ回路
を示すものであり、制御部１５を第８の実施例において
示した回路とは異なる回路により構成して、第８の実施
例と同様に第２反転部３の動作制御を行なうようにした
ものである。
制御部１５はＮＯＴゲート、ＮＡＮＤゲート。
ＮＯＲゲートにより構成されており、ＮＯＲゲート７３
及びＮＡＮＤゲート７５はそれぞれの入力端子の−ａが
ともにインバータ回路の入力端子ＩＮに接続され、それ
ぞれの入力端子の他端がともにインバータ回路の出力端
子ＯＵＴに接続されており、ＮＯＲゲート７３の出力端
子はＮＯＴゲート７７を介して第４　ＰＭＯ８トランジ
スタ１７のゲート端子に接続され、ＮＡＮＤゲート７５
の出力端子はＮＯＴゲート７９を介して第４ＮＭＯＳト
ランジスタ１９のゲート端子に接続されている。
なお、第３図と同符号のものは同一物を示しその説明は
省略する。
このような構成とすることにより、第１３図に示したと
同じ入出力特性を得ることができ、第８の実施例と同様
な効果を得ることができる。
第１５図は本発明の第１０の実施例に係るバッファ回路
を示すものであり、第７図に示した第４の実施例におけ
るバッフ？回路のｔ（Ｊ御部１５において、バッファ回
路の入力端子ＩＮに接続されていない側のＮＡＮＤゲー
ト４３及びＮＯＲゲート４５の入力端子を、ＮＯＴゲー
ト８１を介してバッファ回路の出力端子０ｔＪＴに接続
することによりこの実施例のバッファ回路の制御部１５
を構成してものである。なお、第３図と同符号のものは
同一物を示しその説明は省略した。
このような構成にあって、例えば出力電位の立ち上り動
作においては、出力電位がＮＯＴゲート８１のスレッシ
ョルド電圧Ｖ【に達するまでは、第１ＰＭＯＳトランジ
スタ５及び第４ＰＭＯＳトランジスタ１７は導通状態に
あり、インバータ回路全体としての駆動能力が高められ
て、出力電位は急速に上昇する。そして、出力電位がＶ
ｔ電位まで達すると、第４ＰＭＯＳトランジスタ１７は
非導通状態となり、駆動能力は弱められて出力電位はゆ
るやかに上昇することになる。また、出力電位の立ち下
り動作においても、立ち上り動作と同様に出力電位は最
初急速に低下するが、出力電位がＶｔ電位に達すると出
力電位はゆるやかに低下することになる。したがって、
第８の実施例と同様な効果を得ることができる。
第１６図は本発明の第１１の実施例に係るインバータ回
路を示すもである。その特徴とするところは、インバー
タ回路の入力端子を２つ設けて、この２つの入力端子の
信号状態により出力端子ＯＵＴをハイインピーダンス状
態とすることができるようにしたことにある。
第１６図において、第１反転部１を構成する第１　ＰＭ
Ｏ３トランジスタ５のゲート端子は入力端子ＩＮＩに接
続され、第ｌＮＭＯＳトランジスタ７のゲート端子は入
力端子ＩＮ２に接続されている。　制御部１５はＮＯＴ
ゲート、ＮＡＮＤゲート、ＮＯＲゲートにより構成され
ており、ＮＡＮＤゲート８３はその入力端子の一端がＮ
ＯＴゲート８７を介してインバータ回路の入力端子ＩＮ
１に接続され、その入力端子の他端がインバータ回路の
出力端子ＯＵＴに接続されており、その出力端子が第４
ＰＭＯＳトランジスタ１７のゲート端子に接続されてい
る。ＮＯＲゲート８５はその入力端子の一端がＮＯＴゲ
ート８つを介してインバータ回路の入力端子ＩＮ２に接
続され、その入力端子の他端がインバータ回路の出力端
子ＯＵＴに接続されており、その出力端子が第４ＮＭＯ
Ｓトランジスタ１９のゲート端子に接続されている。
なお、第３図と同符号のものは同一物を示しその説明は
省略した。
このような構成において、入力端子ＩＮ１にハイレベル
の信号が入力されるとともに、入力端子ＩＮ２にロウレ
ベルの信号が入力されると、第１ＰＭＯＳトランジスタ
５及び第ｌＮＭＯＳトランジスタ７はともに非導通状態
となる。また、ＮＡＮＤゲート８３の一方の入力端子に
はＮＯＴゲート８７を介してロウレベル信号が入力され
、ハイレベルの信号がＮＡＮＤゲート８３の出力端子か
ら第４ＰＭＯＳトランジスタ１７のゲート端子に供給さ
れて、第４　ＰＭＯ３＋−ランリスタ１７は非導通状態
となる。さらに、ＮＯＲゲート８５の一方の入力端子に
はＮＯＴゲート８９を介してハイレベルの信号が入力さ
れ、ロウレベルの信号がＮＯＲゲート８５の出力端子か
ら第４ＮＭＯＳトランジスタ１９のゲート端子に供給さ
れて、第４ＮＭＯ８ｌ−ランリスタ１９も非導通状態と
なる。
したがって、出力電位の状態にかかわらず、入力端子Ｉ
ＮＩにハイレベルの信号が入力され、入力端子ＩＮ２に
ロウレベルの信号が入力されると、出ノＪ　９Ｑ子ＯＵ
Ｔはハイインピーダンス状態となる。
また、入力端子１Ｎ１．ＩＮ２に、ともに同相の信号を
入力した場合には、第５図において示した第３の実施例
のインバータ回路と同様の入出力特性を有し、第３の実
施例と同じ効果を得ることができろ。
第１７図は本発明の第１２の実施例に係るインバータ回
路を示すものであり、その特徴とするところは、第１６
図における制御部１５にあって、ＮＯＴゲート８７．８
９に接続されていない側のＮＡＮＤゲート８３及びＮＯ
Ｒゲート８５の入力端子をＮＯＴゲート９１を介して出
力端子ＯＵＴに接続することにより、この実施例におけ
るインバータ回路の制御部１５を構成して、第１６図に
示したインバータ回路と同様に出力電位の状態にかかわ
らず、出力端子ＯＵＴをハイインピーダンス状態とする
ことができるようにしたものである。
また、この実施例のインバータ回路にあっては、第１３
図に示したと同様の入出力特性を有し、第８の実施例と
同じ効果を得ることができる。なお、第１６図と同符号
のものは同一物を示しその説明は省略した。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るインバータ回路を
示すものであり、第２図は第１図の入出力特性を示すも
のであり、第３図は本発明の第２の実施例に係るインバ
ータ回路を承りものであり、第４図は第３図の入出力特
性を示すものであり、第５図は本発明の第３の実施例に
係るインバータ回路を示すものであり、第６図は本発明
の第４の実施例に係るインバータ回路を示すものであり
、第７図は本発明の第５の実施例に係るバッフ７回路を
示すものであり、第８図は本発明の第６の実施例に係る
インバータ回路を示すものであり、第９図は第８図の入
出力特性を示ずものであり、第１０図は本発明の第７の
実施例に係るインバータ回路を示すものであり、第１１
図は第１０図の入出力特性を示すものであり、第１２図
は本発明の第８の実施例に係るインバータ回路を示すも
のであり、第１３図は第１２図の入出力特性を示すもの
であり、第１４図は本発明の第９の実施例に係るインバ
ータ回路を示すものであり、第１５図は本発明の第１０
の実施例に係るバッファ回路を示すものであり、第１６
図は本発明の第１１の実施例に係るインバータ回路を示
すものであり、第１７図は本発明の第１２の実施例に係
るインバータ回路を示すものであり、第１８図は従来よ
り用いられているインバータ回路を示すものであり、第
１９図は第１８図の入出力特性を示すものである。 （図の主要な部分を表わす符号の説明）１・・・第１反
転部 ３・・・第２反転部 １５・・・制御部 第１図 第２図 第３図 第４図 第５図 濃　　　８ ＞　　　ｊｇ　ｇ」 第１０図 第１２図 第１４図　　　３ 第１５図　　　３ 第１６図　　　　３ 、】 第１７図　　　　ｊ

Claims (6)

    【特許請求の範囲】
  1. （１）入力信号の反転動作を行なう反転回路と、この反
    転回路と出力端子を共通として、前記反転回路の出力段
    における容量性負荷の充放電速度を出力電位に応じて制
    御する制御回路とを有することを特徴とする出力回路装
    置。
  2. （２）前記反転回路は２つの入力端子を有し、その出力
    端子がハイインピーダンス状態をとりえることを特徴と
    する特許請求の範囲第１項に記載の出力回路装置。
  3. （３）前記制御回路はゲート端子及びドレイン端子がと
    もに前記出力端子に接続され、ソース端子が高位電圧源
    に接続されたＮチャンネルトランジスタと、ゲート端子
    及びドレイン端子がともに前記出力端子に接続され、ソ
    ース端子が低位電圧源に接続されたＰチャンネルトラン
    ジスタとにより構成したことを特徴とする特許請求の範
    囲第１項に記載の出力回路装置。
  4. （４）前記制御回路は反転動作を行なう反転回路を２段
    に直列に接続して構成したことを特徴とする特許請求の
    範囲第１項に記載の出力回路装置。
  5. （５）前記制御回路は複数の論理回路と反転動作を行な
    う反転回路とにより構成したことを特徴とする特許請求
    の範囲第１項に記載の出力回路装置。
  6. （６）前記制御回路は複数の論理回路と前記出力端子に
    対して並列に接続され、反転動作を行なう２つの反転回
    路とにより構成したことを特徴とする特許請求の範囲第
    １項に記載の出力回路装置。
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