KR900008439B1 - 집적회로에서의 버퍼회로 - Google Patents

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KR900008439B1
KR900008439B1 KR1019870000089A KR870000089A KR900008439B1 KR 900008439 B1 KR900008439 B1 KR 900008439B1 KR 1019870000089 A KR1019870000089 A KR 1019870000089A KR 870000089 A KR870000089 A KR 870000089A KR 900008439 B1 KR900008439 B1 KR 900008439B1
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Abstract

내용 없음.

Description

집적회로에서의 버퍼회로
제1도는 본 발명의 1실시예에 따른 집적회로의 클럭발생회로를 나타낸 회로도.
제2도는 본 발명의 다른 실시예에 따른 클럭발생회로를 나타낸 회로도.
제3도 및 제5도는 제1도에 도시된 버퍼회로의 변형예를 나타낸 회로도.
제4도 및 제6도는 제2도에 도시된 버퍼회로의 변형예를 나타낸 회로도.
제7도는 제5도의 버퍼회로와 칩내배선에 따른 임피던스성분을 포함하는 회로를 나타낸 회로도.
제8도(a) 및 제8도(b)는 제7도에 도시된 회로의 동작에 따른 출력전류변화와 그 미분치 및 칩내전원전압 변화를 나타낸 파형도.
제9도 및 제10도는 각각 종래의 집적회로에서의 클럭발생회로를 나타낸 회로도.
제11도 및 제12도는 각각 제9도 및 제10도에 도시된 클럭발생회로의 동작파형도를 나타낸 도면.
제13도는 종래의 다이나믹형 RAM의 클럭발생회로에 사용되는 버퍼회로와 칩내배선에 따른 임피던스성분을 포함하는 회로를 나타낸 회로도.
제14도(a) 및 제14(b)는 제13도에 도시된 회로의 동작에 따른 풀력전류변화와 그 미분치 및 칩내전원전압변화를 나타낸 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
øn-1: 입력신호 øp: 프리챠지신호
øn: 출력신호 Vcc, cc' : 칩내전원전위
Vss, Vss' : 칩내접지전위 BUF, BUF : 버퍼회로
Q1, Q1' : 부하용 트랜지스터 Q2, Q2' : 구동용 트랜지스터
Q3, Q3', Q4, Q4' : 정전류용 트랜지스터 N1, N2, N1', N2' : 입력노드
N3, N3' : 출력노드 C1, C2, C1', C2' : 부하용량
1, 2 : 임피던스성분 R : 저항성분
L : 인덕턴스성분 B, B' : 버퍼회로, i : 출력전류
[발명의 기술분야]
본 발명은 반도체집적회로의 클럭펄스발생회로등에 사용되는 버퍼회로에 관한 것으로, 특히 출력신호변화시 칩내전원으로 잡음이 유도되는 것을 억제하도록 개선된 집적회로에서의 버퍼회로에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체메모리에 있어서는 외부신호를 받아 특정의 메모리셀을 선택해서 정보의 독출 및 기록을 행하기 위해 일련의 제어신호를 내부에서 발생시키도록 되어 있는데, 이 경우 외부신호의 변화에 따라 먼저 최초의 신호를 발생시킨 다음 일반적으로 연쇄적으로 어떤 지연시간을 가지고 순차적으로 생성하도록 되어 있다.
이와 같은 신호를 생성시켜 주는 클럭방생회로의 종래예로서 NMOS형(N챈널 절연게이트형) 트랜지스터를 사용한 것을 제9도에 나타내고, CMOS형(상보성 절연게이트형) 트랜지스터를 사용한 것을 제10도에 나타냈다.
제9도에서 참조부호 øn-1은 입력신호, øp는 프리챠지신호, øn은 출력신호, Vcc' 및 Vss'는 집적회로칩내의 전원전위 및 접지전위, BUF는 최종출력단을 구성하는 버퍼로서 부하용 및 구동용의 2개의 N챈널 인핸스먼트형 트랜지스터(Q1, Q2)로 구성되고, N1및 N2는 상기 버퍼(BUF)의 입력노드, N3는 상기 출력노드(N3)와 칩내접지노드사이에 존재하는 부하용량을 각각 나타낸다.
또, 제10도에서 참조부호 øn-1은 입력신호, øn은 출력신호, Vcc' 및 Vss'는 칩내의 전원전압 및 접지전위, BUF'는 최종출력단을 구성하는 버퍼로서 부하용 P챈널 인핸스먼트형 트랜지스터(Q1')와 구동용 N챈널 인핸스먼트형 트랜지스터(Q2')로 구성되고, N1' 및 N2'는 상기 버퍼(BUF')의 입력노드, N3'는 상기 버퍼(BUF')의 출력노드, C1'은 상기 출력노드(N3')와 칩내전원노드사이에 존재하는 부하용량, C2'는 상기 출력노드(N3')와 칩내접지노드사이에 존재하는 부하용량을 각각 나타낸다.
상기 제9도 및 제10도의 버퍼의 구성과 동작은 잘 알려져 있기 때문에 그에 대한 상세한 설명을 생략하고, 각각의 입력신호(øn-1)의 논리레벨의 변화에 따른 주요한 노드의 신호파형을 제11도 및 제12도에 나타냈다. 여기서, NMOS형 회로의 경우는 프리챠지신호(øp)가 Vss'전위로 되어 입력신호(Qn-1)가 Vcc'전위까지 상승하게 되면 어느 정도 지연된 후 출력신호(øn)가 Vcc'전위까지 상승하게 된다. 그리고, 입력신호(øn-1)가 Vss'전위까지 하강하고 프리챠지신호(øp)가 Vcc'전위까지 상승하게 되면, 출력신호(øn)가 VSS'전위로 하강하게 된다. 또, CMOS형 회로의 경우는 입력신호(øn-1)의 상승, 하강에 대해 일정시간 지연된 후 출력신호(øn)의 상승, 하강이 일어나게 된다. 상기 어떤 회로도 입력신호(øn-1)의 변화에 대해서 어느 정도의 지연을 갖춘 출력신호(øn)를 큰 부하용량(C1, C2혹은 C1', C2')을 충반전시키는 능력을 부여해서 출력하게 된다.
그런데, 다이나믹형 RAM은 프리챠지사이클에 비트선이나 디코더부의 반복패턴수가 많은 부분의 프리챠지를 행하기 때문에 프리챠지신호발생용 클럭발생회로는 꽤 큰 부하용량을 충반전시켜 주어야만 한다. 제13도는 이와 같은 경우에 사용되는 클럭발생회로의 최종출력단 버퍼의 회로를 나타낸 것이다. 여기서, 부하용 트랜지스터(Q1)의 NMOS형 회로의 경우에는 N챈널이고, CMOS형 회로의 경우에는 P챈널이다. 또한, 구동용 트랜지스터(Q2)는 N챈널 트랜지스터이고, 참조부호 N1과 N2는 입력노드, N3는 출력노드, Vcc 및 Vss는 칩외부로부터 공급되는 정전압의 전원전위 및 접지전위, 1은 칩내의 전원선이 가지고 있는 저항성분(R)과 인덕턴스성분(L)을 포함하는 임피던스성분, 2는 칩내의 접지전위선이 가지고 있는 저항성분(R)과 인덕턴스성분(L)을 포함하는 임피던스성분, Vcc' 및 Vss'는 칩내의 전원전위 및 접지전위, C1은 상기 출력노드(N3)과 칩내의 전원노드사이에 존재하는 부하용량, C2는 상기 출력노드(N3)와 칩내의 접지노드사이에 존재하는 부하용량, i는 상기 버퍼회로의 출력전류, øn은 상기 버퍼회로의 출력신호를 각각 나타낸다.
그런데, 상기한 바와 같이 칩내전원선의 임피선스성분(1) 및 칩내접지전위선의 임피던스성분(2)이 존재하게 되면, 칩내 Vcc'전위 및 Vss'전위에 커다란 잡음신호가 유도되게 되는 바, 이것을 상세히 설명하면 다음과 같다.
일반적으로, 저항성분(R) 및 인덕턴스성분(L)을 직렬로 가지고 있는 임피던스성분에 전류(i)가 흐르게 되면, 이 전류(i)가 흐르는 방향으로 iR+L·di/dt의 전압강하가 생기게 된다. 따라서, 제13도에 버퍼에 있어서, 출력신호(øn)가 상승할 때에는 트랜지스터(Q1)가 온상태로 되고 트랜지스터(Q2)가 오프상태로 되게 되므로, 부하용량(C1)의 전하는 온상태의 트랜지스터(Q1)를 통해 전극사이를 이동하기 때문에 임피던스성분(1)에는 흐르지 않게 된다. 그에 반해, 부하용량(C2)의 전하는 상기 임피던스성분(1) 및 온상태의 트랜지스터(Q1)를 통해 칩외 Vcc전원으로부터 공급되고, 또 트랜지스터(Q2)가 오프상태이기 때문에 상기 전하는 임피던스성분(2)를 통해 칩외접지전원으로 흐르게 된다. 또한, 출력신호(øn)가 하강일 때에는 트랜지스터(Q1)가 오프상태로 되고 트랜지스터(Q2)가 온상태로 되게 되므로, 부하용량(C2)의 전하는 온상태의 트랜지스터(Q2)를 통해 전극사이를 이동하기 때문에 임피던스성분(2)에는 흐르지 않게 된다. 그에 반해, 부하용량(C1)의 전하는 온상태의 트랜지스터(Q2) 및 임피던스성분(2)를 통해 칩외접지전원으로 방전되고, 또 트랜지스터(Q1)가 오프상태이기 때문에 임피던스성분(1)을 통해 칩외 Vcc전원으로부터 전하가 흘러 들어오게 된다.
이들 출력신호(øn)의 상승, 하강시에 있어서의 상기 전류(i)의 변화와 그 시간미분치(di/dt)의 모양을 제14도(a)에 나타내고, 이때의 칩내 Vcc'전위 및 접지전위에 잡음신호의 유도가 생겨 변화하고 있는 모양을 제14도(b)에 나타냈다. 즉, 출력신호(øn)가 변화하지 않을 경우에는 칩내전원전압과 칩외전원전압의 진폭은 일치하게 되지만, 출력신호(øn)가 변화할 경우에는 칩내전원에 잡음신호가 중첩되어 전압진폭이 변동하게 된다. 한편 여기서는 설명과 표시의 간단화를 위해 임피던스성분을 단순한 저항성분(R)과 인덕턴스성분(L)의 분포라고 간주하여 모식적으로 취급하였지만, 실제로는 상기 R, L의 분포나 부하용량(C1, C2)의 분포도 복잡하고, 그에 따라 상기 칩내전원전압의 진폭변화파형도 복잡해지게 된다.
상기한 바와 같이 칩내전압의 변화가 일어나게 되면, 칩내의 회로에 있어서는 전원이 크게 변동하고 있다는 것과 마찬가지로 되기 때문에 칩전체로서의 동작전원전압마진이 현저히 낮아지게 되고, 극단적인 경우에는 칩내회로의 오동작이라든지 동작불능이 생기게 되는 결점이 있다. 이와 같은 경향은 메모리집적회로의 메모리용량이 커지게 되는등 집적회로의 집적도가 높아지면 높아질수록 버퍼출력신호의 부하로 되는 충방전용량이 커지게 되고, 또 칩내배선의 저항성분이나 인덕턴스성분도 증가하게 되는 경향이 있으며, 그에 더하여 회로동작의 고속화도 동시에 이루어지기 때문에 이를 실현하기가 더욱 더 어려워지게 되는 것이다.
[발명의 목적]
이에 본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, 출력신호의 변화에 따른 칩내전원전압의 진폭내용을 억제할 수 있을 뿐만 아니라 칩내회로의 동작전원마진의 향상, 오동작 혹은 동작불능을 방지할 수 있도록 된 집적회로에서의 버퍼회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 집적회로에서의 버퍼회로는, 칩내의 전원전위(Vcc') 공급되는 칩내전원 전원노드와 칩내의 접지전원(Vss')가 공급되는 칩내접지전위노드를 갖추고 있는 집적회로에서의 버퍼회로에 있어서, 상기 집적회로로부터의 출력신호를 받아들이는 제1, 제2입력노드(N1, N1', N2, N2')와, 소오드, 드레인, 게이트를 갖추고서 그 게이트가 상기 제1입력(N1, N1')에 접속되는 제1MOS트랜지스터(Q1, Q1')가, 소오스, 드레인, 게이트를 갖추고서 그 게이트가 상기 제2입력노드(N2, N2')에 접속되고 그 소오스·드레인경로가 상기 제1MOS트랜지스터(Q1, Q1')의 소오스·드레인경로에 대해 직렬로 접속되는 제2MOS트랜지스터(Q2, Q2'), 상기 제1, 제2MOS트랜지스터(Q1, Q1', Q2, Q2')의 출력전류가 공급되는 출력노드(N3, N3'), 상기 출력노드(N3, N3')와 상기 칩내전원전위노드사이 및 상기 출력노드(N3, N3')와 상기 칩내접지전원노드사이중 적어도 한쪽에 있어서 상기 제1, 제2MOS트랜지스터(Q1, Q1', Q2, Q2')의 소오스·드레인 경로에 대해 직렬로 접속되는 정전류회로(Q3, Q3', Q4, Q4')를 구비하여 구성된 것을 특징으로 한다.
[작용]
상기한 바와 같이 구성된 본 발명에 따른 집적회로에서의 버퍼회로에 의하면, 출력신호변화시 대부분의 시간을 거의 일정한 정전류로 해서 출력전류의 시간미분치를 거의 0으로 할 수가 있기 때문에, 칩내전원선이나 칩내접지선에 존재하는 인덕턴스성분에 의해 발생하게 되는 칩내전원전위나 칩내접지전위의 변동(잡음성분)을 억제할 수 있게 되는 것이다.
(실시예)
이하, 예시도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제1도는 NMOS형 집적회로에 설치된 클럭발생회로로, 제9도를 참조해서 상술한 종래의 NMOS형 클럭발생회로와 비교해서 최종출력단 버퍼(B)에서의 부하용 트랜지스터(Q1)와 출력노드(N3)사이에 정전류소자로서 예컨대 게이트·소오스가 상호 접속된 N챈널 디프레이션형 MOS트랜지스터(Q3)가 삽입되어 있는 접만 다르고 그 밖의 것은 같기 때문에 제9도에서와 동일한 참조부호를 붙였다.
상기 버퍼(B)에 있어서는 트랜지스터(Q)가 온상태인 출력신호(øn)의 상승시에 전류특성이 정전류용 트랜지스터(Q3)에 의해 정전류로 되기 때문에 출력신호(øn)의 상승속도가 지연되게 되지만, 칩내전원선 및 칩내접지전원선의 임피던스성분에 포함되는 인덕턴스성분(L)에 의존하는 전압(L·di/dt ; 잡음성분)의 레벨이 작아지게 된다. 한편, 출력신호(øn)가 하강할때에는 전류의 경로에 정전류소자가 삽입되어 있지 않기 때문에 정전류특성으로는 되지 않게 되므로 종래와 같은 잡음신호가 발생하게 된다.
상기 버퍼(B)는, 출력신호(øn)의 상승시에 잡음신호가 문제로 되고, 또 신호의 상승시에는 시간적 여유가 충분히 있고 신호의 하강시에는 시간적 여유가 없는 경우라든지 하강시의 잡음신호가 문제로 되지 않는 경우의 사용에 적합하다.
제2도는 CMOS형 집적회로에 설치된 클럭발생회로로, 제10도를 참조해서 상술한 종래의 CMOS형 클럭발생회로와 비교해서 최종출력단 버퍼(B')에서의 부하용 트랜지스터(Q1')와 출력노드(N3')사이에 정전류소자로서 게이트·소오스가 상호 접속된 N챈널 디프레이션형 MOS트랜지스터(Q3')가 삽입되어 있는 점만 다르고 그 밖의 것은 같기 때문에 제10도에서와 동일한 참조부호를 붙였다.
상기 버퍼(B')에 있어서는 상기 실시예의 버퍼회로(B)에서와 거의 마찬가지의 동작에 의해 동일한 효과가 얻어지게 된다.
한편, 상기 각 실시예에서의 버퍼회로(B, B')를 각각 대응시켜 제3도 및 제4도에 도시된 바와 같이 출력노드(N3, N3')와 구동용 트랜지스터 Q2또는 Q2'사이에 정전류용 N챈널 디프레이션용 MOS트랜지스터(Q3)를 삽입하도록 변형실시함으로써 신호하강시에 정전류특성을 부여해 줄 수가 있게 된다.
또, 제5도 및 제6도에 도시된 버퍼는 각각 출력노드 N3또는 N3'와 부하용 트랜지스터 Q1또는 Q1'사이 및 출력노드 N3또는 N3'와 구동용 트랜지스터 Q2또는 Q2'사이에 정전류용 게이트·소오스가 상호 접속된 N챈널 디프레이션용 트랜지스터 Q3, Q4또는 Q3', Q4'를 삽입시킨 것으로, 신호상승시나 신호 하강시에도 정전류특성을 부여해 줄 수가 있게 된다. 이와 같은 버퍼는 출력신호의 변화가 급격할 필요가 없는 클럭 발생회로, 예컨대 다이나믹형 RAM에서의 프라챠지사이클에 사용되는 프리챠지신호발생회로의 최종출력단에 지장없이 적용시킬 수 있게 된다.
여기서, 상기 각 실시예의 버퍼중 제5도의 버퍼를 대표적으로 인출하여 그 동작시의 상태를 설명한다.
제7도는 상기 버퍼와, 칩외 Vcc전원단, 칩외접지전원단, 칩내전원선의 임피던스성분(1) 및 칩내접지선의 임피던스성분(2)을 포함하는 회로를 나타낸 것으로, 제5도 및 제13도와 같은 부분에는 동일한 참조부호를 붙였다.
상기 제7도의 회로에서의 출력신호(øn)의 상승, 하강시에 있어서의 출력전류(i)의 변화와 그 시간미분치(di/dt)의 모양을 제8도(a)에 나타내고, 이때의 칩내전위 및 접지전위의 변화모양을 제8도(b)에 나타냈다. 즉 출력전류(i)의 시간미분치(di/dt)는 출력신호(øn)의 변화의 개시나 종료이외에서는 0으로 되게 되어 종래예의 설명에서 제14도(a)에 나타낸 시간미분치(di/dt)보다 작아지게 된다. 그 결과, 임피던스성분(1, 2)의 인덕턴스성분(L)에 의해 발생되게 되는 전압(L·di/dt)이 작아져 출력전류(i)의 피크치자체도 작아지게 됨으로써 저항성분(R)에 의해 발생하게 되는 전압(Ri)도 일정하게 되어 칩내의 Vcc'전위 및 접지전위에 발생하게 되는 잡음신호에 따른 변동이 종래예에 비해 대단히 작아지게 된다. 또한, 상기 버퍼회로에 있어서는 출력신호(øn)가 변화하고 있는 시간의 대부분에서 정전류특성을 갖도록 되어 있기 때문에 출력신호(øn)의 상승, 하강은 종래의 경우보다 완만하거나 직선적으로 되게 된다.
한편, 상기 각 실시예에서는 정전류용 틀내지스터를 출력노드와 부하용 혹은 구동용 트랜지스터사이에 삽이시킨 경우에 대해 설명했지만, 본 발명은 이에 한정되지 않고 칩내전원노드와 부하용 트랜지스터사이 혹은 칩내접지전위노드와 구동용 트랜지스터사이에 정전류용 트랜지스터를 삽입시켜도 좋다. 또, 전전류특성을 이용하는 소자로서 N챈널 디프레이션용 트랜지스터에 한정되지 않고, P챈널 디프레이션용 트랜지스터라든지 그 밖의 정전류특성을 갖는 소자를 사용할 수 있고, 또 복수개의 소자를 조합시켜 놓은 정전류회로를 사용할 수도 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따른 집적회로에서의 버퍼회로에 의하면, 출력노드와 칩내전원노드사이 및 출력노드외 칩내접지노드사이중 적어도 한쪽에서 부하용 MOS트랜지스터 또는 구동용 MOS트랜지스터에 직렬로 정전류회로를 삽입, 접속시켰기 때문에 출력신호의 변화시 칩내전원전압의 진폭변동을 억제할 수가 있고, 또 칩내회로의 동작전원마진의 향상, 오동작이나 동작불능의 방지를 꾀해 집적회로의 동작신뢰성을 향상시킬 수 있게 된다.

Claims (3)

  1. 칩내의 전원전위(Vcc')가 공급되는 칩내전원전위노드와 칩내의 접지전원(Vss')가 공급되는 칩내접지전위노드를 갖추고 있는 집적회로에서의 버퍼회로에 있어서, 상기 집적회로로부터의 출력신호를 받아들이는 제1, 제2입력노드(N1, N1', N2, N2')와, 소오스, 드레인, 게이트를 갖추고서 그 게이트가 상기 제1입력노드(N1, N1')에 접속되는 제1MOS트랜지스터(Q1, Q1'), 소오스, 드레인, 게이트를 갖추고서 그 게이트가 상기 제2입력노드(N2, N2')에 접속되고 그 소오스·드레인 경로가 상기 제1MOS트랜지스터(Q1, Q1')의 소오스·드레인경로에 대해 직렬로 접속되는 제2MOS트랜지스터(Q2, Q2'), 상기 제1, 제2MOS트랜지스터(Q1, Q1', Q2, Q2')의 출력전류가 공급되는 출력노드(N3, N3'), 상기 출력노드(N3, N3')와 상기 칩내전원전위노드사이 및 상기 출력노드(N3, N3')와 상기 칩내접지전위노드사이중 적어도 한쪽에 있어서 상기 제1, 제2MOS트랜지스터(Q1, Q1', Q2, Q2')의 소오스·드레인경로에 대해 직렬로 접속되는 정전류회로(Q3, Q3', Q4, Q4')를 구비하여 구성된 것을 특징으로 하는 집적회로에서의 버퍼회로.
  2. 제1항에 있어서, 상기 정전류회로(Q3, Q3', Q4, Q4')는 게이트·소오스가 상호 접속된 N챈널 디프레이션형 또는 P챈널 디프레이션형 트랜지스터인 것을 특징으로 하는 집적회로에서의 버퍼회로.
  3. 제1항에 있어서, 상기 집적회로가 다이나믹 RAM에서의 프리챠지신호발생회로인 것을 특징으로 하는 집적회로에서의 버퍼회로.
KR1019870000089A 1986-01-08 1987-01-08 집적회로에서의 버퍼회로 KR900008439B1 (ko)

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JP61-1609 1986-01-08
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63234623A (ja) * 1987-03-23 1988-09-29 Toshiba Corp 半導体集積回路
US4791521A (en) * 1987-04-07 1988-12-13 Western Digital Corporation Method and apparatus for reducing transient noise by premagnetization of parasitic inductance
JPH01113993A (ja) * 1987-10-28 1989-05-02 Toshiba Corp 半導体集積回路
KR910004735B1 (ko) * 1988-07-18 1991-07-10 삼성전자 주식회사 데이타 출력용 버퍼회로
US4982108A (en) * 1988-08-02 1991-01-01 Motorola, Inc. Low current CMOS translator circuit
US5023472A (en) * 1988-09-09 1991-06-11 Texas Instruments Incorporated Capacitor-driven signal transmission circuit
US5198699A (en) * 1988-09-09 1993-03-30 Texas Instruments Incorporated Capacitor-driven signal transmission circuit
JPH0666674B2 (ja) * 1988-11-21 1994-08-24 株式会社東芝 半導体集積回路の出力回路
US4982120A (en) * 1989-07-03 1991-01-01 Dell Corporate Services Corporation Power supply decoupling mechanism for integrated circuits
US5041741A (en) * 1990-09-14 1991-08-20 Ncr Corporation Transient immune input buffer
JPH04146650A (ja) * 1990-10-08 1992-05-20 Mitsubishi Electric Corp 半導体集積回路装置
JP2617239B2 (ja) * 1990-11-07 1997-06-04 シャープ株式会社 ディジタル集積回路
JPH04317219A (ja) * 1991-04-17 1992-11-09 Mitsubishi Electric Corp 出力回路
EP0596637A1 (en) * 1992-11-02 1994-05-11 STMicroelectronics, Inc. Input buffer circuit
US5440258A (en) * 1994-02-08 1995-08-08 International Business Machines Corporation Off-chip driver with voltage regulated predrive
US6057702A (en) * 1995-08-24 2000-05-02 Nec Corporation Bus driver
US5703501A (en) * 1995-11-27 1997-12-30 Advanced Micro Devices, Inc. Apparatus and method for precharging a bus to an intermediate level
JPH10326131A (ja) * 1997-05-26 1998-12-08 Nec Corp バスドライバ
US6137316A (en) * 1998-06-09 2000-10-24 Siemens Aktiengesellschaft Integrated circuit with improved off chip drivers
JP2997241B1 (ja) * 1998-07-17 2000-01-11 株式会社半導体理工学研究センター 低スイッチング雑音論理回路
JP2010103837A (ja) * 2008-10-24 2010-05-06 Nec Electronics Corp 半導体装置
US10879899B2 (en) * 2017-08-15 2020-12-29 Realtek Semiconductor Corp. Clock buffer and method thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3914702A (en) * 1973-06-01 1975-10-21 Rca Corp Complementary field-effect transistor amplifier
US4023122A (en) * 1975-01-28 1977-05-10 Nippon Electric Company, Ltd. Signal generating circuit
JPS5268304A (en) * 1975-12-05 1977-06-07 Fujitsu Ltd Transistor circuit
US4274014A (en) * 1978-12-01 1981-06-16 Rca Corporation Switched current source for current limiting complementary symmetry inverter
US4275313A (en) * 1979-04-09 1981-06-23 Bell Telephone Laboratories, Incorporated Current limiting output circuit with output feedback
US4398106A (en) * 1980-12-19 1983-08-09 International Business Machines Corporation On-chip Delta-I noise clamping circuit
JPS57106228A (en) * 1980-12-24 1982-07-02 Fujitsu Ltd Semiconductor circuit
US4394588A (en) * 1980-12-30 1983-07-19 International Business Machines Corporation Controllable di/dt push/pull driver
DE3168838D1 (en) * 1981-01-30 1985-03-28 Ibm Deutschland Monolithic integrated push-pull driver circuit
JPS583328A (ja) * 1981-06-29 1983-01-10 Fujitsu Ltd 基板電圧発生回路
JPS583183A (ja) * 1981-06-30 1983-01-08 Fujitsu Ltd 半導体装置の出力回路
JPS58133038A (ja) * 1982-02-03 1983-08-08 Nec Corp インバ−タ回路
JPS595488A (ja) * 1982-07-01 1984-01-12 Fujitsu Ltd 半導体装置
US4516123A (en) * 1982-12-27 1985-05-07 At&T Bell Laboratories Integrated circuit including logic array with distributed ground connections
JPS59212027A (ja) * 1983-05-18 1984-11-30 Toshiba Corp 半導体集積回路の出力回路
JPS6030152A (ja) * 1983-07-28 1985-02-15 Toshiba Corp 集積回路
US4584491A (en) * 1984-01-12 1986-04-22 Motorola, Inc. TTL to CMOS input buffer circuit for minimizing power consumption
US4567378A (en) * 1984-06-13 1986-01-28 International Business Machines Corporation Driver circuit for controlling signal rise and fall in field effect transistor processors
US4609834A (en) * 1984-12-24 1986-09-02 Burroughs Corporation Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise

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