JPS595488A - 半導体装置 - Google Patents
半導体装置Info
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- JPS595488A JPS595488A JP57114244A JP11424482A JPS595488A JP S595488 A JPS595488 A JP S595488A JP 57114244 A JP57114244 A JP 57114244A JP 11424482 A JP11424482 A JP 11424482A JP S595488 A JPS595488 A JP S595488A
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- Japan
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- output
- turned
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置特にそのバッファの出力段回路に
関する。
関する。
技術の背景
半導体ダイナミックメモリはその各部を所定のタイミン
グ関係で動作させるため各種のクロックを用いている。
グ関係で動作させるため各種のクロックを用いている。
また電源電圧は１２Ｖから５Ｖへ等、低電圧化が図られ
、加えて素子サイズの小型化が図られているので、メモ
リセルの蓄積電荷は極めて微小となっている。このよう
に小型、電源の低電圧化が図られた装置ではクロック振
幅等を電源電圧以上に高めてセル蓄積電荷量の増大、安
定なかつ能カ一杯の動作をさせることが図られ、この目
的でブートストラップ回路、チャージポンピング回路な
どが多用されている。
、加えて素子サイズの小型化が図られているので、メモ
リセルの蓄積電荷は極めて微小となっている。このよう
に小型、電源の低電圧化が図られた装置ではクロック振
幅等を電源電圧以上に高めてセル蓄積電荷量の増大、安
定なかつ能カ一杯の動作をさせることが図られ、この目
的でブートストラップ回路、チャージポンピング回路な
どが多用されている。
従来技術と問題点
しかしポンピング回路による出力レベル保証回路は電源
投入時に若干の問題がある。これを第１図で説明するに
、この図は第１クロツクφ１で立上り、リセントクロン
クφＲで立下る第２クロツクφ２の発生回路を示し、０
１〜Ｑ］３はＭＯＳトランジスタ、Ｃ１，Ｃ２はＭＯＳ
キャパシタ、Ｖ ｃｃ。
投入時に若干の問題がある。これを第１図で説明するに
、この図は第１クロツクφ１で立上り、リセントクロン
クφＲで立下る第２クロツクφ２の発生回路を示し、０
１〜Ｑ］３はＭＯＳトランジスタ、Ｃ１，Ｃ２はＭＯＳ
キャパシタ、Ｖ ｃｃ。
Ｖｓｓは５■電源のＨ（ハイ）、Ｌ（ロー）レベル側、
ＯＵＴは出力を示す。クロックφＲが入るとＣ２，Ｑ３
オフ、Ｑ４オフ、Ｑ ９ 、 Ｑ１１オン、０７オン
、ＱＢ、Ｑ９オフとなり、出力ＯＵＴの電位φ２はＬで
ある。またＣ６のゲートはＣ５を通してＨレベルに充電
される。この状態でクロックφ１が立上り、φＲが立下
がるとＱ１オン、Ｃ２゜Ｇ３．Ｑ７オフ、Ｑ４オン、Ｑ
ｅ＋Ｑ＋ｏがオン、Ｑ ９ 、 ０４１オフとなり、出
力ＯＵＴはＨレベルとなる。Ｑθ、 Ｑｌｏのオンは
そのゲートにＱδを通してクロックφ１が入力すること
に依り、またＣ６のオンはそのゲートに０５を通して電
荷が与えられていたことによる。しかしこの電荷は０４
オンでＣ５を通して放電されるので、やがてＣ６はオフ
となる。従ってＱ ｓ 、 Ｑｌｏのオンはキャパシタ
Ｃ１に充電されていた電荷によって維持されるにとどま
り、この電荷がリーク等により放出されるとＱ［ｌ、Ｑ
ｌ（ｌはオフになる。
ＯＵＴは出力を示す。クロックφＲが入るとＣ２，Ｑ３
オフ、Ｑ４オフ、Ｑ ９ 、 Ｑ１１オン、０７オン
、ＱＢ、Ｑ９オフとなり、出力ＯＵＴの電位φ２はＬで
ある。またＣ６のゲートはＣ５を通してＨレベルに充電
される。この状態でクロックφ１が立上り、φＲが立下
がるとＱ１オン、Ｃ２゜Ｇ３．Ｑ７オフ、Ｑ４オン、Ｑ
ｅ＋Ｑ＋ｏがオン、Ｑ ９ 、 ０４１オフとなり、出
力ＯＵＴはＨレベルとなる。Ｑθ、 Ｑｌｏのオンは
そのゲートにＱδを通してクロックφ１が入力すること
に依り、またＣ６のオンはそのゲートに０５を通して電
荷が与えられていたことによる。しかしこの電荷は０４
オンでＣ５を通して放電されるので、やがてＣ６はオフ
となる。従ってＱ ｓ 、 Ｑｌｏのオンはキャパシタ
Ｃ１に充電されていた電荷によって維持されるにとどま
り、この電荷がリーク等により放出されるとＱ［ｌ、Ｑ
ｌ（ｌはオフになる。
クロックφ３はボンピング回路Ｑ１□、Ｑ、３．Ｃ２を
動作させるためのものである。即ちφ３がＬレベルのと
きＶｃｃ、Ｇ１３ 、 Ｃ２の経路でキャパシタＣ２
は充電され、φ３がＨレベルのとき、このＣ２の電荷は
Ｃ２を通して出力ＯＵＴを充電する。
動作させるためのものである。即ちφ３がＬレベルのと
きＶｃｃ、Ｇ１３ 、 Ｃ２の経路でキャパシタＣ２
は充電され、φ３がＨレベルのとき、このＣ２の電荷は
Ｃ２を通して出力ＯＵＴを充電する。
クロックφ３の周波数は高く、従って上記のボンピング
作用は高速で繰り返し行なわれ、φＩ８ が入ると前述
のようにＱｌｌがオンになるので出力ＯＵＴはＬレベル
に下がる。
作用は高速で繰り返し行なわれ、φＩ８ が入ると前述
のようにＱｌｌがオンになるので出力ＯＵＴはＬレベル
に下がる。
電源Ｖｃｃが立上っている定常状態では以上の通りであ
るが、電源を投入した直後は次のようになる。即ちクロ
ックφ３は基板バイアス電圧発生回路ＶｎｕＧＥＮなど
からとり、コノ回路ＶＢＩＩＧＥＮは第３図に示すよう
に発振器Ｏ８ｃ、ボンピング回路ＰＵＮＰからなって電
源Ｖｃｃ投入とほぼ同時に動作を始め、従ってクロック
φ３も同時に出てくる。これに対してクロックφ１．φ
１８ は例えば第４図に示すように多段に縦続された各
種クロック発生器Ｇ１．Ｇ２．・・・・・・、Ｒ１，Ｒ
２・旧・・の所定の段から取出されるので、電源投入と
同時には所定の論理レベルが出て来ないものが多い。な
おこの第４図でＣ８はチップセレクトバー信号、ＡＤＤ
ＢＵＦはアドレスバッファ、ＷＤはワードデコーダ
、Ｓ／Ａはセンスアンプ、Ｒ３Ｔはリセットを示す。ク
ロックφ１．φ。共にＬであるとトランジスタＱ、ｏ、
Ｑ目はオフであり、出力ＯＵＴはフローティングの状態
にある。一方、Ｖｃｃの立上りと共にクロックφ３が発
生すると不充分ながらトランジスタＱＩ３はオン、キャ
パシタＣ２はφ３がＬのときＶｃｃで充電、φ３がＨの
ときＱ、２を通して出力ＯＵＴを充電、を繰り返し始め
、第５図（ａｌの部分子１で示子ように節点Ｎ１の電位
が立上り、つれて出力ＯＵＴの電位も立上ってしまう。
るが、電源を投入した直後は次のようになる。即ちクロ
ックφ３は基板バイアス電圧発生回路ＶｎｕＧＥＮなど
からとり、コノ回路ＶＢＩＩＧＥＮは第３図に示すよう
に発振器Ｏ８ｃ、ボンピング回路ＰＵＮＰからなって電
源Ｖｃｃ投入とほぼ同時に動作を始め、従ってクロック
φ３も同時に出てくる。これに対してクロックφ１．φ
１８ は例えば第４図に示すように多段に縦続された各
種クロック発生器Ｇ１．Ｇ２．・・・・・・、Ｒ１，Ｒ
２・旧・・の所定の段から取出されるので、電源投入と
同時には所定の論理レベルが出て来ないものが多い。な
おこの第４図でＣ８はチップセレクトバー信号、ＡＤＤ
ＢＵＦはアドレスバッファ、ＷＤはワードデコーダ
、Ｓ／Ａはセンスアンプ、Ｒ３Ｔはリセットを示す。ク
ロックφ１．φ。共にＬであるとトランジスタＱ、ｏ、
Ｑ目はオフであり、出力ＯＵＴはフローティングの状態
にある。一方、Ｖｃｃの立上りと共にクロックφ３が発
生すると不充分ながらトランジスタＱＩ３はオン、キャ
パシタＣ２はφ３がＬのときＶｃｃで充電、φ３がＨの
ときＱ、２を通して出力ＯＵＴを充電、を繰り返し始め
、第５図（ａｌの部分子１で示子ように節点Ｎ１の電位
が立上り、つれて出力ＯＵＴの電位も立上ってしまう。
出力ＯＵＴつまりクロ・ツクφ２がこのように立上って
しまうと、このクロックを受けて動作するバッファはま
だ動作不充分で、他の入るべきクロックは未だ入力せず
という如き状態であり、このため異常電流を流してしま
うことがある。例えばクロックφ２と他のクロックを受
ける第１、第２のトランジスタが電源間に直列に入って
おり、常時はクロックチ２人力時点では他のクロックが
入って他方のトランジスタをオフにするので電源短絡は
ないような場合、他のクロックがまだ入らないのに上記
理由でクロックφ２が入ると第１゜第２の両トランジス
タがオンとなり、電源短絡を生じてしまう。
しまうと、このクロックを受けて動作するバッファはま
だ動作不充分で、他の入るべきクロックは未だ入力せず
という如き状態であり、このため異常電流を流してしま
うことがある。例えばクロックφ２と他のクロックを受
ける第１、第２のトランジスタが電源間に直列に入って
おり、常時はクロックチ２人力時点では他のクロックが
入って他方のトランジスタをオフにするので電源短絡は
ないような場合、他のクロックがまだ入らないのに上記
理由でクロックφ２が入ると第１゜第２の両トランジス
タがオンとなり、電源短絡を生じてしまう。
発明の目的
本発明はか−る点を改善し、電源投入時の誤動作を回避
しようとするものである。
しようとするものである。
発明の構成
本発明は出力端電位をプルアップする第１のトランジス
タ及びプルダうンする第２のトランジスタと、該出力端
電位がハイレベルのときチャージボンピングにより該出
力端電位を電源電位以上保持するためのポンプ回路とを
有するバッファを備えた半導体装置であって、電源投入
から該バッファに対する入力信号が供給され始める時点
まで該出力端電位をプルダウンするものであるが、以下
実施例を参照しながらこれを説明する。
タ及びプルダうンする第２のトランジスタと、該出力端
電位がハイレベルのときチャージボンピングにより該出
力端電位を電源電位以上保持するためのポンプ回路とを
有するバッファを備えた半導体装置であって、電源投入
から該バッファに対する入力信号が供給され始める時点
まで該出力端電位をプルダウンするものであるが、以下
実施例を参照しながらこれを説明する。
発明の実施例
第２図は本発明の実施例を示す。Ｑ、ｏ、 Ｑ、、は
第１図のバッファまたはクロック発生器の出力段トラン
ジスタ、ＯＵＴはその出力、Ｇ１２． Ｑｌ３．
Ｃ２は該出力のチャージボンピング回路である。本発明
ではこの出力端ＯＵ、Ｔを電源低電位線Ｖｓｓヘプルダ
ウンするＭｏ５ｔ−ランジスタＱＩ４を設ける。
第１図のバッファまたはクロック発生器の出力段トラン
ジスタ、ＯＵＴはその出力、Ｇ１２． Ｑｌ３．
Ｃ２は該出力のチャージボンピング回路である。本発明
ではこの出力端ＯＵ、Ｔを電源低電位線Ｖｓｓヘプルダ
ウンするＭｏ５ｔ−ランジスタＱＩ４を設ける。
Ｑ、５． Ｑ、６はＱｌ４のゲート電圧制御用ＭＯ３）
ランジスタである。トランジスタＱ１．はディプリーシ
ョン型であるが、これは第２図ｆｂ）に示すようにエン
ハンスメント型でもよい。但しこの場合ゲートは高電位
側へ接続する。トランジスタＱ１６はエンハンスメント
型で、ゲートにはクロ・ツクφ４を受ける。クロックφ
４はφ２と同相のものなら何でもよく、例えばトランジ
スタＱ１ｏに入るクロ・７りφｌ′あるいは出力クロッ
クφ２そのものなどでよい。φ４−ψ１′の場合は、電
源が投入され、ボンピング回路Ｑ１２． Ｑｌ３．
Ｃ２が動作を始めても、この時点ではクロックφ４は
入らず即ちφ４＝Ｌであり、トランジスタＱ１６はオフ
、節点Ｎ２は常時オンのトランジスタＱＣｓによりプル
アップされて第５図ｆｂ）に示すようにνＣＣと共に立
上る。
ランジスタである。トランジスタＱ１．はディプリーシ
ョン型であるが、これは第２図ｆｂ）に示すようにエン
ハンスメント型でもよい。但しこの場合ゲートは高電位
側へ接続する。トランジスタＱ１６はエンハンスメント
型で、ゲートにはクロ・ツクφ４を受ける。クロックφ
４はφ２と同相のものなら何でもよく、例えばトランジ
スタＱ１ｏに入るクロ・７りφｌ′あるいは出力クロッ
クφ２そのものなどでよい。φ４−ψ１′の場合は、電
源が投入され、ボンピング回路Ｑ１２． Ｑｌ３．
Ｃ２が動作を始めても、この時点ではクロックφ４は
入らず即ちφ４＝Ｌであり、トランジスタＱ１６はオフ
、節点Ｎ２は常時オンのトランジスタＱＣｓによりプル
アップされて第５図ｆｂ）に示すようにνＣＣと共に立
上る。
従ってトランジスタＱ１４はオンとなり、出力端ＯＵＴ
を事源低電位線νｓｓへプルダウンするので出力ＯＵＴ
はＬレベルのままである。クロックφ１′が入ってトラ
ンジスタＱ＋ｏ、Ｑ＋６がオン、Ｑｌｌ。
を事源低電位線νｓｓへプルダウンするので出力ＯＵＴ
はＬレベルのままである。クロックφ１′が入ってトラ
ンジスタＱ＋ｏ、Ｑ＋６がオン、Ｑｌｌ。
Ｑｌ４がオフになると、Ｑｌ４による出力端ＯＵＴのプ
ルダウンは解かれ、代って出力端○ＵＴはＱｌ。
ルダウンは解かれ、代って出力端○ＵＴはＱｌ。
によりプルアンプされて出力ＯＵＴが立上る。こうして
クロックが入らないのに出力が生じ、後続回路を誤動作
させることはなくなる。
クロックが入らないのに出力が生じ、後続回路を誤動作
させることはなくなる。
クロックφ４として出力クロックφ２を用いる場合はト
ランジスタＱＩ４のｇｍをＱ、ｏのそれより小、従って
高抵抗とする。高抵抗でも電源νｃｃの立上り時の不完
全ボンピングによる出力０１ＪＴの立上りを抑えるには
充分である。そしてクロックφ１′が入ってトランジス
タＱ１ｏがオン、Ｑ】ｌがオフとなると出力端ＯＵＴは
Ｑｌ、により電源Ｖｃｃヘプルアンプされ、出力ＯＵＴ
は立上る。従ってトランジスタＱ１６がオンＱＩ４がオ
フとなり、出力端プルダウンは解除される。つまりこの
場合出力ＯＵＴには１種の正帰還がかかる。
ランジスタＱＩ４のｇｍをＱ、ｏのそれより小、従って
高抵抗とする。高抵抗でも電源νｃｃの立上り時の不完
全ボンピングによる出力０１ＪＴの立上りを抑えるには
充分である。そしてクロックφ１′が入ってトランジス
タＱ１ｏがオン、Ｑ】ｌがオフとなると出力端ＯＵＴは
Ｑｌ、により電源Ｖｃｃヘプルアンプされ、出力ＯＵＴ
は立上る。従ってトランジスタＱ１６がオンＱＩ４がオ
フとなり、出力端プルダウンは解除される。つまりこの
場合出力ＯＵＴには１種の正帰還がかかる。
発明の詳細
な説明したように本発明ではボンピングされるバッファ
出力端を正常動作開始時までプルダウンしておくので電
源投入時の異常出力の発生を阻止し、後続回路の誤動作
発生を回避することができる。
出力端を正常動作開始時までプルダウンしておくので電
源投入時の異常出力の発生を阻止し、後続回路の誤動作
発生を回避することができる。
第１図は出力がボンピングされるバッファの一例を示す
回路図、第２図は本発明の実施例を示す回路図、第３図
および第４図は各種クロックを発生する回路のブロック
図、第５図は動作説明用タイムチャートである。 図面でＯＵＴはバッファ出力端またはその電位、Ｑｌｏ
は第１のトランジスタ、Ｑ１□は第２のトランジスタ、
Ｑ１□、 Ｑｌ：＋ 、 Ｃ２はチャージボンピング
回路、Ｑ、４． Ｑ、５． Ｑ、６はプルダウン回路
である。 出願人 冨士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 第３図 第４図 第５図
回路図、第２図は本発明の実施例を示す回路図、第３図
および第４図は各種クロックを発生する回路のブロック
図、第５図は動作説明用タイムチャートである。 図面でＯＵＴはバッファ出力端またはその電位、Ｑｌｏ
は第１のトランジスタ、Ｑ１□は第２のトランジスタ、
Ｑ１□、 Ｑｌ：＋ 、 Ｃ２はチャージボンピング
回路、Ｑ、４． Ｑ、５． Ｑ、６はプルダウン回路
である。 出願人 冨士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 出力端電位をプルアンプする第１のトランジスタ及びプ
ルダウンする＠２のトランジスタと、該出力端電位がハ
イレベルのときチャージポンピングにより該出力端電位
を電源電位以上保持するためのポンプ回路とを有するバ
ッファを備えた半導体装置であって、電源投入から該バ
ッファに対する入力信号が供給され始める時点まで該出
力端電位をプルダウンする回路を有することを特徴とす
る半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114244A JPS595488A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
| US06/510,183 US4570088A (en) | 1982-07-01 | 1983-07-01 | Semiconductor device for pulling down output terminal voltage |
| DE8383303858T DE3380577D1 (en) | 1982-07-01 | 1983-07-01 | Semiconductor memory with charge pump circuit |
| IE1555/83A IE55208B1 (en) | 1982-07-01 | 1983-07-01 | Semiconductor memory with a charge pump circuit |
| EP83303858A EP0109139B1 (en) | 1982-07-01 | 1983-07-01 | Semiconductor memory with charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114244A JPS595488A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595488A true JPS595488A (ja) | 1984-01-12 |
| JPH0154799B2 JPH0154799B2 (ja) | 1989-11-21 |
Family
ID=14632889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114244A Granted JPS595488A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4570088A (ja) |
| EP (1) | EP0109139B1 (ja) |
| JP (1) | JPS595488A (ja) |
| DE (1) | DE3380577D1 (ja) |
| IE (1) | IE55208B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251598A (ja) * | 1984-05-25 | 1985-12-12 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS63122087A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | ダイナミツク型記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2548908B2 (ja) * | 1985-04-13 | 1996-10-30 | 富士通株式会社 | 昇圧回路 |
| US4701633A (en) * | 1985-04-30 | 1987-10-20 | Texas Instruments Incorporated | Low power clock generator |
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| KR970000560B1 (ko) * | 1986-10-01 | 1997-01-13 | 아오이 죠이치 | 반도체집적회로 |
| EP0552404A1 (de) * | 1992-07-23 | 1993-07-28 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Begrenzung der Ausgangsspannung einer Spannungserhöhungsschaltung |
| KR100307514B1 (ko) * | 1994-07-30 | 2001-12-01 | 김영환 | 차지펌프회로 |
| KR19990057914A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 지연고정루프의 차지펌핑회로 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2433328A1 (de) * | 1974-07-11 | 1976-01-29 | Philips Patentverwaltung | Integrierte schaltungsanordnung |
| US4061933A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Clock generator and delay stage |
| US4097772A (en) * | 1977-06-06 | 1978-06-27 | Motorola, Inc. | MOS switch with hysteresis |
| US4291242A (en) * | 1979-05-21 | 1981-09-22 | Motorola, Inc. | Driver circuit for use in an output buffer |
| US4296340A (en) * | 1979-08-27 | 1981-10-20 | Intel Corporation | Initializing circuit for MOS integrated circuits |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS56117390A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Semiconductor memory device |
| WO1982000930A1 (en) * | 1980-09-10 | 1982-03-18 | Plachno R | Delay stage for a clock generator |
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| JPS583325A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | インバ−タ回路 |
-
1982
- 1982-07-01 JP JP57114244A patent/JPS595488A/ja active Granted
-
1983
- 1983-07-01 US US06/510,183 patent/US4570088A/en not_active Expired - Fee Related
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251598A (ja) * | 1984-05-25 | 1985-12-12 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS63122087A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | ダイナミツク型記憶装置 |
Also Published As
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