JPS583325A - インバ−タ回路 - Google Patents
インバ−タ回路Info
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- JPS583325A JPS583325A JP56099746A JP9974681A JPS583325A JP S583325 A JPS583325 A JP S583325A JP 56099746 A JP56099746 A JP 56099746A JP 9974681 A JP9974681 A JP 9974681A JP S583325 A JPS583325 A JP S583325A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、たとえばＭ０８メモリのワードドライバの出
力段等として用いられるづンバータ回路に関する。
力段等として用いられるづンバータ回路に関する。
最近、ＭＯ８メモリ等においては、電源電圧が次第に低
くなってきており、従って、特別に高い電圧のクロック
信号等を必要とする場合には、チャージポンピング回回
路等を用いて発生させている。
くなってきており、従って、特別に高い電圧のクロック
信号等を必要とする場合には、チャージポンピング回回
路等を用いて発生させている。
たとえば、このようにして得られた高い電圧は電源電圧
としてワードドライバの出力段としてのインバータ回路
に印加されている。この場合、１ンバ一タ回路は、高電
位電源側の負荷トランジスタと低電位側の駆動トランジ
スタとを直列ＩＫ、ｌ！続して構成されており、これら
２つのトランジスタの一接続ノードが出力として作用す
る。
としてワードドライバの出力段としてのインバータ回路
に印加されている。この場合、１ンバ一タ回路は、高電
位電源側の負荷トランジスタと低電位側の駆動トランジ
スタとを直列ＩＫ、ｌ！続して構成されており、これら
２つのトランジスタの一接続ノードが出力として作用す
る。
しかしながら、上述の従来形において、負荷トランジス
タおよび駆動トランジスタが、それぞれ、オフ状態およ
びオン状態にある場合には、接続ノードは低電位となり
、従って、負荷トランジスタのドレイン−ソース間Ｋに
上述の高電圧がそのまま印加されることになる。この結
果、負荷トランジスタは渫い飽和領域で動作することに
なり、従って、高エネルギーのホットエレクトロンおよ
びホットホールが多量に発生してゲート酸化膜に捕獲さ
れて負荷トランジスタのＶｔｈ等の電気的特性が変動し
えり、あるいは、深い飽和領域での導通状態ではパンチ
スルー状態ＫＴｏす、従って、負荷トランジスタの破壊
につながる等の問題点がある。
タおよび駆動トランジスタが、それぞれ、オフ状態およ
びオン状態にある場合には、接続ノードは低電位となり
、従って、負荷トランジスタのドレイン−ソース間Ｋに
上述の高電圧がそのまま印加されることになる。この結
果、負荷トランジスタは渫い飽和領域で動作することに
なり、従って、高エネルギーのホットエレクトロンおよ
びホットホールが多量に発生してゲート酸化膜に捕獲さ
れて負荷トランジスタのＶｔｈ等の電気的特性が変動し
えり、あるいは、深い飽和領域での導通状態ではパンチ
スルー状態ＫＴｏす、従って、負荷トランジスタの破壊
につながる等の問題点がある。
本発明の目的は、負荷トランジスタと高電位電源との間
にトランジスタを直列に付加して高電位電源の電圧を該
トランジスタと負荷トランジスタとにより分圧するとい
う構想にもとづき、負荷トランジスタのドレイン−ソー
ス間電圧を小さくし、従って、負荷トランジスタ會浅い
飽和領域で動作させるようにして、負荷トランジスタの
Ｖｔｈ 等の電気的特性の変動を防止し且つ負荷トラン
ジスタの破壊を防止し、齢述の従来形における問題点を
解決することにある。なお、負荷トランジスタおよび駆
動トランジスタが、それぞれ、すン状態およびす７状態
にあっては、前述の付加トランジスタもブートストラッ
プ効果によりすン状腸となるので、１ンパータ出力には
影響ない。
にトランジスタを直列に付加して高電位電源の電圧を該
トランジスタと負荷トランジスタとにより分圧するとい
う構想にもとづき、負荷トランジスタのドレイン−ソー
ス間電圧を小さくし、従って、負荷トランジスタ會浅い
飽和領域で動作させるようにして、負荷トランジスタの
Ｖｔｈ 等の電気的特性の変動を防止し且つ負荷トラン
ジスタの破壊を防止し、齢述の従来形における問題点を
解決することにある。なお、負荷トランジスタおよび駆
動トランジスタが、それぞれ、すン状態およびす７状態
にあっては、前述の付加トランジスタもブートストラッ
プ効果によりすン状腸となるので、１ンパータ出力には
影響ない。
以下、図面によｐ本発明を従来形と北壁して説明する。
第１図は従来のインバータ回路の回路図である。
第１図において、Ｖ＠＊、 ＶＣ（＋およびｖｐｐは電
源電圧であって、ｖｌｌ は低電位電源電圧たとえば
接地電圧、■ｃｃおよびｖｐｐは共に高電位電源電圧で
あるが、ｖｐｐ はチャージポンプ回路等で内部発生
し九特別に高い電源電圧である。インバータ回路は、電
源Ｖｌｌ と電源Ｖｐｐ１！−０間に直列接続された
負荷トランジスタＱ、および駆動トランジスタＱ２より
構成されている。負荷トランジスタＱ、のゲートおよび
駆動トランジスタＱ２のゲートには、それぞれ、信号φ
。およびそのほぼ反転の信号ｆ。が供給され、これらの
トランジスタの接続点において出力信号φ、が得られる
。この場合、信号φ。のハイレベルはプートストラップ
効果等により電源電圧ｖｐｐ より十分大きな値に設
定される。これにより、信号φ１０）−イレベルは電源
電圧ｖ、ｐ と同一になるようにしである。
源電圧であって、ｖｌｌ は低電位電源電圧たとえば
接地電圧、■ｃｃおよびｖｐｐは共に高電位電源電圧で
あるが、ｖｐｐ はチャージポンプ回路等で内部発生
し九特別に高い電源電圧である。インバータ回路は、電
源Ｖｌｌ と電源Ｖｐｐ１！−０間に直列接続された
負荷トランジスタＱ、および駆動トランジスタＱ２より
構成されている。負荷トランジスタＱ、のゲートおよび
駆動トランジスタＱ２のゲートには、それぞれ、信号φ
。およびそのほぼ反転の信号ｆ。が供給され、これらの
トランジスタの接続点において出力信号φ、が得られる
。この場合、信号φ。のハイレベルはプートストラップ
効果等により電源電圧ｖｐｐ より十分大きな値に設
定される。これにより、信号φ１０）−イレベルは電源
電圧ｖ、ｐ と同一になるようにしである。
第２図を参照して第１図の回路動作を説明すると、信号
φ０および信号ｆＯが、それぞれ、ローレベルおよびハ
イレベルの場合ＫＩ４、トランジスにあり、従って、信
号φ１Ｆｉローレベルとなる。
φ０および信号ｆＯが、それぞれ、ローレベルおよびハ
イレベルの場合ＫＩ４、トランジスにあり、従って、信
号φ１Ｆｉローレベルとなる。
次に、（ｌ−ｌ）φ。がローレベルからハイレベルに変
化し且つ信号ｉｏがハイレベルからローレベルに変化す
ると、〜トランジスタＱ１およびＱ２１ｆｉ、それぞれ
、オン状態およびオフ状態に変化し、信号φ、の電位も
上昇する。この場合、信号φ００電位はプートストラッ
プ効果により ｖｐｐ より高くなるように設定すれば
、信号φ、は高い電源電圧Ｖｐｐ ｔで上昇すること
になる。
化し且つ信号ｉｏがハイレベルからローレベルに変化す
ると、〜トランジスタＱ１およびＱ２１ｆｉ、それぞれ
、オン状態およびオフ状態に変化し、信号φ、の電位も
上昇する。この場合、信号φ００電位はプートストラッ
プ効果により ｖｐｐ より高くなるように設定すれば
、信号φ、は高い電源電圧Ｖｐｐ ｔで上昇すること
になる。
しかしながら、第１図において、信号φｏｒｉ。
が、それぞれ、ローレベルおよびハづレベルに保持され
て−る状態にあっては、負荷トランジスタＱ、の、ドレ
イン−ソース間には、非常に大きな電位差ｖ、ｐが印加
されることになり、これは負荷トランジスタＱ、 を深
い飽和領域で動作させることになる。従って、負荷トラ
ンジスタＱ１の電気的特性の変動ｔＩｓいたり、あるい
に負荷トランジスタＱ、の破壊ｔ＊＜ことになる。
て−る状態にあっては、負荷トランジスタＱ、の、ドレ
イン−ソース間には、非常に大きな電位差ｖ、ｐが印加
されることになり、これは負荷トランジスタＱ、 を深
い飽和領域で動作させることになる。従って、負荷トラ
ンジスタＱ１の電気的特性の変動ｔＩｓいたり、あるい
に負荷トランジスタＱ、の破壊ｔ＊＜ことになる。
第Ｓ図は本発明の一実施例としてのインバータ回路の回
路図である。第５図において、第１図における構成要素
に対して、トランジスタＱｓ、ＱａおよびキャパシタＣ
１を付加しである。トランジスタＱ３の付加により、信
号φｏｓｌｏが、それぞれ、ローレベルおよびハイレベ
ルの場合に、高い電圧Ｖ、ｐ１２つのトランジスタＱ！
１．Ｑ１によって分圧でき、これにより、トランジスタ
Ｑ１の負荷を低減できる。また、トランジスタＱ４およ
びキャパシタＣ１はブートストラップ回路を構成するも
のであり、これにより、トランジスタＱ１のオン時には
、トランジスタＱ、もオシとなる。
路図である。第５図において、第１図における構成要素
に対して、トランジスタＱｓ、ＱａおよびキャパシタＣ
１を付加しである。トランジスタＱ３の付加により、信
号φｏｓｌｏが、それぞれ、ローレベルおよびハイレベ
ルの場合に、高い電圧Ｖ、ｐ１２つのトランジスタＱ！
１．Ｑ１によって分圧でき、これにより、トランジスタ
Ｑ１の負荷を低減できる。また、トランジスタＱ４およ
びキャパシタＣ１はブートストラップ回路を構成するも
のであり、これにより、トランジスタＱ１のオン時には
、トランジスタＱ、もオシとなる。
第４図を参照して第３図の回路動作ｔ−貌明すると、信
号φ０および信号Ｔｏが、それぞれ、ローレベルおよび
ハイレベルの場合には、トランジスタＱ、およびＱ、け
、それぞれ、すフ状態およ°びオン状態となる。従って
、ノードＮ１の電位すなわち信号φ、の電位はローレベ
ルとなり、オた、同時に、電流がｗＩｌｖｃｃ から
トランジスタＱ４【介してキャパシタ０１に流込み、ノ
ードＮ２は充電される。この場合には、電圧Ｖｐｐ ｕ
２つのトランジスタＱ３およびＱ１Ｖｃ分圧され、従
っ゛て、負荷トランジスタＱ、 のドレイン−ソース間
電圧を低減することができる。
号φ０および信号Ｔｏが、それぞれ、ローレベルおよび
ハイレベルの場合には、トランジスタＱ、およびＱ、け
、それぞれ、すフ状態およ°びオン状態となる。従って
、ノードＮ１の電位すなわち信号φ、の電位はローレベ
ルとなり、オた、同時に、電流がｗＩｌｖｃｃ から
トランジスタＱ４【介してキャパシタ０１に流込み、ノ
ードＮ２は充電される。この場合には、電圧Ｖｐｐ ｕ
２つのトランジスタＱ３およびＱ１Ｖｃ分圧され、従
っ゛て、負荷トランジスタＱ、 のドレイン−ソース間
電圧を低減することができる。
次に、信号φ。がローレベルからハイレベルに変化し且
つ信号ｆｏがハイレベルからローレベルに変化すると、
トランジスタＱ１およびＱ２は、それぞれ、オン状態お
よびオフ状１１に彦ると共に、トランジスタＱ、もノー
ドＮ２のハイ電位によってオン状態にある。従って、ｇ
！１流が電源■ｐｐからトランジスタＱ、およびＱｌを
介してノードＮ１に流込み、この結果、ノードＮ、の電
位は上昇する。このとき、トランジスタＱ４がカットオ
フするので、ノードＮ２の電位にキャパシタＣ１の電荷
により、すなわちプートストラップ効果により電源電圧
Ｖｃｃより高くなり、さらに、電源電圧ｖｐｐ より
も十分高くなる。このように、トランジスタＱ３および
Ｑ、のグー１．ト、には、電源電圧■ｐｐ より十分
高い電圧が印１ｘＪ″：５れるので、電圧ＶｐＪ）
はトランジスタＱ５およびＱｌに介してノードＮ、の電
位すなわち信号φ１の電位として作用することになる。
つ信号ｆｏがハイレベルからローレベルに変化すると、
トランジスタＱ１およびＱ２は、それぞれ、オン状態お
よびオフ状１１に彦ると共に、トランジスタＱ、もノー
ドＮ２のハイ電位によってオン状態にある。従って、ｇ
！１流が電源■ｐｐからトランジスタＱ、およびＱｌを
介してノードＮ１に流込み、この結果、ノードＮ、の電
位は上昇する。このとき、トランジスタＱ４がカットオ
フするので、ノードＮ２の電位にキャパシタＣ１の電荷
により、すなわちプートストラップ効果により電源電圧
Ｖｃｃより高くなり、さらに、電源電圧ｖｐｐ より
も十分高くなる。このように、トランジスタＱ３および
Ｑ、のグー１．ト、には、電源電圧■ｐｐ より十分
高い電圧が印１ｘＪ″：５れるので、電圧ＶｐＪ）
はトランジスタＱ５およびＱｌに介してノードＮ、の電
位すなわち信号φ１の電位として作用することになる。
すなわち、第３図のインバータ（ロ）路の出力波形は第
１図のインバータ回路の出力波形とほぼ同一となる。
１図のインバータ回路の出力波形とほぼ同一となる。
第５図ｕｔｉｇｓ図の回ｗＩｔワードドラ１プ信号を発
生するワードドライブ回路に適用した場合を示す。すな
わち、第５図の回路Ｃ１の前段に、回路Ｃ２を接続しで
ある（参照二特願昭５４−１４５０１３′号）。＠５図
において、トランジスタＱ＋１ お１びＱｌ２ ｕ
互いにほぼ逆相のクロック信号φ１１およびシ１１１に
受けて動作するインバータ回路を構成し、゛また、トラ
ンジスタＱ１５νよび Ｑｌ４はクロック信号 ｉｌｌ
および前段のノード Ｎ１１の電位會受けて動作するイ
ンバータ回路である。
生するワードドライブ回路に適用した場合を示す。すな
わち、第５図の回路Ｃ１の前段に、回路Ｃ２を接続しで
ある（参照二特願昭５４−１４５０１３′号）。＠５図
において、トランジスタＱ＋１ お１びＱｌ２ ｕ
互いにほぼ逆相のクロック信号φ１１およびシ１１１に
受けて動作するインバータ回路を構成し、゛また、トラ
ンジスタＱ１５νよび Ｑｌ４はクロック信号 ｉｌｌ
および前段のノード Ｎ１１の電位會受けて動作するイ
ンバータ回路である。
また、トランジスタＱ１ｓは第２段目の１ンバ一タ回路
とプートストラップ回路との間に介在する。
とプートストラップ回路との間に介在する。
この場合、ブートストラップ回路μトランジスタＱ１６
〜Ｑ２０ 五・よびキャパシタＣ２ＶＬよって構成され
ており、このうち、トランジスタＱ１７ ばブートスト
ラップ電位ノードＮ１４ ｆ放電させるトランジスタ
Ｑｌｓの保護を計るためのものである。
〜Ｑ２０ 五・よびキャパシタＣ２ＶＬよって構成され
ており、このうち、トランジスタＱ１７ ばブートスト
ラップ電位ノードＮ１４ ｆ放電させるトランジスタ
Ｑｌｓの保護を計るためのものである。
マ光、ノードＮ１ とトランジスタＱ２との間にそのゲ
ートが電源Ｖｃｃ Ｋｍ続されたトランジスタＱ２１
が接続されているが、このトランジスタＱ２１ の
目的とするところは、φ１がハイレベルすなわちノード
Ｎ１がｖｐｐの電位のと鳶にトランジスタＱ２１ とト
ランジスタＱ２とにより電圧Ｖｐｐ、 Ｖ、、間の電圧
を分圧することによりトランジスタＱｚのドレイン−ソ
ース間に電源電ＪＥ Ｖｃｃ以上の電圧が印加されるこ
とを防ぐことである。
ートが電源Ｖｃｃ Ｋｍ続されたトランジスタＱ２１
が接続されているが、このトランジスタＱ２１ の
目的とするところは、φ１がハイレベルすなわちノード
Ｎ１がｖｐｐの電位のと鳶にトランジスタＱ２１ とト
ランジスタＱ２とにより電圧Ｖｐｐ、 Ｖ、、間の電圧
を分圧することによりトランジスタＱｚのドレイン−ソ
ース間に電源電ＪＥ Ｖｃｃ以上の電圧が印加されるこ
とを防ぐことである。
第６図を参照して第５図の回路動作を説明すると、始め
に、クロック信号φ１１ および ｉｌｌが、それぞ
れ、ａ−レベル（Ｖ＊嘗）およびハイレベル（ＶＣＣ）
である場合には、トランジスｆｉ Ｑｌ２およびＱｌ
５はオン状層であるので、ノードＮ１１おＸ゛びＮＢ
の電位Ｆｉｖｘ−レベル（ＶＢ）＞！ヒハイレベル（Ｖ
ｃｃ−ｖｔｈ ）であり、また、トランジスタＱ１５
がオン状層であるので、ノードＮ１５は Ｖｃ＋ｃ
−ｖｔｈにチャージアップされている。次に１クロック
信号φ１１ および １ｒ１１が、それぞれ、ハイレ
ベルおよびローレベルに変化すると、トランジスタＱ１
１ がオンしトランジスタＱ１２がす７するので、ノ
ードＮ１．の電位がハイレベルと表る。ノードＮ１１
がハイレベルとなると、トランジスタ Ｑ１４φ；オン
し、この時はすでにトランジスタＱ１＋１ がオフし
ているので、ノードＮ１２カローレヘルとなる。このよ
うに −１１卆ハイレベルとなった後ある遅れｔもりて
ノードＮ１゜がハイレベルからローレベルとなＡｓｔ’
＆、φ１１がハイレベルとなると、トランジスタ Ｑ１
６を通夛テ、ノードＮ１４ に φ１１ より充電さ
れる。
に、クロック信号φ１１ および ｉｌｌが、それぞ
れ、ａ−レベル（Ｖ＊嘗）およびハイレベル（ＶＣＣ）
である場合には、トランジスｆｉ Ｑｌ２およびＱｌ
５はオン状層であるので、ノードＮ１１おＸ゛びＮＢ
の電位Ｆｉｖｘ−レベル（ＶＢ）＞！ヒハイレベル（Ｖ
ｃｃ−ｖｔｈ ）であり、また、トランジスタＱ１５
がオン状層であるので、ノードＮ１５は Ｖｃ＋ｃ
−ｖｔｈにチャージアップされている。次に１クロック
信号φ１１ および １ｒ１１が、それぞれ、ハイレ
ベルおよびローレベルに変化すると、トランジスタＱ１
１ がオンしトランジスタＱ１２がす７するので、ノ
ードＮ１．の電位がハイレベルと表る。ノードＮ１１
がハイレベルとなると、トランジスタ Ｑ１４φ；オン
し、この時はすでにトランジスタＱ１＋１ がオフし
ているので、ノードＮ１２カローレヘルとなる。このよ
うに −１１卆ハイレベルとなった後ある遅れｔもりて
ノードＮ１゜がハイレベルからローレベルとなＡｓｔ’
＆、φ１１がハイレベルとなると、トランジスタ Ｑ１
６を通夛テ、ノードＮ１４ に φ１１ より充電さ
れる。
φ１１がｖｃｃ と々す、ノードＮ１４ がＶＣＣＬ
／ベベルで十分充電された後 φ１１よりある遅れｔも
りてノードＮ１２ がローレベルとなると、ノードＮ１
ｓすなわちトランジスタＱ１４ のゲー１）ランジスタ
Ｑ１ｓ を通してノードＮ１２に放電しトランジスタ
Ｑｌ４ ｆｒオフとする。これにより、ノードＮ１４
はＶＣＣのレベルでフローティングとなる。また、ノー
ド Ｎ１４が７０−ティングとなると同時にトランジス
タＱ２０ ４オフとなり、ノ−ドＮ、６がａ−レベルか
らハイレベル、１１）、キャＡシタＣ２によ妙ノードＮ
１４のレベルを押し上げてＶＣＣ以上のレベルとする。
／ベベルで十分充電された後 φ１１よりある遅れｔも
りてノードＮ１２ がローレベルとなると、ノードＮ１
ｓすなわちトランジスタＱ１４ のゲー１）ランジスタ
Ｑ１ｓ を通してノードＮ１２に放電しトランジスタ
Ｑｌ４ ｆｒオフとする。これにより、ノードＮ１４
はＶＣＣのレベルでフローティングとなる。また、ノー
ド Ｎ１４が７０−ティングとなると同時にトランジス
タＱ２０ ４オフとなり、ノ−ドＮ、６がａ−レベルか
らハイレベル、１１）、キャＡシタＣ２によ妙ノードＮ
１４のレベルを押し上げてＶＣＣ以上のレベルとする。
このようにして得られたノーＰＮ１４の高い電位管本発
明に係る回路Ｃ１の信号−〇として用いている１次に、
クロｙり信号φ１１ および １ｒ１１が反転されると
、トランジスタＱ１２ がすンとなり、−？ヤバシタ０
２に蓄積されていた電荷は放電される。なお、ノード
Ｎ１４のこのような高い電位Ｆ１２つのトランジスタＱ
１７ およびＱ１＠によって分圧されるので、トランジ
スタＱ１ｓ は高い電位から保−されていることＩ／
ｃｆｋる。
明に係る回路Ｃ１の信号−〇として用いている１次に、
クロｙり信号φ１１ および １ｒ１１が反転されると
、トランジスタＱ１２ がすンとなり、−？ヤバシタ０
２に蓄積されていた電荷は放電される。なお、ノード
Ｎ１４のこのような高い電位Ｆ１２つのトランジスタＱ
１７ およびＱ１＠によって分圧されるので、トランジ
スタＱ１ｓ は高い電位から保−されていることＩ／
ｃｆｋる。
また、ノードＮ、も電源電圧以上のレベルとなっている
が、これ管放電する場合もトランジスタＱｚ１＊ Ｑ２
Ｋよｐ分圧されているので、トランジスタＱ、は高い
電位から保罐されている。
が、これ管放電する場合もトランジスタＱｚ１＊ Ｑ２
Ｋよｐ分圧されているので、トランジスタＱ、は高い
電位から保罐されている。
以上説明したように本発明にょｎば、インバータ回路の
負荷トランジスタを浅い飽和領域で動作させているので
、負荷トランジスタのＶｔｈ等の電気的特性の変動を少
なくでき、しかも、負荷トランジスタの破壊も防止でき
、前述の従来形における問題点の解決に役立つものであ
る。
負荷トランジスタを浅い飽和領域で動作させているので
、負荷トランジスタのＶｔｈ等の電気的特性の変動を少
なくでき、しかも、負荷トランジスタの破壊も防止でき
、前述の従来形における問題点の解決に役立つものであ
る。
第１図は従来のインバータ回路の回路図、第２図は第１
図の回路内に現われる信号のタイゼング図、＋１５図は
本発明の一実施例としての１ンパ一タ回路の回路図、第
４図は第３図の回路内に現われる信号のタイはング図、
８５図はｇａ図の回路ｔワードドライブ信号を発生する
ワードドライバ回路に適用した場合？示す回路図、第６
図は第５図の回路内に現われる信号のタイイング図であ
る。 Ｑ、：負荷トランジスタ Ｑ２：駆動トランジスタ Ｑｓ：第１のトランジスタ Ｑ４：消２のトランジスタ Ｃ１：”？ヤパシタ Ｖ口：低電祉−源電圧 ｖｐｐ ：第１の高電位電源電圧 ｖｃｃ：第２の高電位電源電圧 萼許出願人 富士通株式会社 特許出願代理人 弁理士 實 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第１図 手続補正書（自発） 昭和５７年６月３日 特許庁長官 島田春樹 殿 １、事件の表示 昭和５６年特許願 第０９９７４６号 ２、発明の名称 インバータ回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 ／−；Ｎ ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 （１） 明細書第３頁第２行目 「パンチスルー状園丁の後にｒに近い状態１を挿入する
。 （２）明細書第６頁第１１行目 ［トランジスタＱ、ＪをｒトランジスタＱ、 Ｊに補
正する。 （３）明細書第１１頁第７行目 「Ｑ電型」をｒＱ＋ｓＪに補正する。
図の回路内に現われる信号のタイゼング図、＋１５図は
本発明の一実施例としての１ンパ一タ回路の回路図、第
４図は第３図の回路内に現われる信号のタイはング図、
８５図はｇａ図の回路ｔワードドライブ信号を発生する
ワードドライバ回路に適用した場合？示す回路図、第６
図は第５図の回路内に現われる信号のタイイング図であ
る。 Ｑ、：負荷トランジスタ Ｑ２：駆動トランジスタ Ｑｓ：第１のトランジスタ Ｑ４：消２のトランジスタ Ｃ１：”？ヤパシタ Ｖ口：低電祉−源電圧 ｖｐｐ ：第１の高電位電源電圧 ｖｃｃ：第２の高電位電源電圧 萼許出願人 富士通株式会社 特許出願代理人 弁理士 實 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第１図 手続補正書（自発） 昭和５７年６月３日 特許庁長官 島田春樹 殿 １、事件の表示 昭和５６年特許願 第０９９７４６号 ２、発明の名称 インバータ回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 ／−；Ｎ ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 （１） 明細書第３頁第２行目 「パンチスルー状園丁の後にｒに近い状態１を挿入する
。 （２）明細書第６頁第１１行目 ［トランジスタＱ、ＪをｒトランジスタＱ、 Ｊに補
正する。 （３）明細書第１１頁第７行目 「Ｑ電型」をｒＱ＋ｓＪに補正する。
Claims (1)
- １、 低電位電源と第１の高電位電源との間に、負荷Ｍ
ＯＳトランジスタと駆動ＭＯＳトランジスタとｔ直列に
接続してなるインバータ回路において、帥記負荷ＭＯ８
トランジスタと前記第１の高電位電源との間にｔＩｓｌ
のＭＯ８トランジスタｋｍ続し、陵第１のＭＯ８トラン
ジスタのゲートと前記第１の高電位電源より低い第２の
高電位電源との間にゲート−ドレイン結合され７ＩＣ第
２のＭＯＢトランジスタを接続し、該第２の＆ｊ０８）
ランジスｌと４ンバータ出力電子との間にキャパシタを
接続したことｔＩＩＩ黴とするインバータ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099746A JPS583325A (ja) | 1981-06-29 | 1981-06-29 | インバ−タ回路 |
| US06/392,346 US4468576A (en) | 1981-06-29 | 1982-06-25 | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics |
| EP82303412A EP0068892B1 (en) | 1981-06-29 | 1982-06-29 | Inverter circuit |
| DE8282303412T DE3278414D1 (en) | 1981-06-29 | 1982-06-29 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099746A JPS583325A (ja) | 1981-06-29 | 1981-06-29 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583325A true JPS583325A (ja) | 1983-01-10 |
Family
ID=14255566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099746A Pending JPS583325A (ja) | 1981-06-29 | 1981-06-29 | インバ−タ回路 |
Country Status (4)
| Country | Link |
|---|---|
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| EP (1) | EP0068892B1 (ja) |
| JP (1) | JPS583325A (ja) |
| DE (1) | DE3278414D1 (ja) |
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-
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- 1982-06-29 DE DE8282303412T patent/DE3278414D1/de not_active Expired
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