KR100203868B1 - 파워-온 리셋회로 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야 :
파워-온 리셋회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
파워가 온상태인 구간동안 발생되는 전류의 누설을 방지할 수 파워-온 리셋회로를 제공함에 있다.
3. 발명의 해결방법의 요지 :
소오스가 전원에 연결되어 있고 게이트 및 드레인이 공통접속되어 있는 피모오스 트랜지스터, 상기 피모오스 트랜지스터에 연결된 엔모오스 트랜지스터, 상기 피모오스 트랜지스터의 출력을 입력하는 인버터, 상기 피모오스 트랜지스터의 출력단과 인버터 사이에 연결된 제1저항 및 상기 인버터의 출력단에 연결된 제2저항으로 구성된 파워-온 감지부와; 상기 파워-온 감지부의 출력단에 연결된 인버터와 낸드게이트로 구성된 제1펄스 발생부와; 상기 제1펄스 발생부의 출력단에 연결된 인버터와 노아게이트(232)로 구성된 제2펄스 발생부(233)를 포함함을 요지한다.
4. 발명의 중요한 용도 :
반도체 메모리 디바이스에 적합하게 사용된다.
Description
제1도는 종래의 기술에 따라 구성된 파워-온 리셋회로도.
제2도는 본 발명의 실시예에 따라 구성된 파워-온 리셋회로도.
제3도는 제1도 및 제2도에 대한 누설전류를 비교하여 나타낸 파형도.
본 발명은 파워(Power)가 턴온된후 즉시 회로들을 초기화 상태로 설정하기 위한 리셋펄스를 제공하는 파워-온 리셋(Power-on reset)회로에 관한 것이다.
일반적으로, 파워가 오프상태에서 온 상태로 될때 메모리 디바이드 내부에 있는 레지스터나 래치 관련회로를 초기 상태로 설정시키기 위한 회고(이하 파워-온 리셋회로라 칭함)가 필요하다. 이러한 파워-온 리셋회로는 파워-온 동안 전원 전압을 감지하는 것으로 알려져 있으며, 또한 전원전압이 소정전압에 도달했을때나 소정전압에 근접한 미리 설정된 전압에 도달했을 때 회로들(리셋펄스를 필요로 하는 회로들로써, 레지스터나 래치관련회로들을 지칭한다)을 초기화하기 위한 리셋펄스를 발생한다. 또한, 일부 파워-온 리셋회로들은 상기 소정전압이나 상기 소정전압에 근접한 미리 설정된 전압에 도달한후 안정된 동작상태를 획득하기 위해 지연회로를 사용하여 리셋펄스를 인가하는 회로들도 있다.
그러나, 파워가 온상태인 구간에서는 연속적으로 상기 파워-온 리셋회로가 직류(DC) 전류가 흐르도록 되어 있으므로 바람직하지 못한 문제점이 발생되는데, 이러한 문제점을 제1도를 통하여 살펴보고자 한다.
제1도는 종래의 기술에 따라 구성된 파워-온 리셋회로도이다. 제1도를 참조하여 구성을 살펴보면, 파워-온시 노드 N1을 하이레벨로 설정하기 위해 전원전압과 상기 노드 N1사이에 채널이 직렬로 접속되고 게이트는 상기 노드 N1에 접속된 피모오스 트랜지스터(101)와, 상기 노드 N1과 접지전압사이에 채널이 직렬로 접속되고 게이트는 전원전압에 접속된 엔모오스 트랜지스터(102)로 구성된 파워-온 감지부(200)와, 상기 노드 N1에 접속되어 제1펄스를 제공하기 위한 제1펄스발생부(120)와 상기 제1펄스발생부(120)의 출력에 응답하여 상기 리셋펄스를 제공하는 제2펄스발생부(130)는 이루어진다.
상기 제1펄스발생부(120)는 인버어터들(105)??(118)과 노아게이트(119)로 이루어 지고, 이 제1펄스발생부(120)는 상기 인버어터(105)와 (106)사이의 노드를 소정레벨로 차아지 하기 위해 이 노드에 접속된 피모오스 트랜지스터(103)와 상기 인버어터(106)와 (107)사이의 노드를 소정레벨로 차아지 하기 의해 이 노드에 접속된 피모오스 트랜지스터(103)를 더 가진다. 한편, 상기 제2펄스발생부(130)는 인버어터들(121)??(127)과 노아게이트들(128)과 (129)로 이루어진다. 이러한 상기 제1 및 제2펄스발생부(120)과 (130)은 일반적으로 공지된 펄스발생기이므로 상세한 설명은 생략한다.
제1도를 참조하여 상기 파워-온 리셋회로의 동작을 살펴보면, 상기 파워-온 리셋회로가 셋팅(Setting)되기 위해서는 파워가 공급되어 노드 N1이 로우레벨에서 하이레벨로 셋팅되어야 하는데, 이를 위해서는 상기 피모오스 트랜지스터(101)와 상기 엔모오스 트랜지스터(102)가 턴온되어 전류 경로를 형성시켜주어야 한다.
이때, 상기 노드 N1의 레벨은 피모오스 트랜지스터(101)와 엔모오스 트랜지스터(102)의 저항비에 의해 결정된다. 여기서, 엔모오스 트랜지스터(102)는 노드 N1이 셋팅된후에도 항상 턴온되어 있으므로 파워가 온되어 있는 동안, 즉 반도체 디바이스가 구동되고 있는 동안에는 DC전류가 흐르게 되는 것이다. 이런한 것은 특히, 휴대용 기기에 적용했을 경우에 장시간 사용할 수 없게 된다.
따라서, 본 발명의 목적은 파워가 온상태인 구간동안 발생되는 전류의 누설을 방지할 수 파워-온 리셋회로를 제공함에 있다.
본 발명의 다른 목적은 파워의 소비를 줄일 수 있는 파워-온 리셋회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 파워가 온상태로 되었을 때, 메모리 디바이스내의 일부 회로들을 초기화하기 위한 리셋펄스를 제공하는 파워-온 리셋회로에 있어서: 소오스가 전원에 연결되어 있고 게이트 및 드레인이 공통접속되어 있는 피모오스 트랜지스터(201), 상기 피모오스 트랜지스터(201)에 드레인이 연결된 엔모오스 트랜지스터(202), 상기 피모오스 트랜지스터(201)의 출력을 입력으로 하는 인버어터(203), 상기 피모오스 트랜지스터(201)이 출력단과 인버어터(203) 사이에 연결된 제1저항(204) 및 상기인버어터(203)의 출력단에 연결된 제2저항(205)으로 구성된 파워-온 감지부(300)와; 상기 파워-온 감지부(300)의 출력단에 연결되어, 인버어터(206∼241)와 낸드게이트(215)로 구성된 제1펄스 발생부(216)와; 상기 제1펄스 발생부(216)의 출력단에 연결되며, 인버어터(217∼231)와 노아게이트(232)로 구성된 제2펄스 발생부(233)를 포함함을 특징으로 한다.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제2도는 본 발명에 따라 구성된 파워-온 리셋회로도이다. 제2도를 참조하여 구성을 살펴보면, 하이레벨을 제공하기 위한 감지노드인 노드 N2와, 전원전압과 상기 노드 N2사이에 채널이 직렬로 접속되고 상기 N2에 게이트가 접속된 피모오스 트랜지스터(201)와, 상기 노드 N2와 접지전압사이에 채널이 직렬로 접속되고 노드 N3에 게이트가 접속된 엔모오스 트랜지스터와, 상기 노드 N2와 상기 노드 N3사이에 접속된 인버어터(203)로 구성된 파워-온 감지부(300)와, 상기 노드 N3에 접속되어 소정구간동안 제1펄스를 제공하는 제1펄스발생부(216)와, 상기 제1펄스에 응답하여 소정구간동안 상기 리셋신호를 제공하는 제2펄스발생부(233)로 이루어 진다.
상기 파워-온 감지부(300)는 상기 노드 N2에 접속된 캐패시터(204)와, 상기노드 N3에 접속된 캐패시터(205)를 더 가질수도 있다.
상기 제1펄스발생부(216)는 인버어터들(206)??(214)과 낸드게이트(215)로 구성되며, 상기 제2펄스발생부(233)는 인버어터들(217)??(231)로 구성된다.
좀 더 구체적으로 상기 제1펄스발생부 (216)와 상기 제2펄스발생부(233)를 살펴보면, 상기 제1펄스발생부(216)는 상기 노드 N3에 접속된 인버어터(206)와, 상기 인버어터(206)의 출력단자에 접속된 제1입력단자와 상기 인버어터(206)의 출력단자에 접속된 복수개의 인버어터들(207)??(214)을 통해 소정시간 지연된 지연신호를 입력으로 하는 제2입력단자를 가지는 낸드게이트(215)로 구성된다.
상기 제2펄스발생부(233)는 상기 낸드게이트(215)의 출력단자와 접속된 제1입력단자와 상기 낸드게이트(232)의 출력단자와 접속된 복수개의 인버어터들(217)??(229)을 통해 소정시간 지연한후 반전시킨 반전신호를 입력으로 하는 제2입력단자를 가지는 노아게이트(232)와, 상기 노아게이트(232)의 출력을 지연시키는 인버어터들(230,231)로 구성된다.
제2도를 참조하여 동작을 살펴보면, 파워가 온이 된 직후의 초기 상태에서 상기 노드 N2는 로우레벨로 되고 상기 노드 N3는 하이레벨로 되어 노드 N3와 연결된 상기 엔모오스 트랜지스터(202)가 턴온되어 전류경로가 현성된다. 그리고, 파워레벨이 상승함에 따라 상기 노드 N2의 레벨은 상기 피모오스 트랜지스터(201)와 엔모오스 트랜지스터(202)의 저항 비율에 따라 증가하게 되고, 상기 노드 N2의 레벨이 상기 인버어터(203)의 문턱전압(Threshold voltage)이상으로 상승하게 되면, 상기 인버어터(203)의 동작에 의해 노드 N3은 로우레벨로 하강하게 된다. 따라서, 노드 N2는 하이레벨이 되고, 노드 N3는 로우레벨로 셋팅되며, 상기 노드 N3로부터 상기 엔모오스 트랜지스터(202)로 이어지는 피드백 전류에 의해 피모오스 트랜지스터(201)는 오프되어 DC 전류 경로를 차단하게 되는 것이다. 따라서, 인버어터(203)가 동작하여 노드 N3의 레벨이 하이레벨에서 로우레벨로 될 때까지만 전류가 흐르게 되는 것이다.
이처럼, 본 발명에서는 파워-온이 되는 순간에만 상기 DC 전류 경로를 형성한후, 즉시 DC 전류 경로가 차단되므로 불필요한 파워의 소비를 막을 수 있다. 이러한 전류 누설은 제3도에 도시된 파형도를 통하여 확인할 수 있다.
제3도는 제1도와 제2도에 도시된 파워-온 리셋회로의 전류누설을 나타내는 파형도이다. 제3도를 참조하면, 본 발명에 따른 전류누설파형도 A와 종래의 기술에 따른 전류누설파형도 B에서 알 수 있듯이 전류의 양이 현저하게 줄어든다.
상기한 바와 같이 본 발명에 따르면, 파워가 온상태인 구간동안 발생되는 전류의 누설을 방지할 수 이점을 가진다. 또한 파워의 소비를 줄임으로써 휴대용 기기에 적용하기 용이하다는 이점을 가진다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (4)
- 파워가 온상태로 되었을 때, 메모리 디바이스내의 일부 회로들을 초기화하기 위한 리셋펄스를 제공하는 파워-온 리셋회로에 있어서 : 소오스가 전원에 연결되어 있고 게이트 및 드레인이 공통접속되어 있는 피모오스 트랜지스터(201), 상기 피모오스 트랜지스터(201)에 드레인이 연결된 엔모오스 트랜지스터(202),상기 피모오스 트랜지스터(201)의 출력을 입력으로 하는 인버어터(203), 상기 피모오스 트랜지스터(201)의 출력단과 인버어터(203) 사이에 연결된 제1저항(204) 및 상기 인버어터(203)의 출력단에 연결된 제2저항(205)으로 구성된 파워-온 감지부(300)와 : 상기 파워-온 감지부(300)의 출력단에 연결되며, 인버어터(206∼214)와 낸드게이트(215)로 구성된 제1펄스 발생부(216)와 : 상기 제1펄스 발생부(216)의 출력단에 연결되며, 인버어터(217∼231)와 노아게이트(232)로 구성된 제2펄스 발생부(233)를 포함함을 특징으로 하는 파워-온 리셋회로.
- 제1항에 있어서,상기 제1레벨의 펄스는 하이레벨의 펄스임을 특징으로 하는파워-온 리셋회로.
- 파워가 온상태로 되었을 때, 메모리 디바이스내의 일부 회로들을 초기화하기 위한 리셋펄스를 제공하는 파워-온 리셋회로에 있어서 : 감지노드(N2)의 레벨이 제1레벨의 펄스로 설정되었을 때 전력의 누설을 방지하기 위해, 전원전압과 상기 감지노드(N2)사이에 접속되고 게이트가 상기 감지노드에 접속된 제1트랜지스터(201)와 상기 감지노드(N2)에 접속된 인버어터(203)와 상기 감지노드(N2)와 접지전압사이에 접속되고 상기 인버어터(203)의 출력단자에 접속된 제2트랜지스터(202)를 가지며, 상기 인버어터(203)의 출력신호에 응답하여 상기 제2트랜지스터(202)의 전류경로를 차단하는 파워-온 감지부(300)와 : 상기 파워-온 감지부(300)의 출력신호에 응답하여 미리 설정된 시간동안 상기 리셋펄스를 제공하기 위한 펄스발생부를 포함함을 특징으로 하는 파워-온 리셋회로.
- 제3항에 있어서, 상기 제1레벨의 펄스는 하이레벨의 펄스신호임을 특징으로 하는 파워-온 리셋회로.
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| KR1019960013312A KR100203868B1 (ko) | 1996-04-27 | 1996-04-27 | 파워-온 리셋회로 |
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|---|---|---|---|---|
| KR100567526B1 (ko) * | 1999-12-28 | 2006-04-03 | 주식회사 하이닉스반도체 | 메모리 칩의 파워업 리세트 회로 |
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1996
- 1996-04-27 KR KR1019960013312A patent/KR100203868B1/ko not_active IP Right Cessation
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| KR970072678A (ko) | 1997-11-07 |
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