KR100840493B1 - 노이즈에 강한 파워온 회로 - Google Patents

노이즈에 강한 파워온 회로 Download PDF

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Abstract

본 발명은 각종 시스템에서 전원을 투입한 직후에 초기상태에서 정확한 동작을 개시하게 위하여 초기화 상태에서 동작을 시작할 수 있도록 하는 파워온 회로에서 노이즈에 강하고 불필요한 전력소모를 방지할 수 있도록 하는 노이즈에 강한 파워온 회로에 관한 것이다.
이를 실현하기 위한 본 발명은, 외부전압 PVDD를 검출하여 래치회로로 이루어진 파워온신호 발생부의 한 입력단인 노드(RN)에 전압을 인가하는 외부전압검출부, 내부전압 VDD를 검출하여 상기 파워온신호 발생부의 다른 입력단인 노드(EN)에 전압을 인가하는 내부전압검출부, 외부전압 인가신호와 내부전압 인가신호를 래치하여 파워온 신호를 출력하는 파워온신호발생부, 파워온신호를 피드백 받아 파워온신호를 제어하는 파워온신호 제어부를 포함하여 이루어진 발명이다.
Figure R1020060123358
파워온, 래치회로, 초기화

Description

노이즈에 강한 파워온 회로{Noise robust power-on circuit}
도 1 내지 도 3은 각각 종래 파워온 회로의 예시도,
도 4는 본 발명에 따른 파워온회로의 구성도,
도 5는 도 4에 도시된 파워온신호발생회로의 상세구성도,
도 6은 도 5에 도시된 파워온신호발생회로의 진리표,
도 7은 본 발명에 따른 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10 -- 외부전압(PVDD) 검출부, 20 -- 내부전압(VDD) 검출부,
30 -- 파워온신호발생부, 40 -- 파워온신호제어부,
50 -- ESD충격방지부.
본 발명은 각종 시스템에서 전원을 투입한 직후에 초기상태에서 정확한 동작을 개시하게 위하여 초기화 상태에서 동작을 시작할 수 있도록 하는 파워온 회로에 관한 것으로, 더욱 상세하게는 노이즈에 강하고 불필요한 전력소모를 방지할 수 있도록 하는 노이즈에 강한 파워온 회로에 관한 것이다.
일반적으로 모든 시스템은 전원을 투입한 직후에 정확한 동작을 하기 위하여 외부에서 전원이 인가되어 동작될 때 일련의 초기화 과정을 거쳐야만 한다. 이를 위해, 시스템 내의 여러 내부 신호가 초기 상태에서 동작을 시작할 수 있도록 해주는 파워온 회로가 구비된다.
파워온 회로의 역할은 가장 우선적으로 시스템이 안정적으로 동작할 수 있도록 외부의 전원이 인가되는 순간 전원이 인가되는 속도 및 외부 잡음에 대하여 영향을 받지 않도록 정확한 파워온 신호를 발생할 수 있도록 구동 되어야만 한다. 또한 시스템 시동 시에만 동작하도록 하여 대기 상태에서는 전력 소모의 증가를 방지하여 전력 소모를 최소화하여야 한다.
도 1 내지 도 3은 종래 파워온 회로의 예시도를 나타낸 것으로, 첨부도면에 도시된 바와 같이 저항(R)과 용량성 부하(C)를 이용한 회로, 모스 트랜지스터를 다이오드 형태로 사용하는 회로, 저항과 용량성 부하를 결합한 회로 등 다양한 기술을 사용한 것으로써, 전원이 들어올 때 리셋트신호를 한번 발생시키는 간단한 경우의 파워온 회로를 나타낸다.
도 1의 (a)는 BJT트랜지스터를 이용한 파워온 회로의 예를 나타낸 것으로, 도 1의 (b)에 도시된 바와 같이 BJT트랜지스터가 가지고 있는 VUT만큼 Vin 전압이 인가가 될 때 전하가 빠져나가면서 리셋트신호를 발생시키도록 이루어진 것이고, 도 2의 (a)는 제너 다이오드를 이용한 파워온 회로의 예를 나타낸 것으로, 도 2의 (b)에 도시된 바와 같이 Vin전압이 마찬가지로 제너다이오드가 가지고 있는 VUT만큼 Vin이 인가 될 때 역방향 전압이 발생하면서 전하가 빠져나가며 리셋트신호를 발생시키도록 이루어진 것이며, 도 3의 (a)는 CMOS인버터를 이용한 파워온 회로의 예를 나타낸 것으로, 도 3의 (b)에 도시된 바와 같이 위와 같은 원리로 리셋트신호를 발생시킨다.
이와 같은 파워온 회로에 있어서, 왼쪽에 연결된 저항(R)에 Vin전위가 인가되는 부분으로써 저항으로만 되어 있기 때문에 Vin이 인가될 때 전류가 그라운드로 누설 전류가 많이 흐르는 문제점이 있다.
본 발명은 상기한 문제점을 개선하기 위하여 발명한 것으로, 파워온 신호가 발생한 후 공급 전압의 변동에 관계없이 최초 한번만 발생하게 하며, 누설전류를 최소화 시키고 노이즈에 대한 내성을 강화함으로써 휴대용 전화기와 같이 파워 공급이 중요한 전자기기 및 기타 전원 공급이 불안정한 전자 장비의 입출력 칩에 적용될 수 있도록 된 노이즈에 강한 파워온 회로를 제공하고자 함에 발명의 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 노이즈에 강한 파워온 회로는, 내부에 구비된 트렌지스터의 소오스 단자에 입력되는 외부전압 PVDD를 검출하여 래치회로로 이루어진 파워온신호 발생부의 한 입력단인 노드(RN)에 전압을 인가하는 외부전압검출부, 내부에 구비된 트렌지스터의 게이트 단자에 입력되는 내부전압 VDD를 검출하여 상기 파워온신호 발생부의 다른 입력단인 노드(EN)에 전압을 인가하는 내부전압검출부, 상기 외부전압과 내부전압을 래치하여 파워온 신호를 출력하는 파워온신호발생부, 파워온신호를 피드백 받아 파워온신호를 제어하는 파워온신호 제어부를 포함하여 이루어져 있다.
또한 파워온회로의 ESD충격을 방지하기 위한 ESD충격방지부가 추가로 연결된 것을 특징으로 한다.
이하 예시도면에 의거하여 본 발명의 바람직한 일실시예에 대한 구성 및 작용에 대하여 상세히 설명한다.
도 4는 본 발명에 따른 구성도를 나타낸다.
외부 신호(PVDD)를 검출하는 외부전압검출부(10)는 외부전압(PVDD)가 입력되는 단자에 제1PMOS 트랜지스터(PM1)의 소오스가 연결되고, 제1PMOS 트랜지스터(PM1)의 드레인에는 제1NMOS 트랜지스터(NM1)의 드레인이 연결되어 제1NMOS 트랜지스터(NM1)의 소오스가 외부접지(PVSS)에 연결되어 있으며, 또한 외부전압(PVDD)이 입력되는 단자에 제2PMOS 트랜지스터(PM2)의 소오스가 연결되고, 제2PMOS 트랜지스터(PM2)의 드레인에는 제2NMOS 트랜지스터(NM2)의 드레인이 연결되어 제2NMOS 트랜지스터(NM2)의 소오스가 외부접지(PVSS)에 연결되어 있다. 그리고 상기 제1PMOS 트랜지스터(PM1)의 게이트와 제2PMOS 트랜지스터(PM21)의 드레인 및 제1NMOS 트랜지스터(NM1)의 게이트는 상호 연결됨과 더불어 커패시터(C1)를 통해 외부전압(PVDD) 입력단자에 연결되어 있다. 이와 함께 또한 외부전압(PVDD)이 입력되는 단자에 제3PMOS 트랜지스터(PM3)의 소오스가 연결되고, 상기 제3PMOS 트랜지스터(PM3)의 드레인에 제4PMOS 트랜지스터(PM4)의 소오스가 연결되며, 제4PMOS 트랜지스터(PM4)의 드레인에 커패시터(C2)를 통해 외부접지(PVSS)에 연결되어 있음과 아울러 제4PMOS 트랜지스터(PM4)의 게이트에 제2NMOS 트랜지스터(NM2)의 게이트가 연결되어 있다. 또한 제1PMOS 트랜지스터(PM1)의 드레인에는 커패시터(C3)를 통해 외부접지(PVSS)가 연결되어 있다.
내부전압(VDD)검출부(20)는 제5PMOS 트랜지스터(PM5)와 제6PMOS 트랜지스터(PM6)에 의한 차등회로를 중심으로 이루어진다. 즉, 외부전압(PVDD)이 입력되는 단자에 제5PMOS 트랜지스터(PM5)의 소오스가 연결되고, 상기 제5PMOS 트랜지스터(PM5)의 드레인에 제3NMOS 트랜지스터(NM3)의 드레인 연결되어 제3NMOS 트랜지스터(NM3)의 소오스가 외부접지(PVSS)에 연결되는 한편, 외부전압(PVDD)이 입력되는 단자에 제6PMOS 트랜지스터(PM6)의 소오스가 연결되고, 상기 제6PMOS 트랜지스터(PM6)의 드레인에 제4NMOS 트랜지스터(NM4)의 드레인 연결되어 제4NMOS 트랜지스터(NM4)의 소오스가 외부접지(PVSS)에 연결되어 있다. 또한 상기 제5PMOS 트랜지스터(PM5)의 게이트는 상기 제6PMOS 트랜지스터(PM6)의 드레인에 연결되고, 상기 제6PMOS 트랜지스터(PM6)의 게이트는 상기 제5PMOS 트랜지스터(PM5)의 드레인에 연결되며, 제3NMOS 트랜지스터(NM3)의 게이트에 내부전압(VDD) 입력단자가 연결되어 있다.
파워온신호발생부(30)는 도 5에 도시된 바와 같이 한쌍의 낸드게이트(ND1)(ND2)에 의한 래치부(31)와 3개의 인버터(INV3~INV5)가 직렬로 이루어진 반전부(32)로 이루어져 있는데, 래치부(31)는 각 낸드게이트(ND1)(ND2)의 출력이 반대측 낸드게이트의 입력단으로 입력됨과 아울러 각 낸드게이트(ND1)(ND2)의 다른 입력단에는 입력단자(EN)(RN)가 연결되어 있으며, 낸드게이트(ND1)의 출력단에는 출력단자(Q)가 연결됨과 아울러 낸드게이트(ND1)의 출력단에는 반전부(32)를 매개로 반전출력단자(Qn)가 연결되어 있다.
파워온신호발생부(30)는 도 6에 도시된 진리표에 도시된 바와 같이, 입력단자(EN)에 로우레벨의 신호가 입력되는 경우에는 출력단자(Q)에서 항상 하이레벨의 신호를 출력하고, 입력단자(EN)에 하이레벨의 신호가 입력되면서 입력단자(RN)에 로우레벨의 신호가 입력되는 경우에는 출력단자(Q)에서는 (!EN) 신호를 출력하도록 이루어져 있다.
상기 파워온신호제어부(40)는, 파워온신호발생부(30)의 입력단자(EN)에 연결된 제 2 인버터(INV2); 제 5 PMOS 트랜지스터(PM5)의 드레인과 상기 제 2 인버터(INV2)의 사이에서 직렬로 연결되는 제 1 인버터(INV1); 외부전압(PVDD)이 입력되는 단자가 소오스에 연결되고, 게이트에 파워온신호발생부(30)의 출력단(Q)이 연결되며, 드레인에는 제5NMOS 트랜지스터(NM5)의 드레인이 연결되는 제 7 PMOS 트랜지스터(PM7); 드레인이 상기 제 7 PMOS 트랜지스터(PM7)의 드레인이 연결되고, 소오스에 외부접지(PVSS)가 연결되는 제 5 NMOS 트랜지스터(NM5); 및 게이트에 제7PMOS 트랜지스터(PM7)의 게이트가 연결되고 소오스에 외부접지(PVSS)가 연결되는 제 6 NMOS 트랜지스터(NM6);를 포함하며, 상기 제 5 NMOS 트랜지스터(NM5)와 제 6 NMOS 트랜지스터(NM6)의 드레인에는 상기 내부전압검출부(20)에 구비된 제4NMOS 트랜지스터(NM4)의 게이트가 연결되고, 제5NMOS 트랜지스터(NM5)의 게이트에는 내부전압(VDD) 입력단자가 연결되는 것을 특징으로 한다.
한편, 외부전압검출부(10)에 있는 제4PMOS 트랜지스터(PM4)와 제2NMOS 트랜지스터(NM2)의 게이트 그리고 외부 신호(PVDD) 입력단자 사이에는 정전기 방지용의 ESD충격방지부(50)가 연결되어 있다.
이하에서는 이와 같이 구성된 본 발명의 작용에 대하여 설명한다.
먼저, 초기상태로써, 외부전압 PVDD가 0v이고, 내부전압 VDD가 0v인 경우에 대하여 설명한다.
내부전압검출부(20)에서 내부전압인 VDD는 예컨대 0v에서 1.2v 사이의 전압으로 인가되며, 초기상태에서는 VDD가 0v이므로 제3NMOS 트랜지스터(NM3)의 게이트(M3)의 접점 N1에는 0v의 전압이 인가되므로, 제3NMOS 트랜지스터(NM3)의 게이트(M3)는 문턱전압에 미치지 못하여 턴오프가 된다.
외부전압인 PVDD는 예컨대 0v에서 3.3v 사이의 전압으로 인가되며, 초기상태에서 PVDD는 0v가 인가되므로 제5PMOS 트랜지스터(PM5)와 제3NMOS 트랜지스터(NM3) 사이의 N2접점은 0v 즉 로우레벨이 된다.
이와 같이 인버터(INV1)의 전단인 N2접점이 로우레벨이므로 인버터(INV1)의 출력단은 하이레벨인 3.3v로 변환되어 인버터(INV2)를 통해 다시 반전되어 최종적으로 래치회로로 이루어진 파워온신호발생부(30) 입력단자(EN)에 0v전위로 도달하게 된다.
이와 같이 도 6에 의거 설명된 진리표에서와 같이 파워온신호발생부(30)의 입력단자(EN)가 로우레벨인 0v가 된다면 또 다른 래치의 입력 변수인 입력단자(RN)의 전위에 관계없이 출력응답인 Q의 노드인 N3의 전위는 무조건 3.3v 즉 하이레벨이 된다. 따라서 출력단자(Qn)에서 출력되는 최종 출력응답인 파워온 신호(POC)는 3개의 인버터(INV3~INV5)를 거쳐 0v 전위의 파워온 신호를 내보내게 된다.
다음에는 외부전압인 PVDD가 하이레벨인 3.3v로 인가되고, 내부전압인 VDD가 0v로 인가되어 파워온 신호가 발생되는 동작에 대해 설명한다.
이때는 내부전압인 VDD가 0v이므로 접점 N1의 전위는 0v가 되어 위에서와 마찬가지로 제3NMOS 트랜지스터(NM3)는 턴오프 상태이다. 그러나 외부전압 PVDD가 하이레벨인 3.3v로 전압이 인가되므로 N2접점은 3.3v가 된다. 따라서 이것은 바로 앞단에 연결된 인버터(INV1)의 입력으로 들어가므로 다시 0v로 변환된 전압은 인버터(INV2)를 통해 래치회로로 이루어진 파워온신호발생부(30) 입력단자(EN)에 하이레벨인 3.3v전위로 도달하게 된다. 래치회로로 이루어진 파워온신호발생부(30)의 또다른 입력단자(RN) 값은 이전 상태인 0.0v로 입력단자(EN)의 전위값과 반대되는 레벨의 전위값(!EN값)을 출력단자(Q)로 보내기 때문에 입력단자(EN) 값은 3.3v로 이므로 출력단자(Q) 값은 0.0v이다. 따라서 출력단자(Qn)에서 출력되는 최종 출력응답인 파워온 신호(POC)는 3개의 인버터(INV3~INV5)를 거쳐 3.3v 전위의 파워온 신호를 내보내게 된다.
이후, 파워온 신호의 발생이후 외부전압인 PVDD가 3.3v가 인가되고 내부전압인 VDD가 1,2v로 인가되어 파워온 신호가 제거된다.
즉, 내부전압인 VDD가 0v에서 1.2v인 VDD 전위가 인가되어 접점 N1은 1.2v로 되며 이에 따라 제3NMOS 트랜지스터(NM3)는 턴온 상태이다. 따라서 N2접점은 외부 그라운드인 PVSS 전위를 갖게 되므로 0v전위 상태이다. 이것은 바로 앞단에 연결된 인버터(INV1)의 입력으로 들어가므로 다시 하이레벨인 3.3v로 변환된 전압은 인버터(INV2)를 통해 최종적으로 래치회로로 이루어진 파워온신호발생부(30)의 입력단자(EN)에 0v전위로 도달하게 된다. 래치회로로 이루어진 파워온신호발생부(30)의 또다른 입력변수인 입력단자(RN)의 레벨에 관계없이 도 5의 출력응답인 Q의 노드인 N3의 전위는 무조건 3.3v가 된다. 결국 출력단자(Qn)에서 출력되는 최종 출력응답인 파워온 신호(POC)는 3개의 인버터를 거쳐 0v 전위의 파워온 신호를 내보내게 된다.
한편, 도 7에 도시한 타이밍도에 도시된 바와 같이, 위와 같은 동작에 의거 최초 파워온 신호(POC)가 발생된 후 다시 외부전압 PVDD와 내부전압 VDD가 온/오프 되어 인가 될 때 제5PMOS 트랜지스터(PM5)와 제3NMOS 트랜지스터(NM3)가 있는 차등 회로의 동작을 살펴보면, 제4NMOS 트랜지스터(NM4) 게이트는 하이레벨상태로 턴온되어 제4NMOS 트랜지스터(NM4) 게이트 전위를 0v로 만든다. 따라서 제4NMOS 트랜지스터(NM4)는 오프되어 제5PMOS 트랜지스터(PM5)의 게이트를 3.3v로 인가되고 턴오프되어 N2노드는 0v에 가까운 1v전위를 나타내게 된다. 따라서 N2노드는 low상태가 되어 최종적으로 EN=0인 상태로 만들게 되어 파워온 신호(POC)를 내보내지 못하고 최초 파워온신호(POC)를 내보낼 때와는 다르게 로우레벨상태를 유지하게 된다.
파워온제어신호(40)의 동작을 도 7에 도시한 타이밍도에 의거 설명하면, 우선 제6NMOS 트랜지스터(NM6) 파워온발생신호(30)의 출력단(Q)의 신호를 받아 바로 제4NMOS 트랜지스터(NM4)를 터온/오프하는 역할을 한다. 파워온신호(POC)가 발생하는 동작에서 제5NMOS 트랜지스터(NM5)는 항상 게이트가 VDD전위로 묶여 있지만 제7PMOS 트랜지스터(PM7)가 파워온발생신호(30)의 출력단(Q) 신호에 의해 턴온 될 때 제5NMOS 트랜지스터(NM5)는 턴오프되어 min 노드에 외부전압인 PVDD를 인가하게 된다. 따라서 인버터(INV1)의 입력측 노드 zb에는 그라운드 경로가 생겨 0v전위로 떨어지게 되며 제5PMOS 트랜지스터(PM5)를 턴온시켜 N2에 외부전압인 PVDD가 인가되됨으로써 EN=1이 되는 것이다.
외부전압검출부(10)의 동작을 살펴보면, N2노드에 의해 인버터(INV1)를 거친 이후의 pulse노드는 0v전위가 인가되어 제2PMOS 트랜지스터(PM2)를 턴온 시키게 되며, 제2NMOS 트랜지스터(NM2)의 게이특측인 gate전위는 PVDD-2Vth전위로 제2NMOS 트랜지스터(NM2)의 Vth만큼 크므로 턴온 시키게 된다. 이때 ESD충격방지부(50)를 구성하고 있는 MOS트랜지스터는 역바이어스된 다이오드 트랜지스터로써 ESD(Electrostatic Discharge)를 방지하기 위해 설치되어 있으며, 결국 PVDD가 인가되면제2PMOS 트랜지스터(PM2)와 제2NMOS 트랜지스터(NM2)가 턴온됨으로 인해 gateb는 0v전위가 인가된다.
따라서 gateb전위가 제1PMOS 트랜지스터(PM1)의 게이트 전압이므로 턴온되며 제1NMOS 트랜지스터(NM1)는 턴오프되어 cr노드는 PVDD-Vth(제1PMOS 트랜지스 터(PM1)) 전위로 되며 RN=1값을 인가시킨다. 따라서 EN=1이며 RN=1이므로 래치부(31)의 출력단인 N3노드는 이전 pocb=0v 전위 이므로 파원온신호(POC)를 내보내게 되는 것이다.
일반 파워온회로는 도 1에 도시된 것처럼 저항 성분만으로 회로를 설계함으로 인해 누설 전류가 많이 생길 수 있는데 본 발명에 따른 파워온회로는 커패시터(C1~C3) 성분이 많이 있으므로 원천적으로 접지측로 새어 나가는 전하를 저장해 두었다가 다시 방전하게 되므로 누설 전류를 감소시킨다. 즉, 커패시터(C1)(C3)를 보더라도 해당 노드가 접지측에 바로 연결되지 않고 커패시터(C1)(C3)에 의해 전하를 충전시킴으로써 누설 전류를 억제하는 역할을 한다.
이에 따라 다른 파워온회로에 비해 예컨대, 길이는 0.13um, 폭의 가장 큰 트랜지스터가 30um정도로 작게 설계되어 소형화 시킬 수 있게 된다.
또한, 커패시터 성분이 많아지면 노이즈로 인한 원하는 전위 인가가 되지 않을 시 커패시터에 충전되어 있던 전하로 노이즈에 대한 보상을 하게 된다. 커패시터(C1)의 경우 PVDD가 인가되어 제3PMOS 트랜지스터(PM3), 제4PMOS 트랜지스터(PM4)에 외부전압이 인가되는 중에 제2NMOS 트랜지스터(NM2)의 gate노드가 초기 그라운드 전위에서 PVDD-2Vth만큼의 전위로 인가되게 되는데 커패시터(C1)를 통하여 노이즈에 대한 영향을 최소화하며 서서히 원하는 전위가 게이트에 인가될 수 있도록 동작한다. 커패시터(C1)가 없다면 제2NMOS 트랜지스터(NM2)의 gate노드의 전위는 노이즈가 낀 신호 그대로의 전위가 인가 될 것이다. 나머지 커패시터(C2)와 커패시터(C3)도 마찬가지 원리로 동작하게 되며, 다시 말하면 커패시터로 인한 지연 시간을 통하여 노이즈에 대한 내성이 강화된다.
상기한 바와 같이 본 발명은 I/O 전원(PVDD)보다 작은 코어전원(VDD)의 레벨로 I/O 전원을 제어 할 수 있는 점, I/O 전원과 코어전원을 검출하여 파워온 신호가 발생되면 I/O 전원 코어전원의 전류 흐름을 차단하여 누설 전류를 원천적으로 차단하여 저전력 시스템에 사용 할 수 있는 점, I/O 전원과 코어전원이 온 후 오프 되었다가 다시 온이 되더라도 파워온에 따라 전류 흐름에 의해 파워온 신호 발생을 억제 할 수 있는 점, I/O 전원이나 코어전원에 따라 엔모스 트랜지스터와 피모스 트랜지스터의 전류 구동 능력에 따라 파워온 신호를 발생함으로써 I/O 전원이나 코어원의 상승 속도에 둔감하게 파워온 신호를 발생할 수 있는 점, 트랜지스터의 중량치(W/L)를 크게 사용하지 않음으로써 파워온 회로를 소형화 가능하고 트랜지스터에 의한 누설 전류를 차단 할 수 있는 점, 엔모스 트랜지스터 캐패시턴스를 이용하여 노이즈에 대한 내성을 높일 수 있는 점등의 장점이 있다.

Claims (8)

  1. 내부에 구비된 트렌지스터의 소오스 단자에 입력되는 외부전압 PVDD를 검출하여 래치회로로 이루어진 파워온신호 발생부의 한 입력단인 노드(RN)에 전압을 인가하는 외부전압검출부, 내부에 구비된 트렌지스터의 게이트 단자에 입력되는 내부전압 VDD를 검출하여 상기 파워온신호 발생부의 다른 입력단인 노드(EN)에 전압을 인가하는 내부전압검출부, 상기 외부전압과 내부전압을 래치하여 파워온 신호를 출력하는 파워온신호발생부, 파워온신호를 피드백 받아 파워온신호를 제어하는 파워온신호 제어부를 포함하여 이루어진 노이즈에 강한 파워온 회로.
  2. 제1항에 있어서, 외부전압검출부(10)는 외부전압(PVDD)이 입력되는 단자에 제1PMOS 트랜지스터(PM1)의 소오스가 연결되고, 제1PMOS 트랜지스터(PM1)의 드레인에는 제1NMOS 트랜지스터(NM1)의 드레인이 연결되어 제1NMOS 트랜지스터(NM1)의 소오스가 외부접지(PVSS)에 연결되며, 또한 외부전압(PVDD)이 입력되는 단자에 제2PMOS 트랜지스터(PM2)의 소오스가 연결되고, 제2PMOS 트랜지스터(PM2)의 드레인에는 제2NMOS 트랜지스터(NM2)의 드레인이 연결되어 제2NMOS 트랜지스터(NM2)의 소오스가 외부접지(PVSS)에 연결되어 있으며, 상기 제1PMOS 트랜지스터(PM1)의 게이트와 제2PMOS 트랜지스터(PM21)의 드레인 및 제1NMOS 트랜지스터(NM1)의 게이트는 상호 연결됨과 더불어 커패시터(C1)를 통해 외부전압(PVDD) 입력단자에 연결되어 있는 한편, 외부전압(PVDD)이 입력되는 단자에 제3PMOS 트랜지스터(PM3)의 소오스가 연결되고, 상기 제3PMOS 트랜지스터(PM3)의 드레인에 제4PMOS 트랜지스터(PM4)의 소오스가 연결되며, 제4PMOS 트랜지스터(PM4)의 드레인에 커패시터(C2)를 통해 외부접지(PVSS)에 연결되어 있음과 아울러 제4PMOS 트랜지스터(PM4)의 게이트에 제2NMOS 트랜지스터(NM2)의 게이트가 연결되고 제1PMOS 트랜지스터(PM1)의 드레인에는 커패시터(C3)를 통해 외부접지(PVSS)가 연결된 것을 특징으로 하는 노이즈에 강한 파워온 회로.
  3. 제2항에 있어서, 상기 커패시터(C1~C3)는 MOS트랜지스터로 이루어짐을 특징으로 하는 노이즈에 강한 파워온 회로.
  4. 제1항에 있어서, 내부전압(VDD)검출부(20)는 제5PMOS 트랜지스터(PM5)와 제6PMOS 트랜지스터(PM6)에 의한 차등회로를 중심으로 이루어지되, 외부전압(PVDD)이 입력되는 단자에 제5PMOS 트랜지스터(PM5)의 소오스가 연결되고, 상기 제5PMOS 트랜지스터(PM5)의 드레인에 제3NMOS 트랜지스터(NM3)의 드레인 연결되어 제3NMOS 트랜지스터(NM3)의 소오스가 외부접지(PVSS)에 연결되는 한편, 외부전압(PVDD)이 입력되는 단자에 제6PMOS 트랜지스터(PM6)의 소오스가 연결되고, 상기 제6PMOS 트랜지스터(PM6)의 드레인에 제4NMOS 트랜지스터(NM4)의 드레인 연결되어 제4NMOS 트랜지스터(NM4)의 소오스가 외부접지(PVSS)에 연결되어 있으며, 상기 제5PMOS 트랜지 스터(PM5)의 게이트는 상기 제6PMOS 트랜지스터(PM6)의 드레인에 연결되고, 상기 제6PMOS 트랜지스터(PM6)의 게이트는 상기 제5PMOS 트랜지스터(PM5)의 드레인에 연결되며, 제3NMOS 트랜지스터(NM3)의 게이트에 내부전압(VDD) 입력단자가 연결된 것을 특징으로 하는 노이즈에 강한 파워온 회로.
  5. 제1항에 있어서, 상기 파워온신호발생부(30)는 한쌍의 낸드게이트(ND1)(ND2)에 의한 래치부(31)와 3개의 인버터(INV3~INV5)가 직렬로 이루어진 반전부(32)로 이루어지되, 상기 래치부(31)는 각 낸드게이트(ND1)(ND2)의 출력이 반대측 낸드게이트의 입력단으로 입력됨과 아울러 각 낸드게이트(ND1)(ND2)의 다른 입력단에는 입력단자(EN)(RN)가 연결되어 있으며, 낸드게이트(ND1)의 출력단에는 출력단자(Q)가 연결됨과 아울러 낸드게이트(ND1)의 출력단에는 반전부(32)를 매개로 반전출력단자(Qn)가 연결된 것을 특징으로 하는 노이즈에 강한 파워온 회로.
  6. 제 1 항에 있어서, 상기 파워온신호발생부(30)는 입력단자(EN)에 로우레벨의 신호가 입력되는 경우에는 출력단자(Q)에서 항상 하이레벨의 신호를 출력하고, 입력단자(EN)에 하이레벨의 신호가 입력되면서 입력단자(RN)에 로우레벨의 신호가 입력되는 경우에는 출력단자(Q)에서는 로우레벨의 신호를 출력하도록 이루어진 것을 특징으로 하는 노이즈에 강한 파워온 회로.
  7. 제 1 항에 있어서,
    상기 파워온신호제어부(40)는,
    파워온신호발생부(30)의 입력단자(EN)에 연결된 제 2 인버터(INV2);
    제 5 PMOS 트랜지스터(PM5)의 드레인과 상기 제 2 인버터(INV2)의 사이에서 직렬로 연결되는 제 1 인버터(INV1);
    외부전압(PVDD)이 입력되는 단자가 소오스에 연결되고, 게이트에 파워온신호발생부(30)의 출력단(Q)이 연결되며, 드레인에는 제5NMOS 트랜지스터(NM5)의 드레인이 연결되는 제 7 PMOS 트랜지스터(PM7);
    드레인이 상기 제 7 PMOS 트랜지스터(PM7)의 드레인이 연결되고, 소오스에 외부접지(PVSS)가 연결되는 제 5 NMOS 트랜지스터(NM5); 및
    게이트에 제 7 PMOS 트랜지스터(PM7)의 게이트가 연결되고 소오스에 외부접지(PVSS)가 연결되는 제 6 NMOS 트랜지스터(NM6);
    를 포함하며,
    상기 제 5 NMOS 트랜지스터(NM5)와 제 6 NMOS 트랜지스터(NM6)의 드레인에는 상기 내부전압검출부(20)에 구비된 제 4 NMOS 트랜지스터(NM4)의 게이트가 연결되고, 제 5 NMOS 트랜지스터(NM5)의 게이트에는 내부전압(VDD) 입력단자가 연결되는 것을 특징으로 하는 노이즈에 강한 파워온 회로.
  8. 제 1 항에 있어서, 상기 외부전압검출부(10)에 있는 제 4 PMOS 트랜지스터(PM4)와 제 2 NMOS 트랜지스터(NM2)의 게이트 그리고 외부 신호(PVDD) 입력단자 사이에는 정전기 방지용의 ESD충격방지부(50)가 연결된 것을 특징으로 하는 노이즈에 강한 파워온 회로.
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