KR20010024289A

KR20010024289A - 영 전력 파워 온 리셋 회로

Info

Publication number: KR20010024289A
Application number: KR1020007003182A
Authority: KR
Inventors: 패닥잭디시; 패닥사로이; 로센달글렌에이; 페이네제임스이; 항조니안글램칭
Original assignee: 페레고스 조지; 아트멜 코포레이숀; 마이크 로스
Priority date: 1997-11-25
Filing date: 1998-11-20
Publication date: 2001-03-26
Also published as: DE69840271D1; US5936444A; TW420906B; HK1033216A1; CA2303234A1; CN1290426A; NO20002194L; EP1034619B1; EP1034619A4; WO1999027652A1; CN1173473C; JP2001527303A; MY114494A; EP1034619A1; NO20002194D0

Abstract

파워 온 리셋 회로는 전력이 공급되는 동안 충전하는 제1 충전단(162)을 포함한다. 제1 충전단의 상승 전압은 감지되어 제2 충전단(164)을 충전하는 수단(122)을 제어하는데 사용된다. 상기 제2 충전단이 제1 전압 레벨에 도달될 때, 회로(130)를 트리핑하여 상기 제1 전위를 접지 전위가 되도록 유도한다. 상기 제1 충전단(162)의 접지 단자는 상기 충전 수단(122)으로 궤환되어 전력 버닝 구성 소자의 전원 공급을 차단하고 상기 제2 충전단(164)의 제1 전압 레벨을 유지시킨다.

Description

영 전력 파워 온 리셋 회로{ZERO POWER POWER-ON-RESET CIRCUIT}

반도체 장치에 전력(V_CC)이 인가되면, 이 반도체 장치를 구성하는 다양한 구성 소자들은 임의 방식으로 전력을 수신한다. V_CC가 정상 상태 레벨에 도달할 때 전위 출력은 미정의 상태가 된다. 유사하게, 플립-플롭과 같은 일부 구성 소자들은 안정된 동작 상태에 도달하기 위한 안정 시간을 필요로 한다. 따라서, 안정된 V_CC가 될 때까지 반도체 장치의 구성 소자들이 리셋 상태를 유지하도록 하기 위해서, 파워 온 리셋(POR) 회로가 사용된다. 안정 상태에 도달되면, POR은 제거되는 리셋 신호를 이용하여 반도체 장치의 구성 소자를 리셋 상태로 유지시킨다.

휴대용 퍼스널 컴퓨터, 개인 정보 이동 단말기(PDA)와 같은 휴대용 디지털 장치, 휴대용 무선 전화기 등의 사용이 증가함에 따라, 그에 수반해서 저 전력 소비를 유지하는 것에 관한 인식도 증가하고 있다. 이에 대해서 가장 고려할만한 사항으로는 POR 회로의 설계에 있다. 이러한 회로들은 전력이 공급되는 주기동안에만 동작하고, 이상적으로 비작동 상태가 되면 이후에는 전력을 전혀 소비하지 않게 된다. 그러므로, POR 회로는 회로의 비동작(또는 안정) 상태 동안 전력을 유지하기 위하여 자체적으로 턴오프될 수 있는 것이 바람직하다.

본 발명은 파워 온 리셋 회로에 관한 것으로, 더 구체적으로는 반도체 장치에 사용되는 파워 온 리셋 회로에 관한 것이다.

도 1은 본 발명의 POR 회로의 구성도이다.

파워 온 리셋 회로는 전원 단자와 노드(A) 사이에 결합된 제1 충전 수단을 포함한다. 노드(A)에서의 전위는 직렬 결합된 제1 및 제2 트랜지스터로 구성되며 노드(A)의 전위를 추종하는 출력을 갖는 제1 회로를 구동한다. 그 출력은 제3 및 제4 트랜지스터로 구성되며 인버터의 입력과 접지 사이에 결합된 커패시터를 충전하는 출력을 갖는 제2 회로에 결합되어, 노드(A)로의 궤환 회로를 완성한다. 제2 회로는 제1 회로의 출력에 응답하여 사실상 커패시터를 충전하기 전에 일정한 시간 주기 동안 지연된다.

양호한 실시예에서, 충전 수단은 전원 단자와 노드(A) 사이에 결합된 커패시터이다. 제1 회로의 트랜지스터는 N-채널 영 임계 전압 소자이다. 제2 회로의 트랜지스터는 P-채널 장치와 N-채널 장치를 포함하며, 이 N-채널 장치도 영 임계 전압 장치이다.

도 1을 참조하면, 본 발명의 파워 온 리셋 회로(100)는 2 개의 출력 POR과를 포함하며, 각각은 회로(100)의 전단부에서 리셋 신호와 활성 상태의 로우 리셋 신호를 공급한다. POR 신호는 인버터(106, 102)에 의해 구동되고,신호는 인버터(102)의 출력을 단순하게 반전시키는 인버터(104)에 의해 구동된다. 각 인버터를 구성하는 트랜지스터들의 너비에 대한 길이(W/L)의 비율이 주어진다. 위쪽의 비율은 P-채널 장치에 대한 장치의 크기를 나타내고, 아래쪽 비율은 N-채널 장치에 대한 크기를 나타낸다. 이것은 트랜지스터 및 그 트랜지스터에 상응하는 W/L 비율을 나타내는 인버터(130)의 내부 표시로 도 1에 예시되어 있다. 인버터 외에, 회로를 구성하는 트랜지스터들의 W/L의 비율도 도 1에 도시되어 있다.

파워 온 리셋 회로의 후단은 전압 레일(110)과 노드(B) 사이에 결합된 소스- 드레인을 갖는 N-채널 트랜지스터(150)를 포함하는 전압 검출단(162)을 구비한다. N-채널 트랜지스터(152)는 노드(B)와 접지 사이를 결합하는 동일한 소스-드레인을 가진다. 각각의 N-채널 트랜지스터(150, 152)는 영 임계 전압(V_t= 0 V) 장치이다.

도 1의 POR 회로의 전단을 참조하면, 노드(B)는 충전 회로(164)를 구성하는 트랜지스터(140, 142)의 게이트에 결합되어 있다. 트랜지스터(140)는 전력 레일(110)에 결합된 소스와 N-채널 영 임계 전압 트랜지스터(142)의 드레인에 결합된 드레인을 갖는 P-채널 장치이다. 트랜지스터(142)의 소스는 접지에 결합되어 있다.

다음에, 트랜지스터 쌍(140, 142)의 드레인-드레인 접속 노드(C)는 인버터(130)의 입력단에 결합되어 있다. 또한, 노드(C)는 커패시터(122)를 경유하여 접지에 결합되어 있다. 인버터(130)의 출력은 노드(A)에 결합되고 노드(A)는 커패시터(120)를 경유하여 전력 레일(110)에 결합된다. 궤환 경로(160)는 노드(A)로부터 제공되어 트랜지스터(150, 152)의 게이트를 구동한다.

동작시, 전력이 회로에 처음 인가될 때 전력 레일(110)은 영 전압에서 서서히 증가하기 시작한다. 노드(A)에서의 전압(V_A)은 커패시터(120)가 충전하기 시작함에 따라 전력 레일(110)에서의 전압(V_{POWER RAIL})을 추종한다. V_A가 0 V 이상으로 증가함에 따라 트랜지스터(150, 152)는 턴온되기 시작한다. 트랜지스터(152)의 게이트가 노드(A)에 결합되기 때문에 트랜지스터(152)의 소스가 접지에 결합되고 V_t= 0 V임을 고려할 때, 트랜지스터(152)는 즉시 도통하기 시작하며, 전력이 증가하는 동안 조건 V_A≥0 V 을 유지하므로 계속해서 도통될 것이다. 이것은 노드(B)의 전위(V_B)를 접지 전위로 저하시키는 효과를 나타낸다. 결국, 트랜지스터(150)는 Vgs 또한 V_t= 0 V 보다 크기 때문에 턴온되기 시작한다. 이로 인해 V_B는 접지 전위에서 V_{POWER RAIL}가 된다. 그러나, 트랜지스터(142)의 게이트-소스 정전용량은 크다. 트랜지스터(142)의 W/L 비율은 3.1/117로 도 1에서 알 수 있다. 이것은 V_B상승의 지연 효과를 가지게 되고 결국 V_B는 V_{POWER RAIL}로 지연된다.

계속해서 다음 단계에서, V_B가 충분한 양만큼 V_{POWER RAIL}로 지연되는 경우 P-채널 트랜지스터(140)는 턴온되기 시작할 것이며, 그로인해 커패시터(122)는 충전될 것이다. V_B가 계속 상승함에 따라 트랜지스터(142)의 V_t= 0 V이고 V_B는 양의 값이므로 트랜지스터(142)는 턴온되기 시작한다. 이것은 트랜지스터(140)로부터 흐르는 전하가 커패시터(122)와 트랜지스터(142)로 분배되기 때문에 커패시터(122)의 충전 시간을 저하시킨다. 커패시터가 충전됨에 따라 노드(C)의 전압(V_C)은 상승하기 시작한다. V_C는 인버터(130)의 트립 포인트, 즉 인버터를 구성하는 N-채널 장치의 임계 전압에 도달할 때까지 계속해서 상승한다. 그 때 노드(A)는 인버터(130)의 N-채널 장치를 경유하여 접지에 결합되고 그러므로 노드(A)의 전압(V_A)은 접지가 된다.

결국, 트랜지스터(150, 152)의 게이트 전위는 노드(A)로부터 트랜지스터의 게이트로의 궤환 경로(160)에 의하여 접지가 된다. 이 때 V_B는 양의 값이기 때문에 트랜지스터(150)의 게이트를 접지시키는 효과는 그것의 Vgs가 트랜지스터의 임계 전압보다도 작아서 트랜지스터를 턴오프시킨다. 그러나, 트랜지스터(152)는 Vgs = 0 V이고 V_t는 0 V이므로 여전히 턴온 상태이다. 이러한 분위기에 의해 V_B는 접지 전위가 된다. V_B가 접지가 되어도, 게이트 전위가 0 V이고 V_B가 0 V일지라도 트랜지스터(150)는 턴오프 상태이다. 트랜지스터(150)가 턴온되는 일부 경향으로 V_B는 노드 A로의 궤환 경로(160)에 의하여 0 V가 된 트랜지스터의 게이트 전위 이상이 되어, 자체적으로 턴오프된다(V_t= 0 V임을 고려). V_B는 트랜지스터(152)를 통하여 다시 접지되어, V_B는 접지 전위로 유지된다.

Vgs=V_B-V_{POWER RAIL}이 트랜지스터의 V_t보다 작기 때문에 P-채널 트랜지스터(140)는 턴온된다. 커패시터(122)가 트랜지스터(140)를 경유하여 충전 상태를 유지하기 때문에, 인버터(130)의 입력단에서는 HI를 유지하고 그것의 출력단에서는 상수 LO(즉 접지)를 생성한다. 그러므로, 노드(A)는 접지 상태를 유지한다. 결국 트랜지스터(150, 152)는 궤환 경로(160)를 경유하여 그 트랜지스터의 현재 상태로 지속된다; 즉, 트랜지스터(152)는 턴온되고(Vgs = V_t= 0 V이므로), 트랜지스터가 턴온되려는 일부 경향이 트랜지스터의 게이트 전위 이상으로의 V_B의 상승에 의해 방해 받게 되므로 트랜지스터(150)는 턴오프 상태를 유지한다. V_B가 접지 전위로 유지됨에 따라 트랜지스터(140)는 턴온되고 트랜지스터(142)는 턴오프된다. 이러한 상태에 의해 인버터(130)에는 논리 하이(HI)가 입력되어 논리 로우(LO)를 출력하게 되며, 노드(A)는 접지 전압을 유지한다.

그러므로, 안정 상태에서 어떠한 전력 소모 단계도 없다라고 보여질 수 있다. 트랜지스터(152)는 턴온 상태가 되어 노드(B)를 접지 전위로 유지시키고, 트랜지스터(150)가 턴오프되기 때문에 트랜지스터(152)를 통한 전력 공급기로부터의 전류 흐름은 전혀 없다. 트랜지스터(140)는 인버터(130)에 논리 하이(HI)를 제공하도록 동작되어 트랜지스터(152) 등으로 궤환되는 노드(A)에서 논리 로우(LO)를 유지하고 안정 상태를 유지한다. 커패시터(120, 122)는 방전 경로가 없어 충전된 상태를 유지하고, 안정 상태에서 에너지를 소모하지 않는다.

전술한 바와 같이, 인버터(130)의 트리거링에 의해 노드(A)가 접지 상태가 되어 회로는 전력을 소모하지 않는 안정 상태가 된다. 인버터(130)의 트리거링에 영향을 미치는 것으로는 2 가지 요인이 있다. 첫째 요인은 커패시터(122)의 충전 증가이다. 이것은 V_C를 양의 전압까지 상승하도록 커패시터를 충전하는 것이다. 전력이 소망의 전압 레벨(V_CC)에 이를 때까지 인버터(130)의 트립 포인트에 도달하지 않도록 커패시터(122)의 충전 시간은 조절될 수 있다. 도 1에 도시되는 바와 같이, 커패시터(122)에 대한 2.2226 pF의 값은 소망의 효과를 나타내기 위한 것이다.

두 번째 요인은 N-채널 트랜지스터(142)의 크기이다. 트랜지스터(W/L이 3.1/117이다)의 넓은 게이트 영역에 의한 높은 접지-소스 정전용량에 의해 V_B가 V_{POWER RAIL}로 지연된다. 또한, P-채널 트랜지스터(140)의 Vgs가 그 트랜지스터의 임계 전압보다도 더 작아지도록 V_B는 V_{POWER RAIL}보다도 상당히 작은 전위이어야 하며, 트랜지스터(140)를 턴온시켜 커패시터(122)를 충전시킨다. 공지된 시뮬레이션과 설계 기술들을 사용했을 때 3.1/117의 W/L 비율이 적당하다고 결정된다.

Claims

상승하는 전원 전압에 응답하여 전압 레벨을 출력하는 충전 수단(120)과;

상기 충전 수단에 전기적으로 결합되어, 트리거 신호에 응답하여 접지 전위를 제공하며, 트리거링될 때 상기 충전 수단의 전압 레벨을 접지 전위로 유지하는 제1 수단(130)과;

상기 제1 수단에 전기적으로 결합되어, 상기 충전 수단의 상승하는 전압 레벨에 응답하여 트리거 신호를 제공하며, 상기 제1 수단을 트리거링하고, 직렬 결합된 한 쌍의 영 전압 임계치 트랜지스터(150, 152)를 포함하는 제2 수단(162, 164, 122)과;

상기 충전 수단(120)을 상기 한 쌍의 영 전압 임계 트랜지스터(122)에 결합하는 궤환 경로를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
제1항에 있어서, 상기 충전 수단은 전원 전압과 제1 노드(A)의 사이에 결합되어 전력 공급 전압이 상승하기 시작함에 따라 상승 전압 레벨을 제공하는 제1 커패시터(120)인 것인 파워 온 리셋 회로.
제2항에 있어서, 상기 제1 수단은 트리거 신호를 수신하는 입력단과 상기 제1 노드(A)에 결합된 출력단을 갖는 인버터(130)인 것인 파워 온 리셋 회로.
제3항에 있어서, 상기 제2 수단은 상기 인버터의 입력단과 접지 사이에 결합된 제2 커패시터(122)를 포함하며, 상기 트리거 신호는 상기 제2 커패시터 양단의 제1 전압 전위인 것인 파워 온 리셋 회로.
제4항에 있어서, 상기 제2 수단은 상기 충전 수단의 상승 전압 레벨에 응답하여 상기 제1 전압 전위와 동일한 레벨까지 제2 커패시터(122)를 충전하는 회로(164)를 포함하는 것인 파워 온 리셋 회로.
제3항에 있어서, 상기 제2 수단은,

상기 인버터 입력단과 접지 사이에 결합된 제2 커패시터(122)와;

상기 제2 커패시터를 충전하도록 결합된 제2 노드(C)에서 N-채널 장치(142)와 직렬로 결합되는 P-채널 장치(140)를 더 포함하며,

상기 한 쌍의 영 전압 임계치 트랜지스터(150, 152)는 상기 P-채널 장치 및 N-채널 장치의 게이트에 결합되는 제3 노드(B)에 결합되고,

상기 궤환 경로(160)는 상기 영 전압 임계치 트랜지스터 각각의 게이트에 상기 제1 노드를 결합하는 것인 파워 온 리셋 회로.
제6항에 있어서, 상기 N-채널 장치(142)는 영 임계 전압 장치인 것인 파워 온 리셋 회로.
전원 전압이 증가함에 따라 노드(A)의 전위를 상승시키는 제1 수단과;

상기 노드(A)에 전기적으로 결합되어, 노드(A)의 상승 전위에 응답하여 제2 노드(B)의 전위를 상승시키며, 노드(B)에 결합되고 각 게이트가 노드(A)에 결합되는 직렬 결합된 제1 및 제2 N-채널 트랜지스터를 포함하는 제2 수단(150, 152)과;

상기 노드(B)에 전기적으로 결합되어, 노드(B)의 상승 전위에 응답하여 제3 노드(C)의 전위를 상승시키고, 노드(C)의 전위를 상승시키는 온셋을 지연시키는 수단을 포함하는 제3 수단(140)과;

제1 전압 레벨에 이르는 노드(C)의 전위에 응답하여 노드(A)의 전위를 접지 전위로 유지시키고, 노드(C)에 전기적으로 결합되어 노드(C)의 전위를 수신하는 입력단과 노드(A)에 전기적으로 결합되는 출력단을 갖는 제4 수단(130)을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
제8항에 있어서, 노드(A)에 결합된 입력단과 리셋 신호를 출력하는 출력단을 갖는 인버터(106)를 더 포함하는 것인 파워 온 리셋 회로.
제8항에 있어서, 상기 제4 수단은 인버터(130)이고, 상기 제1 전압 레벨은 상기 인버터의 상기 트립 포인트인 것인 파워 온 리셋 회로.
제8항에 있어서, 전원 단자와 접지 단자를 더 포함하며, 상기 제1 수단은 상기 전원 단자와 접지 단자 사이에 결합된 제1 커패시터(120)인 것인 파워 온 리셋 회로.
(삭제)
제8항에 있어서, 상기 N-채널 트랜지스터는 영 임계 전압 장치인 것인 파워 온 리셋 회로.
제8항에 있어서, 상기 제3 수단은 상기 전원 단자와 노드(C)의 사이에 결합되는 소스 및 드레인 단자와, 노드(B)에 결합된 게이트를 갖는 P-채널 트랜지스터인 것인 파워 온 리셋 회로.
제14항에 있어서, 상기 지연 수단은 노드(C)와 접지 사이에 결합된 드레인 및 소스 단자와, 노드(B)에 결합된 게이트를 갖는 N-채널 영 임계 전압 장치(140)인 것인 파워 온 리셋 회로.
제15항에 있어서, 상기 제3 수단은 노드(C)와 접지 사이에 결합된 제2 커패시터(122)를 더 포함하는 것인 파워 온 리셋 회로.
제14항에 있어서, 상기 제1 및 제2 N-채널 트랜지스터(150, 152)는 영 임계 전압 장치인 것인 파워 온 리셋 회로.
제1 전위에 접속하기 위한 제1 단자(110)와;

제2 전위에 접속하기 위한 제2 단자와;

상기 제1 단자와 제1 노드 사이에 결합된 제1 커패시터(120)와;

입력단과 상기 제1 노드에 결합된 출력단을 갖는 인버터(130)와;

상기 인버터의 입력단과 상기 제2 단자 사이에 결합된 제2 커패시터(122)와;

상기 제1 노드에 전기적으로 결합되어 상기 제1 노드의 전위를 추종하는 전압 레벨을 출력하며, 상기 제1 단자와 상기 제2 단자 사이에 결합되고 각 게이트가 상기 제1 노드에 결합되는 한 쌍의 직렬-접속된 N-채널 트랜지스터를 포함하는 제1 수단(162)과;

상기 제2 커패시터(122)를 충전하며, 상기 제1 수단의 상기 출력 전압을 수신하도록 결합된 입력단과 상기 제2 커패시터에 결합된 출력단을 갖는 제2 수단(164)을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
제18항에 있어서, 상기 제2 수단은 상기 제2 커패시터의 충전 온셋을 지연하는 수단을 포함하는 것인 파워 온 리셋 회로.
(삭제)
제18항에 있어서, 각각의 상기 트랜지스터는 영 임계 전압을 갖는 것인 파워 온 리셋 회로.
제20항에 있어서, 상기 한 쌍의 트랜지스터(150, 152)는 제2 노드(B)에 결합되고, 상기 제2 수단은 상기 제1 단자와 제2 단자 사이에 직렬 결합된 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함하는데, 상기 트랜지스터의 게이트는 상기 제2 노드에 각각 결합되고; 상기 P-채널 트랜지스터의 소스 및 상기 N-채널 트랜지스터의 드레인은 상기 제2 커패시터를 충전하도록 결합된 것인 파워 온 리셋 회로.
제18항에 있어서, 상기 제1 단자는 전원 레일이고, 상기 제2 단자는 접지 레일인 것인 파워 온 리셋 회로.
전원 접속단(110)과;

접지 접속단과;

출력 노드(A)와;

상기 전원 노드와 상기 출력 노드 사이에 결합된 제1 커패시터(120)와;

상기 전원 접속단과 상기 접지 접속단 사이에 직렬 결합되고 노드(B)에도 결합되는 제1 및 제2 트랜지스터(150, 152)와;

상기 전원 접속단과 상기 접지 접속단 사이에 직렬 결합되고 노드(C)에도 결합되며, 노드(B)에 결합된 게이트를 각각 갖는 제3 및 제4 트랜지스터(140, 142)와;

노드(C)와 상기 접지 접속단 사이에 결합된 제2 커패시터(122)와;

노드(C)에 결합된 입력단과 노드(A)에 결합된 출력단을 갖는 제1 인버터(130)와;

상기 출력 노드를 상기 제1 및 제2 트랜지스터의 게이트 단자에 결합하는 궤환 경로(160)를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
제24항에 있어서, 상기 제1 및 제2 트랜지스터(150, 152)는 영 임계 전압 N-채널 장치인 것인 파워 온 리셋 회로.
제24항에 있어서, 상기 제3 트랜지스터(140)는 P-채널 장치이고, 상기 제4 트랜지스터(142)는 영 임계 전압 N-채널 장치인 것인 파워 온 리셋 회로.
제24항에 있어서, 상기 제1 및 제2 트랜지스터는 영 임계 전압 N-채널 장치이고, 상기 제3 트랜지스터는 P-채널 장치이며, 상기 제4 트랜지스터는 영 임계 전압 N-채널 장치인 것인 파워 온 리셋 회로.
제27항에 있어서, 상기 출력 노드에 결합된 입력단을 갖는 제2 인버터(106)를 더 포함하며, 상기 출력 노드는 리셋 신호를 제공하고 상기 제2 인버터의 출력은 상기 리셋 신호의 보수를 제공하는 것인 파워 온 리셋 회로.
제28항에 있어서, 상기 제2 인버터(106)의 출력단에 결합된 입력단을 갖는 제3 인버터(102)와, 상기 제3 인버터의 출력단에 결합되는 제4 인버터(104)를 더 포함하며, 상기 제3 인버터의 출력은 상기 리셋 신호를 제공하고 상기 제4 인버터의 출력은 상기 리셋 신호의 보수를 제공하는 것인 파워 온 리셋 회로.