JPH0654868B2

JPH0654868B2 - リセツト回路

Info

Publication number: JPH0654868B2
Application number: JP62055798A
Authority: JP
Inventors: 伴　　博行
Original assignee: 日本電装株式会社
Priority date: 1987-03-11
Filing date: 1987-03-11
Publication date: 1994-07-20
Anticipated expiration: 2009-07-20
Also published as: JPS63221711A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体装置のリセット回路に関し、特にＭＯＳ
集積回路に内蔵されるリセット回路に関する。本発明は
たとえば表示素子を駆動するＭＯＳ集積回路素子に使用
される。

［従来技術］電源電圧が立上がる時に発生する電子回路の誤動作を防
ぐパワー・オン・リセット回路は知られている。上記パ
ワー・オン・リセット回路は電源電圧の立ち上がりより
も遅れて、制御信号を発生し、上記制御信号は表示用ド
ライバー段等の出力段を制御して誤表示または誤動作を
防止する。

上記説明からわかるようにパワー・オン・リセット回路
は電源電圧の立ち上がり波形を所定時間遅延する遅延回
路機能と、そして上記立ち上がり波形を所定のレベルの
２値化制御信号に変換する非直線回路機能の両方を備え
る。

上記回路機能を達成するために、エンハンスメント形Ｍ
ＯＳトランジスタをドライバーとして使用するソース接
地回路によって構成されるパワー・オン・リセット回路
が既に提案されている。

例えば、特開昭和５９年２０８６２１号は初段ソース接
地回路の負荷素子としてコンデンサを使用するＭＯＳパ
ワー・オン・リセット回路を提案する。

上記初段ソース接地回路段の出力接点は第２のコンデン
サを負荷とするＣＭＯＳインバータ段に出力信号電圧を
送り、上記ＣＭＯＳインバータ段の出力電圧はさらにコ
ンパレータであるインバータによって２値化され、出力
用制御電圧となる。

上記従来技術において、上記ＭＯＳトランジスタとその
負荷コンデンサの時定数によって制限されるので初段ソ
ース接地回路の出力電圧の立ち上がりは遅れる。

容量負荷を有する第２段ＣＭＯＳインバータ回路の動作
も基本的に上記初段ソース接地回路と基本的に同じであ
る。従って上記先行技術に開始されるＭＯＳパワー・オ
ン・リセット回路は本質的に負荷容量とＭＯＳトランジ
スタを備える多段のソース接地充放電回路である事が理
解される。

本出願人によって以前に出願された他のＭＯＳパワー・
オン・リセット回路の初段ソース接地回路は、駆動用Ｍ
ＯＳトランジスタとその負荷抵抗から成る。

上記ＭＯＳトランジスタはエンハンスメント形であり、
さらにそのゲートとドレインは接続されている。そして
第２段ソース接地回路は同様に駆動用ＭＯＳトランジス
タとその負荷抵抗から成る。

上記初段ソース接地回路のＭＯＳトランジスタは第２段
ソース接地回路のＭＯＳトランジスタと逆導電形であ
る。そして上記第２段ソース接地回路の出力電圧は２値
回路を介して出力され、出力用制御電圧となる。

上記説明から本出願人の前に提案したＭＯＳパワー・オ
ン・リセット回路は本質的に負荷抵抗とＭＯＳトランジ
スタを備える多段ソース接地回路である事がわかる。

上記先行技術の説明が以下に整理される。

第１のＭＯＳパワー・オン・リセット回路はそれぞれ容
量負荷を有する多段ソース接地回路を含む。従って、そ
れは以下において容量負荷形ＭＯＳパワー・オン・リセ
ット回路と略称される。

第２のＭＯＳパワー・オン・リセット回路はそれぞれ抵
抗負荷を有する多段ソース接地回路を含む。従ってそれ
は以下において抵抗負荷形ＭＯＳパワー・オン・リセッ
ト回路と略称される。

［発明が解決しようとする問題点］上記容量負荷形ＭＯＳパワー・オン・リセット回路は出
力電圧の立ち上がり特性がＣＲ時定数に依存するので、
電源電圧の立ち上がりが遅い時には電源電圧が確立され
る前に制御信号を出力する危険がある。

Ｃ（容量）とＲ（抵抗）を増加すれば、上記問題は防止
可能である。しかし、大きなＣとＲをＩＣ内部に集積す
る事は簡単ではなくかなりのコスト増加を招く。

ＣとＲを外付けする方法も実装容積とコストのかなりの
増加を招く。更に、電源電圧が急速に確立された時には
ただちにパワー・オン・リセット回路から制御信号を発
生して回路を出力可能状態にする必要がある場合も多
い。しかし、上記容量負荷形ＭＯＳパワー・オン・リセ
ット回路の出力電圧立上がり特性は一定である。

上記抵抗負荷形ＭＯＳパワー・オン・リセット回路は容
量を使用しないので、出力される制御電圧は電源電圧の
急速な立ち上がり特性に十分追従できる。しかし、この
抵抗負荷形ＭＯＳパワー・オン・リセット回路の問題は
電力消費が大きい事である。

従って本発明は上記問題点を改良する事を目的とする。
本発明の具体的な目的の一つは、電源電圧の立ち上がり
および立ち下がり時の誤動作を低減するＭＯＳリセット
回路の開発である。本発明の他の目的はＭＯＳ集積回路
に内蔵できる低コストＭＯＳパワー・オン・リセット回
路の開発である。

［問題点を解決するための手段及び作用］本発明の基本的な構成は、第１のしきい値電圧を有するとともにゲート電極及びド
レイン電極が接続される第１導電型のエンハンスメント
型ＭＯＳトランジスタと抵抗性負荷素子とを直列接続し
てなる第１のソース接地回路段と、第２のしきい値電圧
を有するとともに前記第１のソース接地回路段の出力電
圧がゲート電極に入力される第２導電型のエンハンスメ
ント型ＭＯＳトランジスタと抵抗性負荷素子とを直列接
続してなる第２のソース接地回路段とを少なくとも有す
る加算しきい値回路部と、前記加算しきい値回路部の前記両ＭＯＳトランジスタの
少なくとも一方の導通により導通して容量性負荷素子を
充電するエンハンスメント型ＭＯＳトランジスタを有す
る積分回路部と、少なくとも前記積分回路部の積分出力電圧が入力される
とともに、電源電圧に立ち上がり開始時点から前記加算
しきい値回路部の出力遅延及び前記積分回路部の出力遅
延の和に等しい時間だけ遅延してリセット信号を出力す
るリセット信号出力回路部とを備えることを特徴とする
リセット回路である。

すなわち、本発明は、（ａ）第１導電型のＭＯＳＴを駆
動素子とする初段の抵抗負荷ソース接地回路段（抵抗負
荷インバッタ回路）と、（ｂ）第２導電型のＭＯＳＴを
駆動素子とする次段の抵抗負荷ソース接地回路段（抵抗
負荷インバータ回路）とにより加算しきい値回路部を構
成し、更に、（ｃ）上記両ＭＯＳＴの少なくとも一方の
導通により導通して容量性負荷素子を充電するＭＯＳＴ
を有する積分回路部と、（ｄ）上記回路部から入力され
る遅延信号に基づき、電源電圧に立ち上がり開始時点か
ら加算しきい値回路部の出力遅延及び積分回路部の出力
遅延の和に等しい時間だけ遅延してリセット信号を出力
するリセット信号出力回路部とにより、リセット回路を
構成するものである。

このようにすれば、加算しきい値回路部による等価的に
加算しきい値とみなせる大きなしきい値電圧により得ら
れる遅延（以下、加算しきい値遅延という）と、積分回
路部のＣＲ時定数により得られる遅延（以下、積分遅延
という）の和に等しい遅延時間だけ、電源電圧Ｖｄｄの
立ち上がり時点からリセット信号を遅延することができ
る。

［実施例］第１図は本発明の１実施例を表わす等価回路図である。

初段ソース接地回路（本発明でいう第１のソース接地回
路段）５１は駆動用素子であるＰＭＯＳトランジスタ１
とその負荷抵抗６からなる。

上記ＰＭＯＳトランジスタ１のソースは第１電源端Ｖｄ
ｄに接続され、ドレンは抵抗６を介して第２電源端Ｖｓ
ｓに接続される。

また、ゲートとドレンとは接続されている。第２段ソー
ス接地回路（本発明でいう第２のソース接地回路段であ
って、初段ソース接地回路５１とともに本発明でいう加
算しきい値回路部を構成する）５２はＮＭＯＳトランジ
スタ３とその負荷抵抗７で構成される。該ＮＭＯＳトラ
ンジスタ３のソースは第２電源端Ｖｓｓに接続され、ド
レンは抵抗７を介して第１電源端Ｖｄｄに接続される。

第３段ＣＭＯＳインバータ回路（本発明でいう積分回路
部）５３はＰＭＯＳトランジスタ２と、ＮＭＯＳトラン
ジスタ４と、その負荷素子であるコンデンサ８とによっ
て構成される。ＣＭＯＳインバータ５３の出力接点ｃは
コンデンサ８を介して、第２電源端Ｖｓｓに接続され
る。

上記初段ソース接地回路５１の出力接点ａは第２段ソー
ス接地回路５２の駆動用トランジスタ３のゲートに接続
される。また、第２段ソース接地回路５２の出力接点ｂ
は第３段ＣＭＯＳインバータ５３の駆動用トランジスタ
２と４のゲートに接続される。第３段ＣＭＯＳインバー
タ５３の出力接点ｃはシュミットトリガ（本発明でいう
リセット信号出力回路部）５の入力端子に接続される。

上記各段の駆動用トランジスタ１、２、３、４はそれぞ
れエンハンスメント形式であり、しきい値電圧をもつ。
トランジスタ１のドレンとソースを接続することによっ
てそのドレンの電圧がゲートにフィードバックされる。
その結果、このソース接地回路の出力接点電圧の立上が
りは電源電圧Ｖｄｄの立上がりに比べて遅れる。又トラ
ンジスタ１がエンハンスメント形であるので、その出力
接点ａは電源電圧がしきい値電圧を越えた後で電圧上昇
を開始する。

同様に第２段ソース接地回路５２の駆動用トランジスタ
３は第１段ソース接地回路５１の出力電圧がトランジス
タ３のしきい値電圧を越えた後で、導通を開始する。従
って、第２段ソース接地回路５２の出力接点ｂでは、ト
ランジスタ１とトランジスタ３のしきい値電圧分だけ立
上がりが遅れる。

第３段ＣＭＯＳインバータ５３はコンデンサ８を負荷と
して持つ積分回路である。

トランジスタ３がターンオフしている時に、電源電圧Ｖ
ｄｄがトランジスタ４のしきい値電圧以上であればトラ
ンジスタ４がターンオンし、コンデンサ８は放電され、
トランジスタ２はターンオフする。Ｖｄｄが更に増加す
れば、トランジスタ３がターンオンし、出力接点ｂの電
圧Ｖｂがトランジスタ４のしきい値電圧より低くなる。
その結果、トランジスタ４は遮断され、トランジスタ２
はターンオンされ、コンデンサ８が充電される。従っ
て、出力接点ｃから出力される出力電圧ＶｃはＶｄｄの
立上がりに比較してトランジスタ１、３の各しきい値電
圧の遅れ分の和、及びトランジスタ２とコンデンサ８か
らなる積分回路の時定数の分だけ遅れる。

第３段ＣＭＯＳインバータ５３の出力電圧Ｖｃはシュミ
ットトリガ５に入力され、ヒシテリシスをもった２値情
報に変換される。なお、ここでシュミットトリガ５の代
わりにＣＭＯＳインバータ又はコンパレータ等の２値回
路を使用することも可能である。

以下に上記回路の動作を説明する。

ただし、各エンハンスメントＭＯＳトランジスタ１、
２、３のしきい値電圧の絶対値は等しく、｜Ｖｔ｜であ
るとし、また、低位電源Ｖｓｓは０Ｖであるとする。な
お、抵抗６と７は必要十分に大きいとする。

Ｉ）電源電圧Ｖｄｄが立ち上がる条件において、第１段
ソース接地回路の出力電圧Ｖａは：Ｖａ＝Ｖｓｓ＝Ｏ［Ｖ］（Ｖｄｄ＜｜Ｖｔ｜；Ｔｒ１ＯＦＦ）また、Ｖａ≒Ｖｄｄ−｜Ｖｔ｜（Ｖｄｄ＞｜Ｖｔ｜；Ｔｒ１ＯＮ）である。故にｂ点の電位Ｖｂは、Ｖｂ≒Ｖｄｄ（Ｖｄｄ＜２｜Ｖｔ｜；Ｔｒ３ＯＦＦ）また、Ｖｂ≒Ｖｓｓ＝Ｏ［Ｖ］（Ｖｄｄ＞２｜Ｖｔ｜；Ｔｒ３ＯＮ）である。

故にＣ点の電位Ｖｃは、Ｖｃ＝Ｖｓｓ＝０［ｖ］（Ｖｄｄ＜２｜Ｖｔ｜；Ｔｒ２ＯＦＦ、Ｔｒ４Ｏ
Ｎ）である。故にこのとき、Ｖ_０＝０［ｖ］（Ｖ_０はシュミットリガ５の出力電圧）即ち、Ｖ_０はローレベルである。

また、Ｖｄｄが上昇し、Ｖｄｄ＞２｜Ｖｔ｜となると、Ｖｒ２がターンオンし、
Ｔｒ４がターンオフし、コンデンサ８が充電される。

該充電によりＶｃがＶｃ＞Ｖｐ（Ｖｐはシュミットリガ５の出力電圧がＨレベルに変化
する時のシュミットトリガ５の入力電圧）となると、Ｖ
_０はハイレベルに反転する。

以後、ＶｃはＶｄｄに達し、シュミット５の出力電圧Ｖ
ｏはハイレベルを維持する。

トランジスタ２の導通抵抗をＲｏ、コンデンサ８の容量
をＣｏとする。Ｒｏは周知のＭＯＳトランジスタの飽和
及び非飽和電流式から求められるチャンネル抵抗の関数
である。

第２図は電源電圧が遅く変革する時の電源電圧波形図で
あり、第３図は電源電圧が急激に立ち上がる時の電圧波
形図である。

Ｖｄｄが２｜Ｖｔ｜に達する時間Ｔｏとし、そしてＶｃ
がＶｐに達する時間をＴ１とする。

Ｔ１は次の式で表わされる。

Ｔ１＝Ｔｏ−Ｃｏ・Ｒｏ・Ｉｎ（１−Ｖｐ／Ｖｄｄ）実際には、電源電圧が急激に立ち上がる時はＴｏはほと
んど無視できる。即ち、第２図、第３図からわかるよう
に、ソース接地回路５３の出力接点ｃの出力電圧Ｖｃは
Ｖｄｄが２｜Ｖｔ｜を越えた後で立ち上がりを開始す
る。

従って、シュミットリガ５の出力電圧Ｖｏは、電源電圧
の立ち上がり特性が異なっても、少なくとも時間Ｔｏ、
実際にはＴ１の間ローレベルを維持できる事がわかる。

その結果、Ｖｄｄが必要十分に確立された後で、出力信
号電圧Ｖ０は反転を開始し、コンデンサ８の容量はソー
ス接地回路５１、５２による出力電圧遅れの分だけ小型
化できる。

II）電源電圧Ｖｄｄが立ち下がる時に、第３段ＣＭＯＳインバータ５３の出力電圧ＶｃはＶｄｄ
の下降と共に下降する。又、Ｖｄｄ＜２｜Ｖｔ｜の時
に、ＭＯＳトランジスタ２は遮断されＭＯＳトランジス
タ４はターンオンする。従って、コンデンサ８の放電時
間はＭＯＳトランジスタ４のチャンネル抵抗の設定によ
り、自由に変更できる。

上記放電により、出力電圧ＶｃはＶｓｓ＝０Ｖになり、
シュミット５の出力電圧Ｖｏもローレベルになる。

電源電圧Ｖｄｄが２｜Ｖｔ｜以下にならず、再び上昇す
る時は、出力電圧Ｖｏはハイレベルを維持し続ける。即
ち、瞬時的な電源電圧変動があってもＶ_０は安定してハ
イレベルを維持できる。

出力接点ａの電位を変える例を第４図に示す。これはＭ
ＯＳトランジスタ１のドレンと、出力接点ａ間にＭＯＳ
トランジスタ１と同じ構造のＰＭＯＳトランジスタ１′
を追加したものである。この場合、ＰＭＯＳトランジス
タは必要に応じて２個、３個、……と増やす事も出来
る。また、ＰＭＯＳトランジスタのゲート電圧を抵抗分
割等別の方法で入力し、トランジスタのＯＮ開始電圧を
変更する事も可能である。

なお、抵抗６、７を各種の負荷用ＭＯＳトランジスタで
置換できる事も可能である。

第５図は第１図の初段ソース接地回路のＭＯＳトランジ
スタ３と出力接点ｂ間にＭＯＳトランジスタ３と同じ構
造のＭＯＳトランジスタ３′を付加したものであり、第
４図と同様の議論が成り立つ。

第６図は、ＰＭＯＳトランジスタ１とＮＭＯＳトランジ
スタ３との接続位置を変えた例を示す。論理が逆転する
ため、インバータ５０を追加して論理を合せてある。イ
ンバータ５０の省略も可能である。

［効果］上記説明したように本発明のリセット回路は、大きな加
算しきい値遅延と積分遅延という特性が異なる二種類の
遅延特性を組み合わせているので、次のような効果を奏
することができる。

すなわち、本発明のリセット信号遅延方式は、電源電圧
Ｖｄｄの立ち上がりが相当遅い場合でも、電源電圧Ｖｄ
ｄが導電型が異なる２種類のエンハンスメント型ＭＯＳ
トランジスタのしきい値電圧の和（例えば各しきい値電
圧が１Ｖであれば、合計２Ｖとなる）に達するまでは、
加算しきい値回路部の出力は反転せず、少なくともこの
時点以降から積分遅延がスタートするので、積分遅延だ
けの場合の欠点である充分に電源電圧Ｖｄｄが確立する
前にリセット信号が出力されてしまうというの欠点を解
決することができる。

また、本発明のリセット信号遅延方式は、しきい値によ
る遅延だけでリセット信号の遅延を発生する場合に比べ
て、電源電圧Ｖｄｄの立ち上がりが極めて速い場合で
も、積分遅延の存在により、電源電圧Ｖｄｄの立ち上が
り開始とほとんど同時にリセット信号が出力されてしま
うということがない。したがって、電源電圧の立上がり
および立ち下がり特性に左右されず、確実にパワー・オ
ン・リセット信号を発生する事が可能になる。また、充
電時定数を大きくとることにより、瞬時的な電源電圧変
動があっても誤動作しない。

【図面の簡単な説明】

第１図は本発明のＭＯＳリセット回路の１実施例等価回
路図である。第２図と第３図は第１図のパワー・オン・
リセット回路の立ち上がり波形図である。第４図は第１
図の初段ソース接地回路の変形実施例の等価回路図であ
る。第５図は第１図の初段ソース接地回路の変形実施例
の等価回路図である。第６図は第１図のＭＯＳリセット
回路の変形実施例の等価回路図である。６……負荷抵抗７……負荷抵抗、８……負荷コンデンサ５１……初段ソース接地回路５２……第２段ソース接地回路５３……第３段ＣＭＯＳインバータ

Claims

【特許請求の範囲】

【請求項１】第１のしきい値電圧を有するとともにゲー
ト電極及びドレイン電極が接続される第１導電型のエン
ハンスメント型ＭＯＳトランジスタと抵抗性負荷素子と
を直列接続してなる第１のソース接地回路段と、第２の
しきい値電圧を有するとともに前記第１のソース接地回
路段の出力電圧がゲート電極に入力される第２導電型の
エンハンスメント型ＭＯＳトランジスタと抵抗性負荷素
子とを直列接続してなる第２のソース接地回路段とを少
なくとも有する加算しきい値回路部と、前記加算しきい値回路部の前記両ＭＯＳトランジスタの
少なくとも一方の導通により導通して容量性負荷素子を
充電するエンハンスメント型ＭＯＳトランジスタを有す
る積分回路部と、少なくとも前記積分回路部の積分出力電圧が入力される
とともに、電源電圧に立ち上がり開始時点から前記加算
しきい値回路部の出力遅延及び前記積分回路部の出力遅
延の和に等しい時間だけ遅延してリセット信号を出力す
るリセット信号出力回路部とを備えることを特徴とする
リセット回路。