JP2689622B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JP2689622B2 JP2689622B2 JP18400589A JP18400589A JP2689622B2 JP 2689622 B2 JP2689622 B2 JP 2689622B2 JP 18400589 A JP18400589 A JP 18400589A JP 18400589 A JP18400589 A JP 18400589A JP 2689622 B2 JP2689622 B2 JP 2689622B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は相補型MOSトランジスタにより構成されたパ
ワーオンリセット回路に関する。
ワーオンリセット回路に関する。
［従来の技術］ 第２図は従来のパワーオンリセット回路を示す回路図
である。
である。
従来のパワーオンリセット回路は、２種類の分圧特性
を持つ分圧回路10と、この分圧回路10の２つの出力を比
較するコンパレータ回路20とにより構成されている。
を持つ分圧回路10と、この分圧回路10の２つの出力を比
較するコンパレータ回路20とにより構成されている。
分圧回路10は、第１の分圧回路及び第２の分圧回路に
より構成されている。第１の分圧回路は電源３と接地４
との間に抵抗R1，R2及びダイオードD1，D2，D3が直列に
接続されて構成されており、第２の分圧回路は電源３と
接地４との間に抵抗R3及びダイオードD4，D5，D6が直列
に接続されて構成されている。そして、この第１の分圧
回路の抵抗R1とR2との接続部Ａと、第２の分圧回路の抵
抗R3とダイオードD4との接続部Ｂとがコンパレータ20に
接続されている。
より構成されている。第１の分圧回路は電源３と接地４
との間に抵抗R1，R2及びダイオードD1，D2，D3が直列に
接続されて構成されており、第２の分圧回路は電源３と
接地４との間に抵抗R3及びダイオードD4，D5，D6が直列
に接続されて構成されている。そして、この第１の分圧
回路の抵抗R1とR2との接続部Ａと、第２の分圧回路の抵
抗R3とダイオードD4との接続部Ｂとがコンパレータ20に
接続されている。
コンパレータ20は次のように構成されている。即ち、
ＰチャネルトランジスタQ1，Q2のソースは電源３に接続
されており、この２つのトランジスタQ1，Q2のゲートは
トランジスタQ1のドレインに接続されている。これによ
り、カレントミラー回路が形成されている。トランジス
タQ1のドレインにはＮチャネルトランジスタQ3のドレイ
ンが接続されており、このトランジスタQ3のゲートが分
圧回路10の接続部Ａと接続されている。また、トランジ
スタQ2のドレインにはＮチャネルトランジスタQ4のドレ
インが接続されており、このトランジスタQ4のゲートが
分圧回路10の接続部Ｂに接続されている。これらトラン
ジスタQ3及びQ4のソースは相互に接続されており、この
接続部と接地４との間にはＮチャネルトランジスタQ5が
介挿されている。このトランジスタQ5のゲートはバイア
ス端子１に接続されている。
ＰチャネルトランジスタQ1，Q2のソースは電源３に接続
されており、この２つのトランジスタQ1，Q2のゲートは
トランジスタQ1のドレインに接続されている。これによ
り、カレントミラー回路が形成されている。トランジス
タQ1のドレインにはＮチャネルトランジスタQ3のドレイ
ンが接続されており、このトランジスタQ3のゲートが分
圧回路10の接続部Ａと接続されている。また、トランジ
スタQ2のドレインにはＮチャネルトランジスタQ4のドレ
インが接続されており、このトランジスタQ4のゲートが
分圧回路10の接続部Ｂに接続されている。これらトラン
ジスタQ3及びQ4のソースは相互に接続されており、この
接続部と接地４との間にはＮチャネルトランジスタQ5が
介挿されている。このトランジスタQ5のゲートはバイア
ス端子１に接続されている。
トランジスタQ2及びQ4の接続部は出力段のＰチャネル
トランジスタQ6のゲートに接続されている。このトラン
ジスタQ6のソースは電源３に接続されている。また、こ
のトランジスタQ6のドレインはＮチャネルトランジスタ
Q7のドレインに接続されていると共に、出力端子２に接
続されている。トランジスタQ7はそのソースが接地４に
接続されており、そのゲートがバイアス端子１に接続さ
れている。
トランジスタQ6のゲートに接続されている。このトラン
ジスタQ6のソースは電源３に接続されている。また、こ
のトランジスタQ6のドレインはＮチャネルトランジスタ
Q7のドレインに接続されていると共に、出力端子２に接
続されている。トランジスタQ7はそのソースが接地４に
接続されており、そのゲートがバイアス端子１に接続さ
れている。
上述の如く構成されたパワーオンリセット回路におい
ては、電源３の電圧VDDが変化すると分圧回路の接続部
Ａ及びＢの電位が夫々所定の変化率で変化する。この変
化率は抵抗R1，R2，R3及びダイオードD1，D2，D3，D4，
D5，D6により決定される。この接続部Ａ及びＢの電位は
電源電圧VDDが特定の電圧になったときに一致する。ま
た、電源電圧VDDが、接続部Ａ及びＢの電位が一致する
特定の電圧よりも小さいとき、接続部Ａの電位は接続部
Ｂの電位に比して高くなり、このパワーオンリセット回
路の出力端子２は“０レベル”になる。
ては、電源３の電圧VDDが変化すると分圧回路の接続部
Ａ及びＢの電位が夫々所定の変化率で変化する。この変
化率は抵抗R1，R2，R3及びダイオードD1，D2，D3，D4，
D5，D6により決定される。この接続部Ａ及びＢの電位は
電源電圧VDDが特定の電圧になったときに一致する。ま
た、電源電圧VDDが、接続部Ａ及びＢの電位が一致する
特定の電圧よりも小さいとき、接続部Ａの電位は接続部
Ｂの電位に比して高くなり、このパワーオンリセット回
路の出力端子２は“０レベル”になる。
［発明が解決しようとする課題］ しかしながら、上述した従来のパワーオンリセット回
路においては、電源３と接地４との間に３つのトランジ
スタ（Q1，Q3，Q5又はQ2，Q4，Q5）が直列３段に接続さ
れているため、電源３の電圧VDDがこの３つのトランジ
スタのスレッショルド電圧を加えた電圧よりも低い場合
はコンパレータ20が正常に動作せず、パワーオンリセッ
ト回路の出力が不安定になる。
路においては、電源３と接地４との間に３つのトランジ
スタ（Q1，Q3，Q5又はQ2，Q4，Q5）が直列３段に接続さ
れているため、電源３の電圧VDDがこの３つのトランジ
スタのスレッショルド電圧を加えた電圧よりも低い場合
はコンパレータ20が正常に動作せず、パワーオンリセッ
ト回路の出力が不安定になる。
一方、このパワーオンリセット回路に接続される論理
回路においては、例えばインバータは１個のＰチャネル
トランジスタと１個のＮチャネルトランジスタとにより
直列２段で構成されている。このように２個のトランジ
スタが直列に接続された論理回路がその動作を停止する
電圧は、パワーオンリセット回路のコンパレータ20に比
して、トランジスタ１個のスレッショルド電圧分（約1
V）だけ低い。従って、電源３の電圧VDDが下がっていく
場合、一旦リセット信号が出力されても内部論理回路が
完全に動作を停止する電圧まで下がる間にコンパレータ
20が正常に動作せずにリセットが解除されてしまうこと
がある。
回路においては、例えばインバータは１個のＰチャネル
トランジスタと１個のＮチャネルトランジスタとにより
直列２段で構成されている。このように２個のトランジ
スタが直列に接続された論理回路がその動作を停止する
電圧は、パワーオンリセット回路のコンパレータ20に比
して、トランジスタ１個のスレッショルド電圧分（約1
V）だけ低い。従って、電源３の電圧VDDが下がっていく
場合、一旦リセット信号が出力されても内部論理回路が
完全に動作を停止する電圧まで下がる間にコンパレータ
20が正常に動作せずにリセットが解除されてしまうこと
がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、電源電圧がパワーオンリセット回路を構成するコン
パレータの最小動作電源電圧以下であっても、パワーオ
ンリセット回路に接続された内部演算論理回路等が完全
に動作を停止する電源電圧に到達するまで前記コンパレ
ータの出力を固定し、論理回路等をリセット状態に保持
することができるパワーオンリセット回路を提供するこ
とを目的とする。
て、電源電圧がパワーオンリセット回路を構成するコン
パレータの最小動作電源電圧以下であっても、パワーオ
ンリセット回路に接続された内部演算論理回路等が完全
に動作を停止する電源電圧に到達するまで前記コンパレ
ータの出力を固定し、論理回路等をリセット状態に保持
することができるパワーオンリセット回路を提供するこ
とを目的とする。
［課題を解決するための手段］ 本発明に係るパワーオンリセット回路は、電源電圧を
分圧すると共に、その分圧比が特定の電源電圧のときに
一致する異なる分圧特性を持つ２つの分圧回路と、Ｐチ
ャネルトランジスタ及びＮチャネルトランジスタにより
構成された出力段を有し前記２つの分圧回路で分圧され
た電圧を比較するコンパレータと、前記Ｐチャネルトラ
ンジスタのゲートと電源との間に接続された容量と、前
記コンパレータの出力と接地との間に接続されそのゲー
トが前記Ｐチャネルトランジスタのゲートに接続された
Ｎチャネルトランジスタとを有することを特徴とする。
分圧すると共に、その分圧比が特定の電源電圧のときに
一致する異なる分圧特性を持つ２つの分圧回路と、Ｐチ
ャネルトランジスタ及びＮチャネルトランジスタにより
構成された出力段を有し前記２つの分圧回路で分圧され
た電圧を比較するコンパレータと、前記Ｐチャネルトラ
ンジスタのゲートと電源との間に接続された容量と、前
記コンパレータの出力と接地との間に接続されそのゲー
トが前記Ｐチャネルトランジスタのゲートに接続された
Ｎチャネルトランジスタとを有することを特徴とする。
［作用］ 本発明においては、コンパレータの出力段のＰチャネ
ルトランジスタのゲートと電源との間に容量が接続され
ている。また、パワーオンリセット回路の出力端子と接
地との間にＮチャネルトランジスタが介挿されており、
このトランジスタのゲートは前記Ｐチャネルトランジス
タのゲートに接続されている。従って、このＮチャネル
トランジスタのゲートは前記容量の一方の電極にも接続
されている。
ルトランジスタのゲートと電源との間に容量が接続され
ている。また、パワーオンリセット回路の出力端子と接
地との間にＮチャネルトランジスタが介挿されており、
このトランジスタのゲートは前記Ｐチャネルトランジス
タのゲートに接続されている。従って、このＮチャネル
トランジスタのゲートは前記容量の一方の電極にも接続
されている。
電源電圧が特定の電圧まで降下すると、パワーオンリ
セット回路の出力端子にはリセット信号が出力される
が、このとき前記容量には電荷が蓄積される。電源電圧
が更に降下してコンパレータの動作が不安定になった場
合、この容量に蓄積された電荷により前記Ｎチャネルト
ランジスタはオン状態に保持されるため出力端子の電位
は変化することなく、リセット信号を維持できる。
セット回路の出力端子にはリセット信号が出力される
が、このとき前記容量には電荷が蓄積される。電源電圧
が更に降下してコンパレータの動作が不安定になった場
合、この容量に蓄積された電荷により前記Ｎチャネルト
ランジスタはオン状態に保持されるため出力端子の電位
は変化することなく、リセット信号を維持できる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例を示す回路図である。
本実施例の回路が従来の回路と異なる点は、容量Ｃ及
びトランジスタQ8が新たに設けられていることにあり、
その他の構成は基本的には従来のパワーオンリセット回
路と同様であるので、第１図において第２図と同一物に
は同一符号を付してその詳しい説明は省略する。
びトランジスタQ8が新たに設けられていることにあり、
その他の構成は基本的には従来のパワーオンリセット回
路と同様であるので、第１図において第２図と同一物に
は同一符号を付してその詳しい説明は省略する。
本実施例においては、電源３とコンパレータ20の出力
段のトランジスタQ6のゲートとの間に容量Ｃが接続され
ている。また、出力端子２と接地４との間にはＮチャネ
ルトランジスタQ8が介挿されており、このトランジスタ
Q8のゲートは容量ＣとトランジスタQ6のゲートとの接続
部に接続されている。
段のトランジスタQ6のゲートとの間に容量Ｃが接続され
ている。また、出力端子２と接地４との間にはＮチャネ
ルトランジスタQ8が介挿されており、このトランジスタ
Q8のゲートは容量ＣとトランジスタQ6のゲートとの接続
部に接続されている。
本実施例のパワーオンリセット回路は、電源電圧VDD
がコンパレータ20の最小動作電圧以上のときは従来のパ
ワーオンリセット回路と同様、電源電圧VDDの低下に伴
って出力端子２に“０レベル”を出力する。このとき、
容量Ｃには電荷が蓄積される。電源電圧VDDがコンパレ
ータ20の最小動作電圧以下になると、コンパレータ20の
動作が不安定になるが、コンパレータ20の出力段のＰチ
ャネルトランジスタQ6のゲートと電源３との間に接続さ
れた容量Ｃに電荷が蓄積されているので、トランジスタ
Q6のゲート電位はVDDに保持される。このときＮチャネ
ルトランジスタQ8のゲートにも同じ信号が入力されてい
るため、トランジスタQ8はオン状態になる。従って、出
力端子２は“０レベル”を維持する。
がコンパレータ20の最小動作電圧以上のときは従来のパ
ワーオンリセット回路と同様、電源電圧VDDの低下に伴
って出力端子２に“０レベル”を出力する。このとき、
容量Ｃには電荷が蓄積される。電源電圧VDDがコンパレ
ータ20の最小動作電圧以下になると、コンパレータ20の
動作が不安定になるが、コンパレータ20の出力段のＰチ
ャネルトランジスタQ6のゲートと電源３との間に接続さ
れた容量Ｃに電荷が蓄積されているので、トランジスタ
Q6のゲート電位はVDDに保持される。このときＮチャネ
ルトランジスタQ8のゲートにも同じ信号が入力されてい
るため、トランジスタQ8はオン状態になる。従って、出
力端子２は“０レベル”を維持する。
なお、容量Ｃの容量値は、コンパレータ20の負荷があ
まり大きくならない程度の値、例えば1pF以下であるこ
とが好ましい。また、ＮチャネルトランジスタQ8はＰチ
ャネルトランジスタQ6のスレッショルド電圧近傍でしか
動作しないため、オン抵抗の値が数100KΩ程度の駆動力
が弱いトランジスタでよい。
まり大きくならない程度の値、例えば1pF以下であるこ
とが好ましい。また、ＮチャネルトランジスタQ8はＰチ
ャネルトランジスタQ6のスレッショルド電圧近傍でしか
動作しないため、オン抵抗の値が数100KΩ程度の駆動力
が弱いトランジスタでよい。
［発明の効果］ 以上説明したように本発明によれば、コンパレータの
出力段のＰチャネルトランジスタのゲートと電源との間
に容量が接続されており、このＰチャネルトランジスタ
のゲート及び容量の接続部にそのゲートが接続されたＮ
チャネルトランジスタが出力端子と接地との間に介挿さ
れているから、電源電圧がコンパレータの動作が不安定
になる電圧以下に降下しても容量に蓄積された電荷によ
り前記Ｎチャネルトランジスタはオン状態に保持され
る。このため、電源電圧が降下した場合の論理回路に対
する確実なリセットを保証することができる。
出力段のＰチャネルトランジスタのゲートと電源との間
に容量が接続されており、このＰチャネルトランジスタ
のゲート及び容量の接続部にそのゲートが接続されたＮ
チャネルトランジスタが出力端子と接地との間に介挿さ
れているから、電源電圧がコンパレータの動作が不安定
になる電圧以下に降下しても容量に蓄積された電荷によ
り前記Ｎチャネルトランジスタはオン状態に保持され
る。このため、電源電圧が降下した場合の論理回路に対
する確実なリセットを保証することができる。
第１図は本発明の実施例を示す回路図、第２図は従来の
パワーオンリセット回路を示す回路図である。 1;バイアス端子、2;出力端子、3;電源、4;接地、10;分
圧回路、20;コンパレータ
パワーオンリセット回路を示す回路図である。 1;バイアス端子、2;出力端子、3;電源、4;接地、10;分
圧回路、20;コンパレータ
Claims (1)
- 【請求項１】電源電圧を分圧すると共に、その分圧比が
特定の電源電圧のときに一致する異なる分圧特性を持つ
２つの分圧回路と、Ｐチャネルトランジスタ及びＮチャ
ネルトランジスタにより構成された出力段を有し前記２
つの分圧回路で分圧された電圧を比較するコンパレータ
と、前記Ｐチャネルトランジスタのゲートと電源との間
に接続された容量と、前記コンパレータの出力と接地と
の間に接続されそのゲートが前記Ｐチャネルトランジス
タのゲートに接続されたＮチャネルトランジスタとを有
することを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400589A JP2689622B2 (ja) | 1989-07-17 | 1989-07-17 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400589A JP2689622B2 (ja) | 1989-07-17 | 1989-07-17 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348519A JPH0348519A (ja) | 1991-03-01 |
| JP2689622B2 true JP2689622B2 (ja) | 1997-12-10 |
Family
ID=16145658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18400589A Expired - Lifetime JP2689622B2 (ja) | 1989-07-17 | 1989-07-17 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689622B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000036732A (ja) * | 1998-07-17 | 2000-02-02 | Mitsubishi Electric Corp | パワーオンリセット回路並びに半導体装置 |
| JP6046522B2 (ja) | 2013-03-05 | 2016-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び無線通信装置 |
-
1989
- 1989-07-17 JP JP18400589A patent/JP2689622B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348519A (ja) | 1991-03-01 |
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