JP2000036732A - パワーオンリセット回路並びに半導体装置 - Google Patents
パワーオンリセット回路並びに半導体装置Info
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- JP2000036732A JP2000036732A JP10202624A JP20262498A JP2000036732A JP 2000036732 A JP2000036732 A JP 2000036732A JP 10202624 A JP10202624 A JP 10202624A JP 20262498 A JP20262498 A JP 20262498A JP 2000036732 A JP2000036732 A JP 2000036732A
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Abstract
(57)【要約】
【課題】 電源電圧投入時の電源の電位上昇の推移が緩
やかな場合でも電源電圧投入を確実に検出でき、内部回
路を初期化するのに十分な波形の/POR信号を発生する/P
OR回路、並びにこの/POR回路を備えた半導体装置を得る
ことを目的とする。 【解決手段】 この発明に係るパワーオンリセット回路
は、第１の電源電位モニタ回路と、第２の電源電位モニ
タ回路とで電源電位を検出し、この検出結果に応答して
パルス信号を出力し、このパルス信号に応答して動作す
るセット回路を/POR波形生成回路内に設け、パワーオン
リセット信号が電源電圧投入時の電源の電位上昇が緩や
かな場合でも確実に活性化電位になり、内部回路が初期
化される。
やかな場合でも電源電圧投入を確実に検出でき、内部回
路を初期化するのに十分な波形の/POR信号を発生する/P
OR回路、並びにこの/POR回路を備えた半導体装置を得る
ことを目的とする。 【解決手段】 この発明に係るパワーオンリセット回路
は、第１の電源電位モニタ回路と、第２の電源電位モニ
タ回路とで電源電位を検出し、この検出結果に応答して
パルス信号を出力し、このパルス信号に応答して動作す
るセット回路を/POR波形生成回路内に設け、パワーオン
リセット信号が電源電圧投入時の電源の電位上昇が緩や
かな場合でも確実に活性化電位になり、内部回路が初期
化される。
Description
【０００１】
【発明の属する技術分野】この発明は、電源電圧投入時
に半導体集積回路の各回路を初期状態にリセットするた
めのパワーオンリセット信号を発生するパワーオンリセ
ット回路、並びにそのパワーオンリセット回路を備えた
半導体装置に関する。
に半導体集積回路の各回路を初期状態にリセットするた
めのパワーオンリセット信号を発生するパワーオンリセ
ット回路、並びにそのパワーオンリセット回路を備えた
半導体装置に関する。
【０００２】
【従来の技術】パワーオンリセット回路とは、電源電圧
投入時に、投入された電源の電位上昇に応答して半導体
集積回路の所定の回路を初期化するための信号であるパ
ワーオンリセット信号を発生するための回路である。従
来のパワーオンリセット回路には、例えば、特開平5-16
8151号公報記載の電源電圧投入検出回路がある。このよ
うな従来のパワーオンリセット回路は、近年の進むシス
テムの複雑化、多様化、低電圧化等のさまざまな技術変
化によって電源電圧投入時の電源の電位上昇推移が非常
に緩やかになると、パワーオンリセット信号が確実に所
望の波形とならず、予定された内部回路のリセット、す
なわち初期化を確実に行えないことがあ
投入時に、投入された電源の電位上昇に応答して半導体
集積回路の所定の回路を初期化するための信号であるパ
ワーオンリセット信号を発生するための回路である。従
来のパワーオンリセット回路には、例えば、特開平5-16
8151号公報記載の電源電圧投入検出回路がある。このよ
うな従来のパワーオンリセット回路は、近年の進むシス
テムの複雑化、多様化、低電圧化等のさまざまな技術変
化によって電源電圧投入時の電源の電位上昇推移が非常
に緩やかになると、パワーオンリセット信号が確実に所
望の波形とならず、予定された内部回路のリセット、す
なわち初期化を確実に行えないことがあ
【０００３】図１９は、例えば特開平5-168151号公報に
記載されている電源電圧投入検出回路の基本構成を示し
たもので、これをもとに、具体的に説明する。
記載されている電源電圧投入検出回路の基本構成を示し
たもので、これをもとに、具体的に説明する。
【０００４】図２０は、電源が接地電位（０Ｖ）から電
源電位（５Ｖ）まで約５ｍｓかけて上昇する電源電圧投
入時の電源の電位上昇が緩やかな場合におけるパワーオ
ンリセット回路（以下/POR回路と称す)の各ノードの電
位変化を表したものである。
源電位（５Ｖ）まで約５ｍｓかけて上昇する電源電圧投
入時の電源の電位上昇が緩やかな場合におけるパワーオ
ンリセット回路（以下/POR回路と称す)の各ノードの電
位変化を表したものである。
【０００５】図１９において1c、2c、3c、4cは容量で、
特に1cは電源の電位上昇をモニタするための容量であ
る。i1、i2、i3、i4、i5はインバータ回路で、ラッチ回
路10にインバータi1およびi2が含まれる。20は、容量1c
に蓄えられた電荷を放電するための放電回路で、インバ
ータi5、放電用トランジスタ1、ダイオード接続された
トランジスタ2、接地電位と放電用トランジスタ1のゲー
トとの間に接続されたＮチャンネルトランジスタ3とを
含む。各インバータi1、i2、i3、i4、i5は、それぞれＮ
チャンネルトランジスタ1n、2n、3n、4n、5nとＰチャン
ネルトランジスタ1p、2p、3p、4p、5pとを含む。
特に1cは電源の電位上昇をモニタするための容量であ
る。i1、i2、i3、i4、i5はインバータ回路で、ラッチ回
路10にインバータi1およびi2が含まれる。20は、容量1c
に蓄えられた電荷を放電するための放電回路で、インバ
ータi5、放電用トランジスタ1、ダイオード接続された
トランジスタ2、接地電位と放電用トランジスタ1のゲー
トとの間に接続されたＮチャンネルトランジスタ3とを
含む。各インバータi1、i2、i3、i4、i5は、それぞれＮ
チャンネルトランジスタ1n、2n、3n、4n、5nとＰチャン
ネルトランジスタ1p、2p、3p、4p、5pとを含む。
【０００６】また、図１９において各インバータの出力
ノードをそれぞれn1、n2、n3、n4とし、放電用トランジ
スタ1のゲートノードをn20とする。
ノードをそれぞれn1、n2、n3、n4とし、放電用トランジ
スタ1のゲートノードをn20とする。
【０００７】次に動作について説明する。図２０におい
て時刻t0に電源が投入され、徐々に電源の電位が上昇し
始める。これに応じて、各インバータi1〜i5の出力ノー
ド及び/POR信号の電位が電源の電位上昇に追従するよう
に上昇し始める。この状態は、各インバータを構成する
ＮチャンネルトランジスタおよびＰチャンネルトランジ
スタのどちらもが微妙に導通して各インバータに貫通電
流が流れ、出力電位が電源電位にも接地電位にも確定し
ない中途半端な、かつ非常に不安定な状態である。各ノ
ードとも接続されたインバータ、容量および配線等の負
荷容量の影響によって多少の時間差、電位差を生じる
が、ほぼ電源の電位上昇に追従して上昇する。図１９に
おいてモニタ用容量1cは、その他の電位安定用容量2c、
3c、4cより容量値が比較的大きい。そのために電源の電
位上昇が遅いとノードn1の電位上昇も十分遅くなりイン
バータi2のＰチャンネルトランジスタ2pを介してノード
n2が充電され始める。さらに/POR信号が出力されるノー
ドn4の電位は、この/POR信号線が各内部回路まで配線さ
れているため、配線容量、抵抗などがその他のノードに
比べ大きくなる。故に、/POR信号はその他のノードに比
べて比較的遅い速度で電源の電位上昇に追従する。
て時刻t0に電源が投入され、徐々に電源の電位が上昇し
始める。これに応じて、各インバータi1〜i5の出力ノー
ド及び/POR信号の電位が電源の電位上昇に追従するよう
に上昇し始める。この状態は、各インバータを構成する
ＮチャンネルトランジスタおよびＰチャンネルトランジ
スタのどちらもが微妙に導通して各インバータに貫通電
流が流れ、出力電位が電源電位にも接地電位にも確定し
ない中途半端な、かつ非常に不安定な状態である。各ノ
ードとも接続されたインバータ、容量および配線等の負
荷容量の影響によって多少の時間差、電位差を生じる
が、ほぼ電源の電位上昇に追従して上昇する。図１９に
おいてモニタ用容量1cは、その他の電位安定用容量2c、
3c、4cより容量値が比較的大きい。そのために電源の電
位上昇が遅いとノードn1の電位上昇も十分遅くなりイン
バータi2のＰチャンネルトランジスタ2pを介してノード
n2が充電され始める。さらに/POR信号が出力されるノー
ドn4の電位は、この/POR信号線が各内部回路まで配線さ
れているため、配線容量、抵抗などがその他のノードに
比べ大きくなる。故に、/POR信号はその他のノードに比
べて比較的遅い速度で電源の電位上昇に追従する。
【０００８】時刻t1になると、/POR信号の電位がＮチャ
ンネルトランジスタ3のしきい値電圧以上になって、こ
のＮチャンネルトランジスタ3が導通する。そして、ノ
ードn20の電位が接地電位となり、放電用トランジスタ1
が非導通となる。
ンネルトランジスタ3のしきい値電圧以上になって、こ
のＮチャンネルトランジスタ3が導通する。そして、ノ
ードn20の電位が接地電位となり、放電用トランジスタ1
が非導通となる。
【０００９】時刻t2になると、ノードn1とノードn2の電
位上昇速度の微妙なバランスによって先にラッチ回路10
に含まれるインバータi1のＮチャンネルトランジスタ1n
が導通してＰチャンネルトランジスタ1pが非導通になっ
てしまう。そして、インバータi2のＮチャンネルトラン
ジスタ2nが非導通になりＰチャンネルトランジスタ2pが
導通してしまう。こうなると、いくら電源の電位が上昇
しても、インバータi1のＮチャンネルトランジスタ1nが
導通しているためノードn1の電位は中間電位のまま上昇
しない。換言すれば、電源の電位上昇によりノードn1に
電荷が蓄えられる先からトランジスタ1nにより放電され
る。すなわち、電源電位を全くモニタしなくなるわけで
ある。一方、ノードn2の電位はＰチャンネルトランジス
タ2pを介してさらに電源の電位上昇に追従する。ここ
で、図２０においては、電源電位が最終的に５Ｖになる
ため、中間電位を２．５Ｖとしたがトランジスタおよび
容量のサイズや構成、配線等により上下することは、言
うまでもない。
位上昇速度の微妙なバランスによって先にラッチ回路10
に含まれるインバータi1のＮチャンネルトランジスタ1n
が導通してＰチャンネルトランジスタ1pが非導通になっ
てしまう。そして、インバータi2のＮチャンネルトラン
ジスタ2nが非導通になりＰチャンネルトランジスタ2pが
導通してしまう。こうなると、いくら電源の電位が上昇
しても、インバータi1のＮチャンネルトランジスタ1nが
導通しているためノードn1の電位は中間電位のまま上昇
しない。換言すれば、電源の電位上昇によりノードn1に
電荷が蓄えられる先からトランジスタ1nにより放電され
る。すなわち、電源電位を全くモニタしなくなるわけで
ある。一方、ノードn2の電位はＰチャンネルトランジス
タ2pを介してさらに電源の電位上昇に追従する。ここ
で、図２０においては、電源電位が最終的に５Ｖになる
ため、中間電位を２．５Ｖとしたがトランジスタおよび
容量のサイズや構成、配線等により上下することは、言
うまでもない。
【００１０】時刻t3になると、ノードn2の電位上昇によ
ってインバータi3のＮチャンネルトランジスタ3nが導通
して、Ｐチャンネルトランジスタ3pが非導通となる。こ
のためノードn3に充電された電荷が引き抜かれはじめ、
ノードn3の電位が徐々に接地電位となる。これに応答し
てインバータi4のＮチャンネルトランジスタ4nが非導
通、Ｐチャンネルトランジスタ4pが導通となるので/POR
信号は、接地電位になることなく電源の電位上昇に追従
するようさらに上昇し、最終的な電源の電位と等しく確
定されてしまい、本来なら電源が５Ｖまで立ち上がる時
刻t4まで接地電位となるよう期待されているのにそれが
遂行されない。
ってインバータi3のＮチャンネルトランジスタ3nが導通
して、Ｐチャンネルトランジスタ3pが非導通となる。こ
のためノードn3に充電された電荷が引き抜かれはじめ、
ノードn3の電位が徐々に接地電位となる。これに応答し
てインバータi4のＮチャンネルトランジスタ4nが非導
通、Ｐチャンネルトランジスタ4pが導通となるので/POR
信号は、接地電位になることなく電源の電位上昇に追従
するようさらに上昇し、最終的な電源の電位と等しく確
定されてしまい、本来なら電源が５Ｖまで立ち上がる時
刻t4まで接地電位となるよう期待されているのにそれが
遂行されない。
【００１１】
【発明が解決しようとする課題】以上のように、従来の
/POR回路では、電源電圧投入時の電源の電位上昇の推移
が緩やかな場合、/POR回路内のラッチ回路が誤った状態
で保持されてしまい電源の電位上昇モニタ用容量の電荷
が蓄えられる先から放電される。このためモニタ用容量
が正確にその機能を果たさなくなり、電源電圧投入を確
実に検出できなくなると言う問題があった。
/POR回路では、電源電圧投入時の電源の電位上昇の推移
が緩やかな場合、/POR回路内のラッチ回路が誤った状態
で保持されてしまい電源の電位上昇モニタ用容量の電荷
が蓄えられる先から放電される。このためモニタ用容量
が正確にその機能を果たさなくなり、電源電圧投入を確
実に検出できなくなると言う問題があった。
【００１２】さらに、このような場合、電源電圧投入を
検出することができなくなり/POR信号の波形が内部回路
を初期化するという役目を確実に達成できないような不
十分な波形になってしまうという問題があった。
検出することができなくなり/POR信号の波形が内部回路
を初期化するという役目を確実に達成できないような不
十分な波形になってしまうという問題があった。
【００１３】さらに、電源電圧の投入をモニタ用容量に
よってのみ感知していたので、一部の電源配線の電位上
昇しか検出できない。または、モニタ用容量の機能がプ
ロセス上の問題などで、麻痺又は、低下してしまうと電
源電圧の投入を正確に検出することが不可能になるとい
う問題があった。
よってのみ感知していたので、一部の電源配線の電位上
昇しか検出できない。または、モニタ用容量の機能がプ
ロセス上の問題などで、麻痺又は、低下してしまうと電
源電圧の投入を正確に検出することが不可能になるとい
う問題があった。
【００１４】この発明は、上述のような課題を解決する
ためになされたもので電源電圧投入時の電源の電位上昇
の推移が緩やかな場合に、例え/POR回路内のラッチ回路
が誤った状態で保持されてモニタ用容量の機能が果たせ
なくなっても、確実に電源電圧投入を検出でき、内部回
路を初期化するのに十分な活性化電位を維持した波形の
/POR信号を発生する/POR回路を得ることを目的とする。
ためになされたもので電源電圧投入時の電源の電位上昇
の推移が緩やかな場合に、例え/POR回路内のラッチ回路
が誤った状態で保持されてモニタ用容量の機能が果たせ
なくなっても、確実に電源電圧投入を検出でき、内部回
路を初期化するのに十分な活性化電位を維持した波形の
/POR信号を発生する/POR回路を得ることを目的とする。
【００１５】また、この発明は、複数の異なる電源電位
モニタ回路により確実に電源電圧投入を検出できる/POR
回路を得ることを目的とする。
モニタ回路により確実に電源電圧投入を検出できる/POR
回路を得ることを目的とする。
【００１６】また、この発明は、電源電圧投入時の電源
の電位上昇の推移が緩やかな場合に確実に電源電圧投入
を検出でき、内部回路を初期化するのに十分な活性化電
位を維持し、さらに、予め定められた所定時間経過後に
確実に非活性化電位となる波形の/POR信号を発生する/P
OR回路を得ることを目的とする。
の電位上昇の推移が緩やかな場合に確実に電源電圧投入
を検出でき、内部回路を初期化するのに十分な活性化電
位を維持し、さらに、予め定められた所定時間経過後に
確実に非活性化電位となる波形の/POR信号を発生する/P
OR回路を得ることを目的とする。
【００１７】また、この発明は、内部回路と/POR回路を
同一チップ上に集積し、様々な電源配線をもつ半導体装
置でその配線容量、抵抗等による電位上昇速度の差をも
考慮して、電源電圧投入時の電源の電位上昇が緩やかな
場合においても確実に/POR信号が内部回路を初期化する
のに十分な活性化電位すなわち接地電位に維持された/P
OR信号を出力することができる/POR回路を備えた半導体
装置を得ることを目的とする。
同一チップ上に集積し、様々な電源配線をもつ半導体装
置でその配線容量、抵抗等による電位上昇速度の差をも
考慮して、電源電圧投入時の電源の電位上昇が緩やかな
場合においても確実に/POR信号が内部回路を初期化する
のに十分な活性化電位すなわち接地電位に維持された/P
OR信号を出力することができる/POR回路を備えた半導体
装置を得ることを目的とする。
【００１８】
【課題を解決するための手段】この発明に係るパワーオ
ンリセット回路は、電源ノードと接地ノードの間に接続
された第１の分圧回路を含み第１のモニタ電圧を出力す
る第１の電源電位モニタ回路と、電源ノードと接地ノー
ドの間に接続された第２の分圧回路を含み第２のモニタ
電圧を出力する第２の電源電位モニタ回路と、第１およ
び第２のモニタ電圧を比較する比較回路とを有する電源
電位検出回路と、この電源電位検出回路から出力される
検出結果に応答して第１のパルス信号を出力するパルス
信号発生回路と、第１のパルス信号に応じてパワーオン
リセット信号を活性化電位にするセット回路を有し、電
源の電位上昇を感知してパワーオンリセット信号を発生
するパワーオンリセット信号波形生成回路とを備えたも
のである。
ンリセット回路は、電源ノードと接地ノードの間に接続
された第１の分圧回路を含み第１のモニタ電圧を出力す
る第１の電源電位モニタ回路と、電源ノードと接地ノー
ドの間に接続された第２の分圧回路を含み第２のモニタ
電圧を出力する第２の電源電位モニタ回路と、第１およ
び第２のモニタ電圧を比較する比較回路とを有する電源
電位検出回路と、この電源電位検出回路から出力される
検出結果に応答して第１のパルス信号を出力するパルス
信号発生回路と、第１のパルス信号に応じてパワーオン
リセット信号を活性化電位にするセット回路を有し、電
源の電位上昇を感知してパワーオンリセット信号を発生
するパワーオンリセット信号波形生成回路とを備えたも
のである。
【００１９】さらに、、電源の電位上昇に対する第１の
モニタ電圧の上昇が第２のモニタ電圧の上昇より早いも
のである。
モニタ電圧の上昇が第２のモニタ電圧の上昇より早いも
のである。
【００２０】また、パルス信号発生回路から出力される
第１のパルス信号受け、第１のパルス信号を所定時間遅
延させた第２のパルス信号を出力する遅延回路をさらに
備え、パワーオンリセット信号波形生成回路は、第２の
パルス信号に応じてパワーオンリセット信号を非活性化
電位にするリセット回路をさらに備えたものである。
第１のパルス信号受け、第１のパルス信号を所定時間遅
延させた第２のパルス信号を出力する遅延回路をさらに
備え、パワーオンリセット信号波形生成回路は、第２の
パルス信号に応じてパワーオンリセット信号を非活性化
電位にするリセット回路をさらに備えたものである。
【００２１】また、パルス信号発生回路から出力される
第１のパルス信号受け、この第１のパルス信号に応答し
て所定時間を測定するタイマ回路をさらに備え、パワー
オンリセット信号波形生成回路は、このタイマ回路から
出力される信号に応じてパワーオンリセット信号を非活
性化電位にするリセット回路をさらに備えたものであ
る。
第１のパルス信号受け、この第１のパルス信号に応答し
て所定時間を測定するタイマ回路をさらに備え、パワー
オンリセット信号波形生成回路は、このタイマ回路から
出力される信号に応じてパワーオンリセット信号を非活
性化電位にするリセット回路をさらに備えたものであ
る。
【００２２】さらに、タイマ回路は第１のパルス信号に
応答して発振を開始する発振回路とこの発振回路からの
発振信号を受けカウントするカウントタ回路と備えたも
のである。
応答して発振を開始する発振回路とこの発振回路からの
発振信号を受けカウントするカウントタ回路と備えたも
のである。
【００２３】また、セット回路はパワーオンリセット信
号の出力ノードとパワーオンリセット信号の活性化電位
に対応する所定ノードとの間に接続され、第１のパルス
信号に応答して導通するトランジスタを備えたものであ
る
号の出力ノードとパワーオンリセット信号の活性化電位
に対応する所定ノードとの間に接続され、第１のパルス
信号に応答して導通するトランジスタを備えたものであ
る
【００２４】また、この発明に係るパワーオンリセット
回路は、各々が電源の電位上昇に応答して出力される第
１のモニタ電圧と第２のモニタ電圧に応じて電源の電位
上昇を検出する電源電位検出回路と、電源電位検出回路
から出力される第１の検出結果と第２の検出結果に応答
してパルス信号を発生するパルス信号発生回路と、パル
ス信号に応じてパワーオンリセット信号を活性化電位に
するセット回路を有し、電源の電位上昇を感知して前記
パワーオンリセット信号を発生するパワーオンリセット
信号波形生成回路とを備えたものである。
回路は、各々が電源の電位上昇に応答して出力される第
１のモニタ電圧と第２のモニタ電圧に応じて電源の電位
上昇を検出する電源電位検出回路と、電源電位検出回路
から出力される第１の検出結果と第２の検出結果に応答
してパルス信号を発生するパルス信号発生回路と、パル
ス信号に応じてパワーオンリセット信号を活性化電位に
するセット回路を有し、電源の電位上昇を感知して前記
パワーオンリセット信号を発生するパワーオンリセット
信号波形生成回路とを備えたものである。
【００２５】さらに、第１および第２のモニタ電圧は各
々異なる時定数をもつ電源配線の電位上昇に応答して出
力されるものである。
々異なる時定数をもつ電源配線の電位上昇に応答して出
力されるものである。
【００２６】また、この発明に係る半導体装置は、各々
が電源の電位上昇に応答して出力される第１のモニタ電
圧と第２のモニタ電圧に応じて電源の電位上昇を検出す
る電源電位検出回路と、電源電位検出回路から出力され
る第１の検出結果と第２の検出結果に応答してパルス信
号を発生するパルス信号発生回路と、パルス信号に応じ
てパワーオンリセット信号を活性化電位にするセット回
路を有し、電源の電位上昇を感知してパワーオンリセッ
ト信号を発生するパワーオンリセット信号波形生成回路
とを有するパワーオンリセット回路と、パワーオンリセ
ット信号に応じて、初期化される内部回路とを同一チッ
プ上に集積したものである。
が電源の電位上昇に応答して出力される第１のモニタ電
圧と第２のモニタ電圧に応じて電源の電位上昇を検出す
る電源電位検出回路と、電源電位検出回路から出力され
る第１の検出結果と第２の検出結果に応答してパルス信
号を発生するパルス信号発生回路と、パルス信号に応じ
てパワーオンリセット信号を活性化電位にするセット回
路を有し、電源の電位上昇を感知してパワーオンリセッ
ト信号を発生するパワーオンリセット信号波形生成回路
とを有するパワーオンリセット回路と、パワーオンリセ
ット信号に応じて、初期化される内部回路とを同一チッ
プ上に集積したものである。
【００２７】さらに、第１および第２のモニタ電圧は各
々異なる時定数をもつ電源配線の電位上昇に応答して出
力されるものである。
々異なる時定数をもつ電源配線の電位上昇に応答して出
力されるものである。
【００２８】また、セット回路はパワーオンリセット信
号の出力ノードとパワーオンリセット信号の活性化電位
に対応する所定ノードとの間に接続され、第１のパルス
信号に応答して導通するトランジスタを備えたものであ
る。
号の出力ノードとパワーオンリセット信号の活性化電位
に対応する所定ノードとの間に接続され、第１のパルス
信号に応答して導通するトランジスタを備えたものであ
る。
【００２９】
【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１のパワーオンリセット回路を用いたＤＲ
ＡＭ（Dynamic Random Access memory）のブロック図で
ある。図において、1000はＤＲＡＭである。Vccは電源
端子、GNDは接地端子、/RASはメモリの行方向のアドレ
スを取り込むためのロウアドレスストローブ信号が入力
される/RAS端子、/CASはメモリの列方向のアドレスを取
り込むためのコラムアドレスストローブ信号が入力され
る/CAS端子、/OEは出力制御のためのアウトプットイネ
ーブル信号が入力される/OE端子、/WEは書き込み制御の
ためのライトイネーブル信号が入力される/WE端子であ
る。A0はアドレス信号が入力されるアドレス端子、DQ0
は入出力データが入力又は出力されるデータ入出力端子
であり、それぞれＤＲＡＭのメモリ容量、ビット構成に
よりその数が決定される。
の実施の形態１のパワーオンリセット回路を用いたＤＲ
ＡＭ（Dynamic Random Access memory）のブロック図で
ある。図において、1000はＤＲＡＭである。Vccは電源
端子、GNDは接地端子、/RASはメモリの行方向のアドレ
スを取り込むためのロウアドレスストローブ信号が入力
される/RAS端子、/CASはメモリの列方向のアドレスを取
り込むためのコラムアドレスストローブ信号が入力され
る/CAS端子、/OEは出力制御のためのアウトプットイネ
ーブル信号が入力される/OE端子、/WEは書き込み制御の
ためのライトイネーブル信号が入力される/WE端子であ
る。A0はアドレス信号が入力されるアドレス端子、DQ0
は入出力データが入力又は出力されるデータ入出力端子
であり、それぞれＤＲＡＭのメモリ容量、ビット構成に
よりその数が決定される。
【００３０】ＤＲＡＭ1000は、各端子から入力される信
号に応じて様々な内部動作を決定、指示および制御する
ため内部回路1100、データを記憶する複数のメモリセル
を有するメモリ回路1200および、電源電位と接地電位を
受け電源電圧投入時に内部回路1100の初期化を行うパワ
ーオンリセット信号（以下/POR信号と称す）を発生する
パワーオンリセット回路1300（以下/POR回路と称す）を
含む。
号に応じて様々な内部動作を決定、指示および制御する
ため内部回路1100、データを記憶する複数のメモリセル
を有するメモリ回路1200および、電源電位と接地電位を
受け電源電圧投入時に内部回路1100の初期化を行うパワ
ーオンリセット信号（以下/POR信号と称す）を発生する
パワーオンリセット回路1300（以下/POR回路と称す）を
含む。
【００３１】内部回路1100は、/RAS、/CAS、/OE、/WE端
子からの信号を受けてＤＲＡＭ内部のさまざまな動作を
制御するための各種クロック信号を発生するクロック発
生回路1101、アドレス信号を受けてメモリ回路1200内の
メモリセルを選択するためのアドレス選択回路1102、デ
ータ書き込み時にはデータ入出力端子から入力されるデ
ータを取り込み、読み出し時には、メモリ回路1200から
読み出されたデータを入出力端子から出力するための入
出力回路1103、およびそれらの各回路からの、または、
各回路への信号やデータを制御してメモリ回路への書き
込み、メモリ回路からの読み出しを行う内部制御回路11
04を含む。
子からの信号を受けてＤＲＡＭ内部のさまざまな動作を
制御するための各種クロック信号を発生するクロック発
生回路1101、アドレス信号を受けてメモリ回路1200内の
メモリセルを選択するためのアドレス選択回路1102、デ
ータ書き込み時にはデータ入出力端子から入力されるデ
ータを取り込み、読み出し時には、メモリ回路1200から
読み出されたデータを入出力端子から出力するための入
出力回路1103、およびそれらの各回路からの、または、
各回路への信号やデータを制御してメモリ回路への書き
込み、メモリ回路からの読み出しを行う内部制御回路11
04を含む。
【００３２】図２は、図１に示される/POR回路1300の構
成を示すブロック図である。/POR回路1300は、電源の電
位上昇を検知する電源電位検出回路100、電源電位検出
回路100の出力である検出結果を受けてパルス信号を発
生するためのパルス信号発生回路200、およびこのパル
ス信号発生回路200から出力されるパルス信号を受け、/
POR信号を活性化電位すなわちこの実施の形態２では、
接地電位にする/POR信号波形生成回路300とを含む。
成を示すブロック図である。/POR回路1300は、電源の電
位上昇を検知する電源電位検出回路100、電源電位検出
回路100の出力である検出結果を受けてパルス信号を発
生するためのパルス信号発生回路200、およびこのパル
ス信号発生回路200から出力されるパルス信号を受け、/
POR信号を活性化電位すなわちこの実施の形態２では、
接地電位にする/POR信号波形生成回路300とを含む。
【００３３】また、/POR信号は電源が投入されてからの
接地電位を維持する期間が活性化された状態であり、こ
の期間に内部回路の初期設定をおこなう。そして/POR信
号は、所定期間が経過後に電源電位となり非活性化さ
れ、内部回路の初期設定が終了したことを表す。以後、
動作説明において、この/POR信号の活性化された状態の
電位をセットレベル、非活性化された状態の電位をリセ
ットレベルとする。
接地電位を維持する期間が活性化された状態であり、こ
の期間に内部回路の初期設定をおこなう。そして/POR信
号は、所定期間が経過後に電源電位となり非活性化さ
れ、内部回路の初期設定が終了したことを表す。以後、
動作説明において、この/POR信号の活性化された状態の
電位をセットレベル、非活性化された状態の電位をリセ
ットレベルとする。
【００３４】また、以後図面上のVccとGNDは、電源ノー
ドおよび接地ノードを表すものとする。
ドおよび接地ノードを表すものとする。
【００３５】図３は、図２に示される電源電位検出回路
100の具体的例を示す回路図である。電源電位検出回路1
00は、第１の電源電位モニタ回路110と第２の電源電位
モニタ回路120と第１の電源電位モニタ回路110から出力
される第１のモニタ電圧と第２の電源電位モニタ回路12
0から出力される第２のモニタ電圧を比較して比較結果
を出力する比較回路130を含む。
100の具体的例を示す回路図である。電源電位検出回路1
00は、第１の電源電位モニタ回路110と第２の電源電位
モニタ回路120と第１の電源電位モニタ回路110から出力
される第１のモニタ電圧と第２の電源電位モニタ回路12
0から出力される第２のモニタ電圧を比較して比較結果
を出力する比較回路130を含む。
【００３６】第１の電源電位モニタ回路110は、電源ノ
ードVccと接地ノードGNDの間に直列に接続された抵抗素
子111rとおのおのがダイード接続されたＮチャンネルト
ランジスタ111n、112n、113nで構成される分圧回路を含
み、抵抗素子111rとＮチャンネルトランジスタ111nとの
接続ノードN110から第１のモニタ電圧を出力する。第２
の電源電位モニタ回路120は、電源ノードVccと接地ノー
ドGNDの間に直列に接続されたおのおのがダイオード接
続されたＮチャンネルトランジスタ121n、122n、123nと
抵抗素子121rで構成される分圧回路を含み、抵抗素子12
1rとＮチャンネルトランジスタ123nとの接続ノードN120
から第２のモニタ電圧を出力する。
ードVccと接地ノードGNDの間に直列に接続された抵抗素
子111rとおのおのがダイード接続されたＮチャンネルト
ランジスタ111n、112n、113nで構成される分圧回路を含
み、抵抗素子111rとＮチャンネルトランジスタ111nとの
接続ノードN110から第１のモニタ電圧を出力する。第２
の電源電位モニタ回路120は、電源ノードVccと接地ノー
ドGNDの間に直列に接続されたおのおのがダイオード接
続されたＮチャンネルトランジスタ121n、122n、123nと
抵抗素子121rで構成される分圧回路を含み、抵抗素子12
1rとＮチャンネルトランジスタ123nとの接続ノードN120
から第２のモニタ電圧を出力する。
【００３７】抵抗素子121rは、第２のモニタ電圧の最終
電位、すなわち電源の電位が上昇しきった時の第２のモ
ニタ電圧がほぼVcc−3Vthとなるような比較的高い抵抗
値（数百KΩ）を有し、抵抗素子111rは抵抗素子121rよ
り低い比較的低い抵抗値（抵抗素子121rの抵抗値の半分
程度）を有する。
電位、すなわち電源の電位が上昇しきった時の第２のモ
ニタ電圧がほぼVcc−3Vthとなるような比較的高い抵抗
値（数百KΩ）を有し、抵抗素子111rは抵抗素子121rよ
り低い比較的低い抵抗値（抵抗素子121rの抵抗値の半分
程度）を有する。
【００３８】比較回路130は、第１のモニタ電圧をゲー
トに受け、ソースが接地ノードに接続されるＮチャンネ
ルトランジスタ133nと、Ｎチャンネルトランジスタ133n
のドレインと電源ノードの間に直列に接続され、その接
続ノードN131から第１の比較結果Aが出力されるＮチャ
ンネルトランジスタ131n、Ｐチャンネルトランジスタ13
1pと、第２のモニタ電圧をゲートに受け、ソースが接地
ノードに接続されるＮチャンネルトランジスタ134nと、
Ｎチャンネルトランジスタ134nのドレインと電源ノード
の間に直列に接続され、その接続ノードN132から第２の
比較結果Bが出力されるＮチャンネルトランジスタ132
n、Ｐチャンネルトランジスタ132pとを含む。
トに受け、ソースが接地ノードに接続されるＮチャンネ
ルトランジスタ133nと、Ｎチャンネルトランジスタ133n
のドレインと電源ノードの間に直列に接続され、その接
続ノードN131から第１の比較結果Aが出力されるＮチャ
ンネルトランジスタ131n、Ｐチャンネルトランジスタ13
1pと、第２のモニタ電圧をゲートに受け、ソースが接地
ノードに接続されるＮチャンネルトランジスタ134nと、
Ｎチャンネルトランジスタ134nのドレインと電源ノード
の間に直列に接続され、その接続ノードN132から第２の
比較結果Bが出力されるＮチャンネルトランジスタ132
n、Ｐチャンネルトランジスタ132pとを含む。
【００３９】図４は、図２に示されるパルス信号発生回
路200の具体的例を示す回路図である。パルス信号発生
回路200は、互いにその出力を一方の入力とし、おのお
の電源電位検出回路100から出力される第１および第２
の比較結果A、Bを他方の入力とする２入力NANDゲート21
0、220と、これらのNANDゲート210、220の出力を受けて
パルス信号を発生するパルス生成回路230と、このパル
ス生成回路230から出力されるパルス信号を整斉し、PSE
Tをドライブするためのインバータ240とを含む。
路200の具体的例を示す回路図である。パルス信号発生
回路200は、互いにその出力を一方の入力とし、おのお
の電源電位検出回路100から出力される第１および第２
の比較結果A、Bを他方の入力とする２入力NANDゲート21
0、220と、これらのNANDゲート210、220の出力を受けて
パルス信号を発生するパルス生成回路230と、このパル
ス生成回路230から出力されるパルス信号を整斉し、PSE
Tをドライブするためのインバータ240とを含む。
【００４０】NANDゲート210は、比較結果Aが出力される
電源電位検出回路100のノードN131とゲートが接続され
たＮチャンネルトランジスタ211n、Ｐチャンネルトラン
ジスタ211pと、NANDゲート220の出力ノードN220がゲー
トに接続されるＮチャンネルトランジスタ212n、Ｐチャ
ンネルトランジスタ212pとを含む。
電源電位検出回路100のノードN131とゲートが接続され
たＮチャンネルトランジスタ211n、Ｐチャンネルトラン
ジスタ211pと、NANDゲート220の出力ノードN220がゲー
トに接続されるＮチャンネルトランジスタ212n、Ｐチャ
ンネルトランジスタ212pとを含む。
【００４１】NANDゲート220は、比較結果Bが出力される
電源電位検出回路100のノードN132とゲートが接続され
たＮチャンネルトランジスタ221n、Ｐチャンネルトラン
ジスタ221pとNANDゲート210の出力ノードN210がゲート
に接続されるＮチャンネルトランジスタ222n、Ｐチャン
ネルトランジスタ222pとを含む。
電源電位検出回路100のノードN132とゲートが接続され
たＮチャンネルトランジスタ221n、Ｐチャンネルトラン
ジスタ221pとNANDゲート210の出力ノードN210がゲート
に接続されるＮチャンネルトランジスタ222n、Ｐチャン
ネルトランジスタ222pとを含む。
【００４２】NANDゲート220に含まれるＰチャンネルト
ランジスタ221pは、NANDゲート210に含まれるＰチャン
ネルトランジスタ211pよりチャネル幅が大きく接地電位
の入力に対して電源ノードVccから出力ノードN220へよ
り多くの電流が流せる構成となっている。すなわち、比
較結果A、Bに対して、NANDゲート220の出力は電源電位
を、NANDゲート210の出力は接地電位を出力しやすい構
成となっている。
ランジスタ221pは、NANDゲート210に含まれるＰチャン
ネルトランジスタ211pよりチャネル幅が大きく接地電位
の入力に対して電源ノードVccから出力ノードN220へよ
り多くの電流が流せる構成となっている。すなわち、比
較結果A、Bに対して、NANDゲート220の出力は電源電位
を、NANDゲート210の出力は接地電位を出力しやすい構
成となっている。
【００４３】パルス生成回路230は、電源ノードと接地
ノードの間に直列接続され、ゲートがNANDゲート210の
出力ノードN210と接続されたＰチャンネルトランジスタ
231p、Ｎチャンネルトランジスタ231n、およびゲートが
NANDゲート220の出力ノードN220と接続されたＮチャン
ネルトランジスタ233nと、さらに、電源ノードと接地ノ
ードの間に直列接続され、ゲートがNANDゲート220の出
力ノードN220と接続されたＰチャンネルトランジスタ23
2p、Ｎチャンネルトランジスタ232n、およびゲートがNA
NDゲート210の出力ノードN210と接続されたＮチャンネ
ルトランジスタ234nを含む。Ｐチャンネルトランジスタ
231pとＮチャンネルトランジスタ231nの接続ノードは、
Ｐチャンネルトランジスタ232pとＮチャンネルトランジ
スタ232nの接続ノードと共通に接続され、この接続ノー
ドからパルス生成回路230の出力が生成される。
ノードの間に直列接続され、ゲートがNANDゲート210の
出力ノードN210と接続されたＰチャンネルトランジスタ
231p、Ｎチャンネルトランジスタ231n、およびゲートが
NANDゲート220の出力ノードN220と接続されたＮチャン
ネルトランジスタ233nと、さらに、電源ノードと接地ノ
ードの間に直列接続され、ゲートがNANDゲート220の出
力ノードN220と接続されたＰチャンネルトランジスタ23
2p、Ｎチャンネルトランジスタ232n、およびゲートがNA
NDゲート210の出力ノードN210と接続されたＮチャンネ
ルトランジスタ234nを含む。Ｐチャンネルトランジスタ
231pとＮチャンネルトランジスタ231nの接続ノードは、
Ｐチャンネルトランジスタ232pとＮチャンネルトランジ
スタ232nの接続ノードと共通に接続され、この接続ノー
ドからパルス生成回路230の出力が生成される。
【００４４】波形整斉用インバータ240は、パルス生成
回路230の出力を入力とし、これをゲートに受けるＰチ
ャンネルトランジスタ241pとＮチャンネルトランジスタ
241nを含む。そして、この波形整斉用インバータ240に
よりパルス生成回路230の出力波形が整斉され、パルス
信号発生回路200の出力であるパルス信号PSETが出力さ
れる。
回路230の出力を入力とし、これをゲートに受けるＰチ
ャンネルトランジスタ241pとＮチャンネルトランジスタ
241nを含む。そして、この波形整斉用インバータ240に
よりパルス生成回路230の出力波形が整斉され、パルス
信号発生回路200の出力であるパルス信号PSETが出力さ
れる。
【００４５】図５は、図２に示される/POR信号波形生成
回路300の具体的例を示す回路図である。/POR信号波形
生成回路300は電源の電位上昇をモニタする感知回路で
あり一方の電極を電源ノードに接続された容量301c、こ
の容量301cの他方の電極が接続されるノードN301を入力
ノードとするインバータI301とインバータI302を含むラ
ッチ回路310、このラッチ回路310の出力ノードN302と接
地ノードとの間に接続された容量302c、ノードN302を入
力ノードとするインバータI303、その出力ノードN303と
電源ノードとの間に接続された容量303c、ノードN303を
入力ノードとし/POR信号を出力するインバータI304、/P
OR信号が出力されるノードN304と接地ノードの間に接続
された容量304c、/POR信号出力ノードN304を入力とし、
ノードN301に充電された電荷を引き抜くための放電回路
320、パルス信号発生回路200から出力されるパルス信号
PSETに応答して/POR信号を接地電位にするセット回路33
0を含む。
回路300の具体的例を示す回路図である。/POR信号波形
生成回路300は電源の電位上昇をモニタする感知回路で
あり一方の電極を電源ノードに接続された容量301c、こ
の容量301cの他方の電極が接続されるノードN301を入力
ノードとするインバータI301とインバータI302を含むラ
ッチ回路310、このラッチ回路310の出力ノードN302と接
地ノードとの間に接続された容量302c、ノードN302を入
力ノードとするインバータI303、その出力ノードN303と
電源ノードとの間に接続された容量303c、ノードN303を
入力ノードとし/POR信号を出力するインバータI304、/P
OR信号が出力されるノードN304と接地ノードの間に接続
された容量304c、/POR信号出力ノードN304を入力とし、
ノードN301に充電された電荷を引き抜くための放電回路
320、パルス信号発生回路200から出力されるパルス信号
PSETに応答して/POR信号を接地電位にするセット回路33
0を含む。
【００４６】容量302c、303c、304cは、各ノードの電位
を安定させるために補助的に設けられたものであるた
め、電源電圧感知用に設けられた容量301cは、各ノード
に接続された容量302c、303cおよび304cより比較的大き
い容量値を持つ。
を安定させるために補助的に設けられたものであるた
め、電源電圧感知用に設けられた容量301cは、各ノード
に接続された容量302c、303cおよび304cより比較的大き
い容量値を持つ。
【００４７】放電回路320は、/POR信号の出力ノードN30
4を入力ノードとするインバータI305、ノードN301と接
地ノードの間に接続されノードN301に充電された電荷を
引き抜き、ノードN301の電位を接地電位にするための放
電用Ｎチャンネルトランジスタ321、およびインバータI
305の出力ノードと放電用Ｎチャンネルトランジスタ321
のゲートの間にダイオード接続されたＰチャンネルトラ
ンジスタ322、Ｎチャンネルトランジスタ321のゲートと
接地ノードの間に接続されゲートに/POR信号を受けるＮ
チャンネルトランジスタ323とを含む。また、セット回
路330は、/POR信号出力ノードN304と接地ノードの間に
接続され、ゲートにパルス信号発生回路200から出力さ
れるパルス信号PSETを受けるＮチャンネルトランジスタ
331、パルス信号発生回路200から出力されるパルス信号
PSETを反転するインバータI330、ノードN303と電源ノー
ドの間に接続されゲートにパルス信号PSETの反転信号で
あるインバータI330の出力を受けるＰチャンネルトラン
ジスタ332を含む。
4を入力ノードとするインバータI305、ノードN301と接
地ノードの間に接続されノードN301に充電された電荷を
引き抜き、ノードN301の電位を接地電位にするための放
電用Ｎチャンネルトランジスタ321、およびインバータI
305の出力ノードと放電用Ｎチャンネルトランジスタ321
のゲートの間にダイオード接続されたＰチャンネルトラ
ンジスタ322、Ｎチャンネルトランジスタ321のゲートと
接地ノードの間に接続されゲートに/POR信号を受けるＮ
チャンネルトランジスタ323とを含む。また、セット回
路330は、/POR信号出力ノードN304と接地ノードの間に
接続され、ゲートにパルス信号発生回路200から出力さ
れるパルス信号PSETを受けるＮチャンネルトランジスタ
331、パルス信号発生回路200から出力されるパルス信号
PSETを反転するインバータI330、ノードN303と電源ノー
ドの間に接続されゲートにパルス信号PSETの反転信号で
あるインバータI330の出力を受けるＰチャンネルトラン
ジスタ332を含む。
【００４８】インバータI301は、Ｐチャンネルトランジ
スタ301p、Ｎチャンネルトランジスタ301nを、インバー
タI302は、Ｐチャンネルトランジスタ302p、Ｎチャンネ
ルトランジスタ302nを、インバータI303は、Ｐチャンネ
ルトランジスタ303p、Ｎチャンネルトランジスタ303n
を、インバータI304は、Ｐチャンネルトランジスタ304
p、Ｎチャンネルトランジスタ304nを、インバータI305
は、Ｐチャンネルトランジスタ305p、Ｎチャンネルトラ
ンジスタ305nを含む。
スタ301p、Ｎチャンネルトランジスタ301nを、インバー
タI302は、Ｐチャンネルトランジスタ302p、Ｎチャンネ
ルトランジスタ302nを、インバータI303は、Ｐチャンネ
ルトランジスタ303p、Ｎチャンネルトランジスタ303n
を、インバータI304は、Ｐチャンネルトランジスタ304
p、Ｎチャンネルトランジスタ304nを、インバータI305
は、Ｐチャンネルトランジスタ305p、Ｎチャンネルトラ
ンジスタ305nを含む。
【００４９】次に動作について説明する。図６は、実施
の形態１の動作を示すタイミングチャートである。電源
が接地電位（０Ｖ）から電源電位（５Ｖ）まで約５ｍｓ
かけて上昇する電源電圧投入時の電源の電位上昇が緩や
かな場合における/POR回路の各ノードの電位変化を表し
たものである。
の形態１の動作を示すタイミングチャートである。電源
が接地電位（０Ｖ）から電源電位（５Ｖ）まで約５ｍｓ
かけて上昇する電源電圧投入時の電源の電位上昇が緩や
かな場合における/POR回路の各ノードの電位変化を表し
たものである。
【００５０】時刻T00に電源の電位が緩やかに上昇しは
じめると図３に示される第１の電源電位モニタ回路110
の抵抗素子111rを介して電流が流れ、第１のモニタ電圧
の電位、すなわちノードN110の電位が上昇し始める。一
方、第２の電源電位モニタ回路120は電源電位ノードと
第２のモニタ電圧を出力するノードN120の間にダイオー
ド接続されたＮチャンネルトランジスタ121n、122n、12
3nの３つが直列に接続されているため、ノードN120の電
位は、しばらくの間接地電位を維持する。比較結果Aお
よびBを出力するノードN131およびノードN132の電位
は、電源の電位が、ほぼＰチャンネルトランジスタ131p
およびＰチャンネルトランジスタ132pのしきい値電圧以
上になると上昇し始める。
じめると図３に示される第１の電源電位モニタ回路110
の抵抗素子111rを介して電流が流れ、第１のモニタ電圧
の電位、すなわちノードN110の電位が上昇し始める。一
方、第２の電源電位モニタ回路120は電源電位ノードと
第２のモニタ電圧を出力するノードN120の間にダイオー
ド接続されたＮチャンネルトランジスタ121n、122n、12
3nの３つが直列に接続されているため、ノードN120の電
位は、しばらくの間接地電位を維持する。比較結果Aお
よびBを出力するノードN131およびノードN132の電位
は、電源の電位が、ほぼＰチャンネルトランジスタ131p
およびＰチャンネルトランジスタ132pのしきい値電圧以
上になると上昇し始める。
【００５１】図４に示されるパルス信号発生回路200のN
ANDゲート210と220は、それぞれ電源電位検出回路100に
含まれる比較回路130からの比較結果AおよびBを受け
る。この時、予めNANDゲート220に含まれるＰチャンネ
ルトランジスタ221pのチャネル幅がNANDゲート210に含
まれるＰチャンネルトランジスタ211pのサイズより大き
めに設定されているので、電源の電位がある程度上昇す
るとＰチャンネルトランジスタ221pがＰチャンネルトラ
ンジスタ211pより先に導通する。そのため、NANDゲート
220の出力ノードN220は、その時刻の電源の電位と等し
くなる。このノードN220の電位を受け、NANDゲート210
のＮチャンネルトランジスタ212nが導通し、さらに、Ｎ
チャンネルトランジスタ211nも比較回路130の比較結果A
であるノードN131の電位上昇によって導通するのでNAND
ゲート210の出力ノードN210は接地電位となる。パルス
生成回路230は、NANDゲート210の出力ノードN210がゲー
トに接続されるＰチャンネルトランジスタ231が導通す
るため、電源の電位に等しい電位をノードN230から出力
する。そして、この出力が波形整斉用インバータ240で
反転されるため、パルス信号発生回路200の出力である
パルス信号PSETは接地電位となる。
ANDゲート210と220は、それぞれ電源電位検出回路100に
含まれる比較回路130からの比較結果AおよびBを受け
る。この時、予めNANDゲート220に含まれるＰチャンネ
ルトランジスタ221pのチャネル幅がNANDゲート210に含
まれるＰチャンネルトランジスタ211pのサイズより大き
めに設定されているので、電源の電位がある程度上昇す
るとＰチャンネルトランジスタ221pがＰチャンネルトラ
ンジスタ211pより先に導通する。そのため、NANDゲート
220の出力ノードN220は、その時刻の電源の電位と等し
くなる。このノードN220の電位を受け、NANDゲート210
のＮチャンネルトランジスタ212nが導通し、さらに、Ｎ
チャンネルトランジスタ211nも比較回路130の比較結果A
であるノードN131の電位上昇によって導通するのでNAND
ゲート210の出力ノードN210は接地電位となる。パルス
生成回路230は、NANDゲート210の出力ノードN210がゲー
トに接続されるＰチャンネルトランジスタ231が導通す
るため、電源の電位に等しい電位をノードN230から出力
する。そして、この出力が波形整斉用インバータ240で
反転されるため、パルス信号発生回路200の出力である
パルス信号PSETは接地電位となる。
【００５２】図５に示される/POR回路300においては、
電源の電位上昇を電源電位感知用容量301cでモニタする
よう構成されているため、ノードN301は電源の電位上昇
に追従して上昇する。しかし、容量302cは、容量301cに
比べ比較的小さいため、容量302cがノードN302を接地電
位に保とうとする働き効果はあまり発揮されずインバー
タI302に含まれるＮチャンネルトランジスタ302nとＰチ
ャンネルトランジスタ302pがどちらも導通する不安定な
状態でノードN302の電位も電源の電位上昇に追従して上
昇する。ノードN303の電位も同様に電源電位の上昇に追
従する。さらに、/POR信号が出力されるノードN304は、
この/POR信号線が各内部回路まで配線されているため、
配線容量、抵抗などがその他のノードに比べ大きくなる
ため、ノードN301、N302およびN303に比べて比較的遅い
速度で電源の電位上昇に追従する。放電回路320内のノ
ードN320は、他のインバータと同様に不安定な状態のイ
ンバータI305に含まれるＰチャンネルトランジスタ305p
を介して充電されるため、電源の電位上昇に追従して上
昇するが、/POR信号の電位、すなわち、ノードN304の電
位がＮチャンネルトランジスタ323のしきい値電圧以上
になると、このＮチャンネルトランジスタ323が導通す
るので、接地電位となる。
電源の電位上昇を電源電位感知用容量301cでモニタする
よう構成されているため、ノードN301は電源の電位上昇
に追従して上昇する。しかし、容量302cは、容量301cに
比べ比較的小さいため、容量302cがノードN302を接地電
位に保とうとする働き効果はあまり発揮されずインバー
タI302に含まれるＮチャンネルトランジスタ302nとＰチ
ャンネルトランジスタ302pがどちらも導通する不安定な
状態でノードN302の電位も電源の電位上昇に追従して上
昇する。ノードN303の電位も同様に電源電位の上昇に追
従する。さらに、/POR信号が出力されるノードN304は、
この/POR信号線が各内部回路まで配線されているため、
配線容量、抵抗などがその他のノードに比べ大きくなる
ため、ノードN301、N302およびN303に比べて比較的遅い
速度で電源の電位上昇に追従する。放電回路320内のノ
ードN320は、他のインバータと同様に不安定な状態のイ
ンバータI305に含まれるＰチャンネルトランジスタ305p
を介して充電されるため、電源の電位上昇に追従して上
昇するが、/POR信号の電位、すなわち、ノードN304の電
位がＮチャンネルトランジスタ323のしきい値電圧以上
になると、このＮチャンネルトランジスタ323が導通す
るので、接地電位となる。
【００５３】時刻T01になると、ノードN301とノードN30
2の電位上昇速度のバランスによってラッチ回路310に含
まれるインバータI302より先に、同じラッチ回路に含ま
れるインバータI301のＮチャンネルトランジスタ301nが
導通してＰチャンネルトランジスタ301pが非導通になっ
てしまう。このため、いくら電源の電位が上昇して、ノ
ードN301が充電されても、インバータI301のＮチャンネ
ルトランジスタ301nが導通しているためノードN301の電
位は中間電位のまま上昇しない状態となる。一方、イン
バータI302に含まれるＰチャンネルトランジスタ302p
は、ゲートノードN301の電位が上昇しないので、電源の
電位上昇に伴ってより強く導通するために、ノードN302
の電位は、電源電位に追従して上昇する。
2の電位上昇速度のバランスによってラッチ回路310に含
まれるインバータI302より先に、同じラッチ回路に含ま
れるインバータI301のＮチャンネルトランジスタ301nが
導通してＰチャンネルトランジスタ301pが非導通になっ
てしまう。このため、いくら電源の電位が上昇して、ノ
ードN301が充電されても、インバータI301のＮチャンネ
ルトランジスタ301nが導通しているためノードN301の電
位は中間電位のまま上昇しない状態となる。一方、イン
バータI302に含まれるＰチャンネルトランジスタ302p
は、ゲートノードN301の電位が上昇しないので、電源の
電位上昇に伴ってより強く導通するために、ノードN302
の電位は、電源電位に追従して上昇する。
【００５４】時刻T02に電源電位検出回路100において、
電源電位が第２の電源電位モニタ回路120のＮチャンネ
ルトランジスタ121n、122nおよび123nのしきい値電圧の
和（３Vth）以上になると第２の電源電位モニタ回路120
の出力ノードN120の電位が上昇し始める。この時、既に
第１の電源電位モニタ回路110の出力ノードN110の電位
はある程度上昇しているため、ノードN110の出力電圧で
ある第１のモニタ電圧をゲートに受けるＮチャンネルト
ランジスタ133には、ノードN120の出力電圧である第２
のモニタ電圧をゲートに受けるＮチャンネルトランジス
タ134より大きい電流が流れる。このため比較回路130の
比較結果AとしてノードN131には接地電位が出力され、
比較結果BとしてノードN132には電源電位が出力され
る。
電源電位が第２の電源電位モニタ回路120のＮチャンネ
ルトランジスタ121n、122nおよび123nのしきい値電圧の
和（３Vth）以上になると第２の電源電位モニタ回路120
の出力ノードN120の電位が上昇し始める。この時、既に
第１の電源電位モニタ回路110の出力ノードN110の電位
はある程度上昇しているため、ノードN110の出力電圧で
ある第１のモニタ電圧をゲートに受けるＮチャンネルト
ランジスタ133には、ノードN120の出力電圧である第２
のモニタ電圧をゲートに受けるＮチャンネルトランジス
タ134より大きい電流が流れる。このため比較回路130の
比較結果AとしてノードN131には接地電位が出力され、
比較結果BとしてノードN132には電源電位が出力され
る。
【００５５】パルス信号発生回路200においては、電源
電位検出回路100の比較結果AであるノードN131の電位が
接地電位になるのを受けてNANDゲート210のＰチャンネ
ルトランジスタ211pが導通してNANDゲート210の出力ノ
ードN210は電源電位となる。この時、電源電位検出回路
100のもう一方の比較結果BであるノードN132の電位は電
源電位であるため、NANDゲート220に含まれるＮチャン
ネルトランジスタ221nは導通するかもしれないが、NAND
ゲート220に含まれるＰチャンネルトランジスタ221pの
チャネル幅が比較的大きく、電源も電位上昇の途中であ
るため、NANDゲート220の出力ノードN220の電位は変化
せず電源の電位がさらに上昇するまで電源電位にほぼ等
しい状態が維持される。これは、予めNANDゲート220に
含まれるＰチャンネルトランジスタ221pのチャネル幅を
NANDゲート210に含まれるＰチャンネルトランジスタ211
pより大きめにして、ノードN132の電位に対するNANDゲ
ート220の論理しきい値を高めに設定しているためであ
る。
電位検出回路100の比較結果AであるノードN131の電位が
接地電位になるのを受けてNANDゲート210のＰチャンネ
ルトランジスタ211pが導通してNANDゲート210の出力ノ
ードN210は電源電位となる。この時、電源電位検出回路
100のもう一方の比較結果BであるノードN132の電位は電
源電位であるため、NANDゲート220に含まれるＮチャン
ネルトランジスタ221nは導通するかもしれないが、NAND
ゲート220に含まれるＰチャンネルトランジスタ221pの
チャネル幅が比較的大きく、電源も電位上昇の途中であ
るため、NANDゲート220の出力ノードN220の電位は変化
せず電源の電位がさらに上昇するまで電源電位にほぼ等
しい状態が維持される。これは、予めNANDゲート220に
含まれるＰチャンネルトランジスタ221pのチャネル幅を
NANDゲート210に含まれるＰチャンネルトランジスタ211
pより大きめにして、ノードN132の電位に対するNANDゲ
ート220の論理しきい値を高めに設定しているためであ
る。
【００５６】時刻T03になると、今まで電源電位の上昇
に追従して上昇していたパルス信号発生回路200に含ま
れるNANDゲート210の出力ノードN210およびNANDゲート2
20の出力ノードN220の電位をゲートに受けるパルス生成
回路230に含まれるＮチャンネルトランジスタ231n、233
n、232nおよび234nが全て導通する。そのため、パルス
生成回路230の出力ノードN230が接地電位となり、イン
バータ240の出力PSETは電源電位となる。その後、電源
電位検出回路100の比較結果Bを出力するノードN132の電
位がさらに上昇するとNANDゲート220に含まれるＮチャ
ンネルトランジスタ222nと221nの導通度が大きくなりNA
NDゲート220の出力ノードN220の電位が接地電位とな
る。これを受けてパルス生成回路230に含まれるＰチャ
ンネルトランジスタ232pが導通してノードN230の電位が
電源電位となる。このパルス生成回路230の出力を波形
整斉用のインバータ240で反転してパルス信号PSETが接
地電位となる。以上の動作によりパルス信号PSETが出力
される。
に追従して上昇していたパルス信号発生回路200に含ま
れるNANDゲート210の出力ノードN210およびNANDゲート2
20の出力ノードN220の電位をゲートに受けるパルス生成
回路230に含まれるＮチャンネルトランジスタ231n、233
n、232nおよび234nが全て導通する。そのため、パルス
生成回路230の出力ノードN230が接地電位となり、イン
バータ240の出力PSETは電源電位となる。その後、電源
電位検出回路100の比較結果Bを出力するノードN132の電
位がさらに上昇するとNANDゲート220に含まれるＮチャ
ンネルトランジスタ222nと221nの導通度が大きくなりNA
NDゲート220の出力ノードN220の電位が接地電位とな
る。これを受けてパルス生成回路230に含まれるＰチャ
ンネルトランジスタ232pが導通してノードN230の電位が
電源電位となる。このパルス生成回路230の出力を波形
整斉用のインバータ240で反転してパルス信号PSETが接
地電位となる。以上の動作によりパルス信号PSETが出力
される。
【００５７】パルス信号発生回路200から出力されたパ
ルス信号PSETに応答して、/POR信号波形生成回路300に
含まれるセット回路330のＮチャンネルトランジスタ331
が導通する。同時に、パルス信号PSETをインバータI330
で反転し、この信号に応答してセット回路330のＰチャ
ンネルトランジスタ332が導通する。Ｎチャンネルトラ
ンジスタ331の導通で/POR信号はセットレベルすなわち
接地電位にされる。Ｐチャンネルトランジスタ332の導
通でノードN303の電位は電源電位となり、インバータI3
04でその論理が反転され、/POR信号が接地電位となる。
セット回路330のＰチャンネルトランジスタ332は、/POR
信号が接地電位となった時のノードN303の電位を電源電
位にし、より安定した/POR信号波形生成回路を得るため
に設けられている。このノードN304およびN303の電位変
化に応じて放電回路320内のインバータI305の出力ノー
ドの電位が電源電位となり、ダイオード接続されたＰチ
ャンネルトランジスタ322によって電源電位よりこのＰ
チャンネルトランジスタ322のしきい値電圧分低い電位
がノードN320に現れる。そのため、放電用トランジスタ
321のゲート電位がそのしきい値電圧以上となるのでこ
の放電用トランジスタ321が導通する。そして、ノードN
301に充電された電荷が十分引き抜かれる。インバータI
302のＮチャンネルトランジスタ302nが非導通となり、
Ｐチャンネルトランジスタ302pが導通する。
ルス信号PSETに応答して、/POR信号波形生成回路300に
含まれるセット回路330のＮチャンネルトランジスタ331
が導通する。同時に、パルス信号PSETをインバータI330
で反転し、この信号に応答してセット回路330のＰチャ
ンネルトランジスタ332が導通する。Ｎチャンネルトラ
ンジスタ331の導通で/POR信号はセットレベルすなわち
接地電位にされる。Ｐチャンネルトランジスタ332の導
通でノードN303の電位は電源電位となり、インバータI3
04でその論理が反転され、/POR信号が接地電位となる。
セット回路330のＰチャンネルトランジスタ332は、/POR
信号が接地電位となった時のノードN303の電位を電源電
位にし、より安定した/POR信号波形生成回路を得るため
に設けられている。このノードN304およびN303の電位変
化に応じて放電回路320内のインバータI305の出力ノー
ドの電位が電源電位となり、ダイオード接続されたＰチ
ャンネルトランジスタ322によって電源電位よりこのＰ
チャンネルトランジスタ322のしきい値電圧分低い電位
がノードN320に現れる。そのため、放電用トランジスタ
321のゲート電位がそのしきい値電圧以上となるのでこ
の放電用トランジスタ321が導通する。そして、ノードN
301に充電された電荷が十分引き抜かれる。インバータI
302のＮチャンネルトランジスタ302nが非導通となり、
Ｐチャンネルトランジスタ302pが導通する。
【００５８】時刻T04になると、インバータI302のＰチ
ャンネルトランジスタ302pを介して行われた充電用容量
302cへの充電の結果、ノードN302の電位が電源電位とほ
ぼ等しくなる。するとノードN303が接地電位となり、次
いで/POR信号がリセットレベルすなわち、電源電位にリ
セットされる。そして最終的に時刻T05に電源電位が５
Ｖに到達する。
ャンネルトランジスタ302pを介して行われた充電用容量
302cへの充電の結果、ノードN302の電位が電源電位とほ
ぼ等しくなる。するとノードN303が接地電位となり、次
いで/POR信号がリセットレベルすなわち、電源電位にリ
セットされる。そして最終的に時刻T05に電源電位が５
Ｖに到達する。
【００５９】図６において、ノードN110の最終電位は、
抵抗素子111rによる電圧降下をαとして5V−αとし、ノ
ードN120の最終電位は、Ｎチャンネルトランジスタ121
n、122n、123nのしきい値電圧をともに等しくVthとして
5V−3Vthとした。
抵抗素子111rによる電圧降下をαとして5V−αとし、ノ
ードN120の最終電位は、Ｎチャンネルトランジスタ121
n、122n、123nのしきい値電圧をともに等しくVthとして
5V−3Vthとした。
【００６０】図７は、電源が接地電位（０Ｖ）からが電
源電位（５Ｖ）まで約５０μｓかけて上昇する電源電圧
投入時の電源の電位上昇が速やかに行われる場合におけ
る/POR回路の各ノードの電位変化を表したものである。
源電位（５Ｖ）まで約５０μｓかけて上昇する電源電圧
投入時の電源の電位上昇が速やかに行われる場合におけ
る/POR回路の各ノードの電位変化を表したものである。
【００６１】時刻T10に電源の電位が速やかに上昇し始
めると図５に示される/POR信号波形生成回路300の電源
電位感知用容量301cが電源の電位上昇をモニタしてノー
ドN301の電位が上昇する。このノードN301の電位上昇と
ノードN302と接地電位との間に設けられた容量302cのた
めインバータI302の出力ノードN302は接地電位を維持す
る。さらに、ノードN303は、インバータI303の入力ノー
ドN302が接地電位を維持するのとノードN303と電源ノー
ドの間に接続された容量303cのためほぼ電源の電位上昇
に追従する。順に、/POR信号はセットレベルすなわちこ
の実施の形態では、接地電位、ノードN320は電源の電位
上昇に遅れて追従する。
めると図５に示される/POR信号波形生成回路300の電源
電位感知用容量301cが電源の電位上昇をモニタしてノー
ドN301の電位が上昇する。このノードN301の電位上昇と
ノードN302と接地電位との間に設けられた容量302cのた
めインバータI302の出力ノードN302は接地電位を維持す
る。さらに、ノードN303は、インバータI303の入力ノー
ドN302が接地電位を維持するのとノードN303と電源ノー
ドの間に接続された容量303cのためほぼ電源の電位上昇
に追従する。順に、/POR信号はセットレベルすなわちこ
の実施の形態では、接地電位、ノードN320は電源の電位
上昇に遅れて追従する。
【００６２】時刻T11になると電源の電位上昇に遅れて
追従して上昇していた放電回路320のノードN320の電位
が放電用トランジスタ321のしきい値電圧以上になる。
そのため、この放電用トランジスタ321が導通して、こ
のトランジスタ321を介してノードN301に充電された電
荷が引き抜かれる。
追従して上昇していた放電回路320のノードN320の電位
が放電用トランジスタ321のしきい値電圧以上になる。
そのため、この放電用トランジスタ321が導通して、こ
のトランジスタ321を介してノードN301に充電された電
荷が引き抜かれる。
【００６３】時刻T12に、ノードN301の電位が接地電位
になるとそれに応じて順にノードN302の電位、ノードN3
02の電位、/POR信号が変化する。
になるとそれに応じて順にノードN302の電位、ノードN3
02の電位、/POR信号が変化する。
【００６４】時刻T13になると、時刻T12に接地電位にな
ったノードN301の電位変化に応答して、順次各ノードが
変化した結果、最終的にノードN304の電位、すなわち/P
OR信号がリセットレベルすなわち、この実施の形態で
は、電源電位にリセットされる。
ったノードN301の電位変化に応答して、順次各ノードが
変化した結果、最終的にノードN304の電位、すなわち/P
OR信号がリセットレベルすなわち、この実施の形態で
は、電源電位にリセットされる。
【００６５】ここで時刻T10から時刻T13までの時間は、
主に、各インバータI301〜I305および各容量301c〜304c
のサイズにより影響される信号伝達の速度によって決定
され、予めシミュレーションにより約５０μｓ程度に設
計される。この場合は、上述した電源電位の立上りが緩
やかな場合に比べ非常に短い期間で電源の電位上昇が行
われるので、パルス信号PSETが発生されなくても正常に
動作し、/POR信号は、所望の波形となる。また、図７に
示すように、電源電位検出回路100からの比較結果を受
けてパルス信号発生回路200から出力されるパルス信号P
SETによってセット回路330のＮチャンネルトランジスタ
331およびＰチャンネルトランジスタ332が導通してもそ
の期間は時刻T10からT12の間であるからノードN304およ
びノードN303の電位を確定させる働きをするだけで通常
の動作をする。
主に、各インバータI301〜I305および各容量301c〜304c
のサイズにより影響される信号伝達の速度によって決定
され、予めシミュレーションにより約５０μｓ程度に設
計される。この場合は、上述した電源電位の立上りが緩
やかな場合に比べ非常に短い期間で電源の電位上昇が行
われるので、パルス信号PSETが発生されなくても正常に
動作し、/POR信号は、所望の波形となる。また、図７に
示すように、電源電位検出回路100からの比較結果を受
けてパルス信号発生回路200から出力されるパルス信号P
SETによってセット回路330のＮチャンネルトランジスタ
331およびＰチャンネルトランジスタ332が導通してもそ
の期間は時刻T10からT12の間であるからノードN304およ
びノードN303の電位を確定させる働きをするだけで通常
の動作をする。
【００６６】以上のように、この実施の形態１における
/POR回路では、電源電圧投入時の電源の電位上昇が緩や
かな場合に、電源電位感知用容量301cがその機能を十分
に果たさなくなっても電源電位検出回路100において第
１および第２のモニタ電圧で電源電位検出を行いさら
に、この出力に応答するパルス信号PSETで電源電圧投入
時に確実に内部回路をリセットできるのに十分なリセッ
トレベルすなわち、この実施の形態では、接地電位が維
持された波形の/POR信号を出力する。
/POR回路では、電源電圧投入時の電源の電位上昇が緩や
かな場合に、電源電位感知用容量301cがその機能を十分
に果たさなくなっても電源電位検出回路100において第
１および第２のモニタ電圧で電源電位検出を行いさら
に、この出力に応答するパルス信号PSETで電源電圧投入
時に確実に内部回路をリセットできるのに十分なリセッ
トレベルすなわち、この実施の形態では、接地電位が維
持された波形の/POR信号を出力する。
【００６７】実施の形態２．図８は、この発明の実施の
形態２の/POR回路の構成を示すブロック図である。/POR
回路1300は、電源の電位上昇を検知する電源電位検出回
路100、電源電位検出回路100の出力である検出結果を受
けてパルス信号を発生するためのパルス信号発生回路20
0、このパルス信号発生回路200から出力されるパルス信
号を受け、所定期間遅らせて出力する遅延回路400、お
よびパルス信号発生回路200から出力されるパルス信号P
SETにより/POR信号を確実にセットレベルにし、さら
に、遅延回路400からの出力に応じて/POR信号を確実に
リセットレベルにする/POR信号波形生成回路300とを含
む。この実施の形態２の/POR回路1300は、遅延回路400
が設けられている点、/POR信号波形生成回路300の構成
が実施の形態１の/POR回路1300とは異なっている。以下
この異なっている点について説明する。
形態２の/POR回路の構成を示すブロック図である。/POR
回路1300は、電源の電位上昇を検知する電源電位検出回
路100、電源電位検出回路100の出力である検出結果を受
けてパルス信号を発生するためのパルス信号発生回路20
0、このパルス信号発生回路200から出力されるパルス信
号を受け、所定期間遅らせて出力する遅延回路400、お
よびパルス信号発生回路200から出力されるパルス信号P
SETにより/POR信号を確実にセットレベルにし、さら
に、遅延回路400からの出力に応じて/POR信号を確実に
リセットレベルにする/POR信号波形生成回路300とを含
む。この実施の形態２の/POR回路1300は、遅延回路400
が設けられている点、/POR信号波形生成回路300の構成
が実施の形態１の/POR回路1300とは異なっている。以下
この異なっている点について説明する。
【００６８】図９は、図８に示される遅延回路400の具
体的例を示す回路図である。遅延回路400は、パルス信
号発生回路200から出力される第１のパルス信号PSETを
受け、順次接続されたインバータI401、I402、I403、I4
04およびI405を含み、最終段のインバータI405から/POR
信号のリセットを確実に行うための第２のパルス信号PR
ESET1を出力する。
体的例を示す回路図である。遅延回路400は、パルス信
号発生回路200から出力される第１のパルス信号PSETを
受け、順次接続されたインバータI401、I402、I403、I4
04およびI405を含み、最終段のインバータI405から/POR
信号のリセットを確実に行うための第２のパルス信号PR
ESET1を出力する。
【００６９】図１０は、図８に示される/POR信号波形生
成回路300の具体的例を示す回路図である。図１０に示
される/POR信号波形生成回路は、図５に示された/POR信
号波形生成回路に、新たに、遅延回路400の出力である
パルス信号PRESET1に応答して、/POR信号を確実に活性
化電位にするためのリセット回路340を含む。リセット
回路340は電源ノードとノードN302の間に接続され、ゲ
ートに遅延回路400からのパルス信号PRESET1を受けるＰ
チャンネルトランジスタ341を含む。
成回路300の具体的例を示す回路図である。図１０に示
される/POR信号波形生成回路は、図５に示された/POR信
号波形生成回路に、新たに、遅延回路400の出力である
パルス信号PRESET1に応答して、/POR信号を確実に活性
化電位にするためのリセット回路340を含む。リセット
回路340は電源ノードとノードN302の間に接続され、ゲ
ートに遅延回路400からのパルス信号PRESET1を受けるＰ
チャンネルトランジスタ341を含む。
【００７０】次に動作について説明する。図１１は、実
施の形態２の動作を示すタイミングチャートである。電
源が接地電位（０Ｖ）から電源電位（５Ｖ）まで約５ｍ
ｓかけて上昇する場合における/POR回路の各ノードの電
位変化を表したものである。
施の形態２の動作を示すタイミングチャートである。電
源が接地電位（０Ｖ）から電源電位（５Ｖ）まで約５ｍ
ｓかけて上昇する場合における/POR回路の各ノードの電
位変化を表したものである。
【００７１】時刻T20から時刻T23までの動作は実施の形
態１と同様の動作をする。その後、時刻T23にパルス信
号発生回路200から出力された第１のパルス信号PSETを
遅延回路400で所定時間（図１１中L0で示される期間）
遅らせた第２のパルス信号PRESET1が発生される。そし
てこれによって/POR信号波形生成回路300のセット回路3
40に含まれるＰチャンネルトランジスタ341が導通す
る。
態１と同様の動作をする。その後、時刻T23にパルス信
号発生回路200から出力された第１のパルス信号PSETを
遅延回路400で所定時間（図１１中L0で示される期間）
遅らせた第２のパルス信号PRESET1が発生される。そし
てこれによって/POR信号波形生成回路300のセット回路3
40に含まれるＰチャンネルトランジスタ341が導通す
る。
【００７２】時刻T24になると、このリセット信号PRESE
T1によって導通したＰチャンネルトランジスタ341を介
してノードN302および容量302cが充電され、ノードN302
の電位が電源電位とほぼ等しくなる。するとノードN303
が接地電位となり、次いで/POR信号がリセットレベルす
なわち、電源電位にリセットされる。そして最終的に時
刻T25に電源電位が５Ｖに到達する。
T1によって導通したＰチャンネルトランジスタ341を介
してノードN302および容量302cが充電され、ノードN302
の電位が電源電位とほぼ等しくなる。するとノードN303
が接地電位となり、次いで/POR信号がリセットレベルす
なわち、電源電位にリセットされる。そして最終的に時
刻T25に電源電位が５Ｖに到達する。
【００７３】このように構成することで、電源の電位上
昇が緩やかに行われノードN301に充電された電荷の引き
抜きおよびノードN302の電位上昇に極端に時間がかかっ
た場合、または、製造上の不具合により各ノードの電位
上昇のバランスが崩れたような場合に、確実に/POR信号
のリセットを行うことができる。仮に、ノードN301の電
荷の引き抜きが速やかに行われた場合は、インバータI3
02に含まれるＰチャンネルトランジスタ302pによる充電
でノードN302の電位が上昇するので、後からリセット用
トランジスタ341が導通しても充電能力が強化されるだ
けである。
昇が緩やかに行われノードN301に充電された電荷の引き
抜きおよびノードN302の電位上昇に極端に時間がかかっ
た場合、または、製造上の不具合により各ノードの電位
上昇のバランスが崩れたような場合に、確実に/POR信号
のリセットを行うことができる。仮に、ノードN301の電
荷の引き抜きが速やかに行われた場合は、インバータI3
02に含まれるＰチャンネルトランジスタ302pによる充電
でノードN302の電位が上昇するので、後からリセット用
トランジスタ341が導通しても充電能力が強化されるだ
けである。
【００７４】以上のように、この実施の形態２における
/POR回路では、電源電圧投入時の電源の電位上昇が緩や
かな場合に、電源電位感知用容量301cがその機能を十分
に果たさなくなっても電源電位検出回路100において第
１および第２のモニタ電圧で電源電位検出を行い、さら
に、この出力に応答するパルス信号PSETで電源電圧投入
時に確実に内部回路をリセットできるのに十分な活性化
電位すなわち接地電位が維持され、そしてこのパルス信
号の遅延信号PRESET1によって所定期間経過後に、非活
性化電位になる波形の/POR信号を出力する。
/POR回路では、電源電圧投入時の電源の電位上昇が緩や
かな場合に、電源電位感知用容量301cがその機能を十分
に果たさなくなっても電源電位検出回路100において第
１および第２のモニタ電圧で電源電位検出を行い、さら
に、この出力に応答するパルス信号PSETで電源電圧投入
時に確実に内部回路をリセットできるのに十分な活性化
電位すなわち接地電位が維持され、そしてこのパルス信
号の遅延信号PRESET1によって所定期間経過後に、非活
性化電位になる波形の/POR信号を出力する。
【００７５】実施の形態３．図１２は、この発明の実施
の形態３の/POR回路の構成を示すブロック図である。/P
OR回路1300は、電源電位の上昇を検知する電源電位検出
回路100、電源電位検出回路100の出力である検出結果を
受けてパルス信号を発生するためのパルス信号発生回路
200、このパルス信号発生回路200から出力されるパルス
信号PSETを受け、所定時間経過後に信号PREST2を出力す
るタイマ回路500、およびパルス信号発生回路200から出
力されるパルス信号PSETにより/POR信号を確実にセット
レベルにし、さらに、タイマ回路500からの出力信号PRE
SET2に応じて/POR信号を確実にリセットレベルにする/P
OR信号波形生成回路300とを含む。この実施の形態３の/
POR回路1300は、実施の形態２の/POR回路1300に比べ、
遅延回路400に代えて、タイマ回路500を設けている点で
異なる。以下この異なる点について説明する。
の形態３の/POR回路の構成を示すブロック図である。/P
OR回路1300は、電源電位の上昇を検知する電源電位検出
回路100、電源電位検出回路100の出力である検出結果を
受けてパルス信号を発生するためのパルス信号発生回路
200、このパルス信号発生回路200から出力されるパルス
信号PSETを受け、所定時間経過後に信号PREST2を出力す
るタイマ回路500、およびパルス信号発生回路200から出
力されるパルス信号PSETにより/POR信号を確実にセット
レベルにし、さらに、タイマ回路500からの出力信号PRE
SET2に応じて/POR信号を確実にリセットレベルにする/P
OR信号波形生成回路300とを含む。この実施の形態３の/
POR回路1300は、実施の形態２の/POR回路1300に比べ、
遅延回路400に代えて、タイマ回路500を設けている点で
異なる。以下この異なる点について説明する。
【００７６】図１３は図１２に示されるタイマ回路500
の具体的例を示すブロック図である。タイマ回路500は
パルス信号発生回路200から出力されるパルス信号PSET
によって発信を開始するリングオシレータ540、このリ
ングオシレータから発信されるクロック信号によってカ
ウンタアップを行うカウンタ回路510、520、530および
インバータI510を含む。
の具体的例を示すブロック図である。タイマ回路500は
パルス信号発生回路200から出力されるパルス信号PSET
によって発信を開始するリングオシレータ540、このリ
ングオシレータから発信されるクロック信号によってカ
ウンタアップを行うカウンタ回路510、520、530および
インバータI510を含む。
【００７７】図１３に示される例では、ｎ個のカウンタ
回路を用いたようにしめされているが、タイマ回路にお
いてカウントしたい時間に応じてカウンタ回路の数が決
定される。
回路を用いたようにしめされているが、タイマ回路にお
いてカウントしたい時間に応じてカウンタ回路の数が決
定される。
【００７８】図１４は図１３に示されるカウンタ回路51
0の具体的例を示す回路図である。リングオシレータ540
からのクロック信号をインバータI510で反転させた信号
である入力信号/TN-1をゲートに受けるＮチャンネルト
ランジスタ503、506、リングオシレータ540からのクロ
ック信号である入力信号TN-1をゲートに受けるＮチャン
ネルトランジスタ501、504、Ｎチャンネルトランジスタ
503のソースと接地ノードの間に接続され、ゲートにＮ
チャンネルトランジスタ501のソースが接続されたＮチ
ャンネルトランジスタ502、Ｎチャンネルトランジスタ5
06のソースと接地ノードの間に接続され、ゲートにＮチ
ャンネルトランジスタ504のソースが接続されたＮチャ
ンネルトランジスタ505、出力信号TN、/TNのデータをラ
ッチするラッチ回路L510を構成するインバータI501、I5
02を含む。
0の具体的例を示す回路図である。リングオシレータ540
からのクロック信号をインバータI510で反転させた信号
である入力信号/TN-1をゲートに受けるＮチャンネルト
ランジスタ503、506、リングオシレータ540からのクロ
ック信号である入力信号TN-1をゲートに受けるＮチャン
ネルトランジスタ501、504、Ｎチャンネルトランジスタ
503のソースと接地ノードの間に接続され、ゲートにＮ
チャンネルトランジスタ501のソースが接続されたＮチ
ャンネルトランジスタ502、Ｎチャンネルトランジスタ5
06のソースと接地ノードの間に接続され、ゲートにＮチ
ャンネルトランジスタ504のソースが接続されたＮチャ
ンネルトランジスタ505、出力信号TN、/TNのデータをラ
ッチするラッチ回路L510を構成するインバータI501、I5
02を含む。
【００７９】また、図１４に示されるカウンタ回路は、
図１３に示されるタイマ回路500中のカウンタ回路の最
も下位である510を表しているので、カウンタ回路の初
期設定を行うための接地ノードと出力信号TNの出力ノー
ドとの間に接続されゲートにパルス信号PSETを受けるＮ
チャンネルトランジスタ507も含まれている。
図１３に示されるタイマ回路500中のカウンタ回路の最
も下位である510を表しているので、カウンタ回路の初
期設定を行うための接地ノードと出力信号TNの出力ノー
ドとの間に接続されゲートにパルス信号PSETを受けるＮ
チャンネルトランジスタ507も含まれている。
【００８０】図１５は、タイマ回路500の動作を示すタ
イミングチャートである。今、タイマ回路500が図１３
に示されるようにｎ個のカウンタ回路から構成されてい
るとすると、パルス信号発生回路200から出力されたパ
ルス信号PSETを受けてリングオシレータ540が発振を開
始し、この発振信号がカウンタ回路に入力される。その
カウンタ回路により所定時間L1がカウントされ、最終段
のカウンタ回路530から/POR信号をリセットするためのP
RESET2が出力される。
イミングチャートである。今、タイマ回路500が図１３
に示されるようにｎ個のカウンタ回路から構成されてい
るとすると、パルス信号発生回路200から出力されたパ
ルス信号PSETを受けてリングオシレータ540が発振を開
始し、この発振信号がカウンタ回路に入力される。その
カウンタ回路により所定時間L1がカウントされ、最終段
のカウンタ回路530から/POR信号をリセットするためのP
RESET2が出力される。
【００８１】図１２に示される/POR回路1300のタイマ回
路500以外の回路については実施の形態２で示したもの
と同じ構成である。特に、/POR信号波形生成回路300
は、図８に示された/POR信号波形生成回路300と同様の
構成であり、リセット回路340に入力されるPRESET1がタ
イマ回路500から出力される信号PRESET2となる。
路500以外の回路については実施の形態２で示したもの
と同じ構成である。特に、/POR信号波形生成回路300
は、図８に示された/POR信号波形生成回路300と同様の
構成であり、リセット回路340に入力されるPRESET1がタ
イマ回路500から出力される信号PRESET2となる。
【００８２】次に動作について説明する。図１６は、実
施の形態３の動作を示すタイミングチャートである。電
源が接地電位（０Ｖ）から電源電位（５Ｖ）まで約５ｍ
ｓかけて上昇する場合における/POR回路の各ノードの電
位変化を表したものである。
施の形態３の動作を示すタイミングチャートである。電
源が接地電位（０Ｖ）から電源電位（５Ｖ）まで約５ｍ
ｓかけて上昇する場合における/POR回路の各ノードの電
位変化を表したものである。
【００８３】時刻T30から時刻T33までの動作は実施の形
態１および２と同様の動作をする。その後、パルス信号
発生回路200から出力されたパルス信号PSETをタイマ回
路500で所定時間（図１６中L1で示される期間）経過
後、信号PRESET2が発生される。そしてこれによって/PO
R信号波形生成回路300のセット回路340に含まれるＰチ
ャンネルトランジスタ341が導通する。
態１および２と同様の動作をする。その後、パルス信号
発生回路200から出力されたパルス信号PSETをタイマ回
路500で所定時間（図１６中L1で示される期間）経過
後、信号PRESET2が発生される。そしてこれによって/PO
R信号波形生成回路300のセット回路340に含まれるＰチ
ャンネルトランジスタ341が導通する。
【００８４】この間のタイマ回路500の動作を図１５を
基に説明する。まず、時刻T33にパルス信号発生回路200
からのパルス信号PSETをタイマ回路500が受け、これに
応じてリングオシレータ540が発信を開始する。同時
に、カウンタ回路510のＮチャンネルトランジスタ507が
導通してカウンタの初期設定が行われる。リングオシレ
ータ540からの発振信号に応じて、カウンタ回路が順次
カウンタアップされ、最終的に時刻T33からL1期間経過
後に最上位のカウンタ回路530のカウントアップが行わ
れ、出力信号PRESET2が接地電位となる。
基に説明する。まず、時刻T33にパルス信号発生回路200
からのパルス信号PSETをタイマ回路500が受け、これに
応じてリングオシレータ540が発信を開始する。同時
に、カウンタ回路510のＮチャンネルトランジスタ507が
導通してカウンタの初期設定が行われる。リングオシレ
ータ540からの発振信号に応じて、カウンタ回路が順次
カウンタアップされ、最終的に時刻T33からL1期間経過
後に最上位のカウンタ回路530のカウントアップが行わ
れ、出力信号PRESET2が接地電位となる。
【００８５】このタイマ回路500は、電源の電位上昇の
途中にて、カウント動作するものであるからその点を十
分考慮した構成が必要とされる。
途中にて、カウント動作するものであるからその点を十
分考慮した構成が必要とされる。
【００８６】時刻T34になると、このリセット信号PRESE
T2によって導通したＰチャンネルトランジスタ341を介
してノードN302および容量302cが充電され、ノードN302
の電位が電源電位とほぼ等しくなる。するとノードN303
が接地電位となり、次いで/POR信号がリセットレベルす
なわち、電源電位にリセットされる。そして最終的に時
刻T35に電源電位が５Ｖに到達する。
T2によって導通したＰチャンネルトランジスタ341を介
してノードN302および容量302cが充電され、ノードN302
の電位が電源電位とほぼ等しくなる。するとノードN303
が接地電位となり、次いで/POR信号がリセットレベルす
なわち、電源電位にリセットされる。そして最終的に時
刻T35に電源電位が５Ｖに到達する。
【００８７】以上のように、この実施の形態３における
/POR回路では、電源電圧投入時の電源の電位上昇が緩や
かな場合でも電源電圧投入時に確実に内部回路をリセッ
トできるのに十分なセットレベルすなわち接地電位が所
定の期間維持され、さらに、その所定期間経過後には、
確実にリセットレベルになる波形の/POR信号を出力する
ことができる。
/POR回路では、電源電圧投入時の電源の電位上昇が緩や
かな場合でも電源電圧投入時に確実に内部回路をリセッ
トできるのに十分なセットレベルすなわち接地電位が所
定の期間維持され、さらに、その所定期間経過後には、
確実にリセットレベルになる波形の/POR信号を出力する
ことができる。
【００８８】実施の形態４．図１７はこの発明の実施の
形態４のパワーオンリセット回路を用いたＤＲＡＭのブ
ロック図である。図１に示されたＤＲＡＭと異なる点
は、入出力回路1103が、データ書き込み時には、データ
入出力端子から入力されるデータをとり込む入力回路11
13、読みだし時には、メモリ回路1200から読みだされた
データを入出力端子から出力する出力回路1123を含み、
さらに、二つの電源端子を持ち、特に出力回路専用電源
配線Vcc2とその他の電源配線Vcc1が存在し、そして，こ
の二つの電源配線Vcc1とVcc2の電位変化を/POR回路の電
源電位検出回路で検出する点である。また、この実施の
形態４の/POR回路1300が実施の形態１、２、または３の
/POR回路1300と異なるのは、電源電位検出回路100の構
成である。以下異なる点について説明する。
形態４のパワーオンリセット回路を用いたＤＲＡＭのブ
ロック図である。図１に示されたＤＲＡＭと異なる点
は、入出力回路1103が、データ書き込み時には、データ
入出力端子から入力されるデータをとり込む入力回路11
13、読みだし時には、メモリ回路1200から読みだされた
データを入出力端子から出力する出力回路1123を含み、
さらに、二つの電源端子を持ち、特に出力回路専用電源
配線Vcc2とその他の電源配線Vcc1が存在し、そして，こ
の二つの電源配線Vcc1とVcc2の電位変化を/POR回路の電
源電位検出回路で検出する点である。また、この実施の
形態４の/POR回路1300が実施の形態１、２、または３の
/POR回路1300と異なるのは、電源電位検出回路100の構
成である。以下異なる点について説明する。
【００８９】図１８は、図１７に示される/POR回路の電
源電位検出回路100の構成を示す回路図である。電源電
位検出回路100は、第１の電源電位モニタ回路110と第２
の電源電位モニタ回路120と、第１の電源電位モニタ回
路110から出力される第１のモニタ電圧および第２の電
源電位モニタ回路120から出力される第２のモニタ電圧
を比較して比較結果を出力する比較回路130を含む。特
に、図３に示された電源電位検出回路と異なる点は、第
２の電源電位モニタ回路120の電源ノードが第１の電源
電位モニタ回路110の電源ノードVcc1とは異なる図１７
に示される出力専用電源配線Vcc2に接続されている点で
ある。
源電位検出回路100の構成を示す回路図である。電源電
位検出回路100は、第１の電源電位モニタ回路110と第２
の電源電位モニタ回路120と、第１の電源電位モニタ回
路110から出力される第１のモニタ電圧および第２の電
源電位モニタ回路120から出力される第２のモニタ電圧
を比較して比較結果を出力する比較回路130を含む。特
に、図３に示された電源電位検出回路と異なる点は、第
２の電源電位モニタ回路120の電源ノードが第１の電源
電位モニタ回路110の電源ノードVcc1とは異なる図１７
に示される出力専用電源配線Vcc2に接続されている点で
ある。
【００９０】以上のように、この実施の形態４における
/POR回路では異なる時定数をもつ電源配線ノードの電位
上昇変化を電源電位検出回路で検出するよう構成したの
で電源端子と各回路間の配線関係によっておこる電源ノ
ードの電位上昇差を考慮して内部回路をリセットできる
のに十分なセットレベルすなわち接地電位が維持された
波形の/POR信号を出力することができる。
/POR回路では異なる時定数をもつ電源配線ノードの電位
上昇変化を電源電位検出回路で検出するよう構成したの
で電源端子と各回路間の配線関係によっておこる電源ノ
ードの電位上昇差を考慮して内部回路をリセットできる
のに十分なセットレベルすなわち接地電位が維持された
波形の/POR信号を出力することができる。
【００９１】なお、この発明においては、電源電位を５
Ｖとして説明したが、電源電位が３Ｖ、２．８Ｖ等低い
電源電圧において動作するデバイスにおいて、接地電位
と電源電位の差が小さくなった分電源電圧投入の検出に
精密な精度を必要とするため、特に顕著な効果を得るこ
とができる。
Ｖとして説明したが、電源電位が３Ｖ、２．８Ｖ等低い
電源電圧において動作するデバイスにおいて、接地電位
と電源電位の差が小さくなった分電源電圧投入の検出に
精密な精度を必要とするため、特に顕著な効果を得るこ
とができる。
【００９２】さらに、本願のパワーオンリセット回路は
/POR信号を発生し、この/POR信号が接地電位の期間が内
部回路を初期設定する活性化期間で、/POR信号が電源電
位になると初期設定が終了して/POR信号が非活性な期間
となるが、内部回路を初期設定する活性化期間が電源電
位であり、非活性な期間が接地電位であるような/POR信
号とは逆位相の信号、つまり、セットレベルが電源電位
でリセットレベルが接地電位となる信号で内部回路の初
期設定をおこなうパワーオンリセット回路でもこの発明
を適用することができることは、言うまでもない。
/POR信号を発生し、この/POR信号が接地電位の期間が内
部回路を初期設定する活性化期間で、/POR信号が電源電
位になると初期設定が終了して/POR信号が非活性な期間
となるが、内部回路を初期設定する活性化期間が電源電
位であり、非活性な期間が接地電位であるような/POR信
号とは逆位相の信号、つまり、セットレベルが電源電位
でリセットレベルが接地電位となる信号で内部回路の初
期設定をおこなうパワーオンリセット回路でもこの発明
を適用することができることは、言うまでもない。
【００９３】
【発明の効果】以上のように、この発明によるパワーオ
ンリセット回路は、電源ノードと接地ノードの間に接続
された第１の分圧回路を含み第１のモニタ電圧を出力す
る第１の電源電位モニタ回路と、電源ノードと接地ノー
ドの間に接続された第２の分圧回路を含み第２のモニタ
電圧を出力する第２の電源電位モニタ回路と、前記第１
および第２のモニタ電圧を比較する比較回路とを有する
電源電位検出回路から出力される検出結果に応答してパ
ルス信号発生回路が第１のパルス信号を出力し、このパ
ルス信号に応じてパワーオンリセット信号を活性化電位
にするセット回路を電源電位の上昇を感知してパワーオ
ンリセット信号を発生するパワーオンリセット信号波形
生成回路に設けたので、パワーオンリセット信号波形生
成回路のみに頼らず電源電位検出回路でも電源電圧投入
を検出することができ、電源電圧投入時の電源の電位上
昇が緩やかな場合に確実に内部回路を初期化するのに十
分な活性化電位すなわち接地電位が維持された波形のパ
ワーオンリセット信号を出力することができる。
ンリセット回路は、電源ノードと接地ノードの間に接続
された第１の分圧回路を含み第１のモニタ電圧を出力す
る第１の電源電位モニタ回路と、電源ノードと接地ノー
ドの間に接続された第２の分圧回路を含み第２のモニタ
電圧を出力する第２の電源電位モニタ回路と、前記第１
および第２のモニタ電圧を比較する比較回路とを有する
電源電位検出回路から出力される検出結果に応答してパ
ルス信号発生回路が第１のパルス信号を出力し、このパ
ルス信号に応じてパワーオンリセット信号を活性化電位
にするセット回路を電源電位の上昇を感知してパワーオ
ンリセット信号を発生するパワーオンリセット信号波形
生成回路に設けたので、パワーオンリセット信号波形生
成回路のみに頼らず電源電位検出回路でも電源電圧投入
を検出することができ、電源電圧投入時の電源の電位上
昇が緩やかな場合に確実に内部回路を初期化するのに十
分な活性化電位すなわち接地電位が維持された波形のパ
ワーオンリセット信号を出力することができる。
【００９４】さらに、電源の電位上昇に対する第１のモ
ニタ電圧の上昇が第２のモニタ電圧の上昇より早くなる
よう構成したので電源電位検出回路の電源電圧投入の検
出精度を向上させることができる。
ニタ電圧の上昇が第２のモニタ電圧の上昇より早くなる
よう構成したので電源電位検出回路の電源電圧投入の検
出精度を向上させることができる。
【００９５】また、パルス信号発生回路から出力される
第１のパルス信号を受け、第１のパルス信号を所定時間
遅延させた第２のパルス信号を出力する遅延回路をさら
に備え、パワーオンリセット信号波形生成回路に第２の
パルス信号に応じてパワーオンリセット信号を非活性化
電位するリセット回路を設けたので、電源電圧投入時の
電源の電位上昇が緩やかな場合でも確実に内部回路を初
期化するのに十分な活性化電位すなわち接地電位が維持
され、また、所定時間経過後に確実に非活性化電位にな
る波形のパワーオンリセット信号を出力することができ
る。
第１のパルス信号を受け、第１のパルス信号を所定時間
遅延させた第２のパルス信号を出力する遅延回路をさら
に備え、パワーオンリセット信号波形生成回路に第２の
パルス信号に応じてパワーオンリセット信号を非活性化
電位するリセット回路を設けたので、電源電圧投入時の
電源の電位上昇が緩やかな場合でも確実に内部回路を初
期化するのに十分な活性化電位すなわち接地電位が維持
され、また、所定時間経過後に確実に非活性化電位にな
る波形のパワーオンリセット信号を出力することができ
る。
【００９６】また、パルス信号発生回路から出力される
第１のパルス信号受け、前記第１のパルス信号に応答し
て所定時間を測定するタイマ回路をさらに備え、パワー
オンリセット信号波形生成回路に、このタイマ回路から
出力される信号に応じてパワーオンリセット信号を非活
性化電位にするリセット回路を設けたので、電源電圧投
入時の電源の電位上昇が緩やかな場合でも確実に内部回
路を初期化するのに十分な活性化電位すなわち接地電位
が維持され、また、所定時間経過後に確実に非活性化電
位になる波形のパワーオンリセット信号を出力すること
ができる。
第１のパルス信号受け、前記第１のパルス信号に応答し
て所定時間を測定するタイマ回路をさらに備え、パワー
オンリセット信号波形生成回路に、このタイマ回路から
出力される信号に応じてパワーオンリセット信号を非活
性化電位にするリセット回路を設けたので、電源電圧投
入時の電源の電位上昇が緩やかな場合でも確実に内部回
路を初期化するのに十分な活性化電位すなわち接地電位
が維持され、また、所定時間経過後に確実に非活性化電
位になる波形のパワーオンリセット信号を出力すること
ができる。
【００９７】また、セット回路をパワーオンリセット信
号の出力ノードと前記パワーオンリセット信号の活性化
電位に対応する所定ノードとの間に接続され、第１のパ
ルス信号に応答して導通するよう構成したので、有効的
に確実にパワーオンリセット信号を活性化電位にするこ
とができる。
号の出力ノードと前記パワーオンリセット信号の活性化
電位に対応する所定ノードとの間に接続され、第１のパ
ルス信号に応答して導通するよう構成したので、有効的
に確実にパワーオンリセット信号を活性化電位にするこ
とができる。
【００９８】また、この発明によるパワーオンリセット
回路は、各々が電源の電位上昇に応答して出力される第
１のモニタ電圧と第２のモニタ電圧に応じて電源の電位
上昇を検出する電源電位検出回路から出力される第１の
検出結果と第２の検出結果に応答してパルス信号発生回
路がパルス信号を発生し、このパルス信号に応じてパワ
ーオンリセット信号を活性化電位にするセット回路を有
し、電源電位の上昇を感知して前記パワーオンリセット
信号を発生するパワーオンリセット信号波形生成回路と
を有するよう構成したので、電源電圧投入時の電源の電
位上昇が緩やかな場合でも確実に電源電位検出回路が電
源の投入を検出することができ、さらには、電源電位が
上昇中である不安定な状態でも確実にパルス信号を発生
させることができる。そのため、内部回路を初期化する
のに十分な活性化電位すなわち接地電位が維持された波
形のパワーオンリセット信号を出力することができる。
回路は、各々が電源の電位上昇に応答して出力される第
１のモニタ電圧と第２のモニタ電圧に応じて電源の電位
上昇を検出する電源電位検出回路から出力される第１の
検出結果と第２の検出結果に応答してパルス信号発生回
路がパルス信号を発生し、このパルス信号に応じてパワ
ーオンリセット信号を活性化電位にするセット回路を有
し、電源電位の上昇を感知して前記パワーオンリセット
信号を発生するパワーオンリセット信号波形生成回路と
を有するよう構成したので、電源電圧投入時の電源の電
位上昇が緩やかな場合でも確実に電源電位検出回路が電
源の投入を検出することができ、さらには、電源電位が
上昇中である不安定な状態でも確実にパルス信号を発生
させることができる。そのため、内部回路を初期化する
のに十分な活性化電位すなわち接地電位が維持された波
形のパワーオンリセット信号を出力することができる。
【００９９】さらに、第１および第２のモニタ電圧は各
々異なる時定数をもつ電源配線の電位上昇に応答して出
力されるよう構成したので、特に、電源配線が複数存在
する場合に、各配線の電位上昇から最終的に電源電位の
上昇を検出することができる。
々異なる時定数をもつ電源配線の電位上昇に応答して出
力されるよう構成したので、特に、電源配線が複数存在
する場合に、各配線の電位上昇から最終的に電源電位の
上昇を検出することができる。
【０１００】また、この発明による半導体装置は、各々
が電源の電位の上昇に応答して出力される第１のモニタ
電圧と第２のモニタ電圧に応じて電源の電位上昇を検出
する電源電位検出回路と、電源電位検出回路から出力さ
れる第１の検出結果と第２の検出結果に応答してパルス
信号を発生するパルス信号発生回路と、パルス信号に応
じてパワーオンリセット信号を活性化電位にするセット
回路を有し、電源電位の上昇を感知して前記パワーオン
リセット信号を発生するパワーオンリセット信号波形生
成回路とを有するパワーオンリセット回路と、パワーオ
ンリセット信号に応じて、初期化される内部回路とを同
一チップ上に集積したので、電源電圧投入時の電源の電
位上昇が緩やかな場合でも確実にパワーオンリセット信
号が活性化電位すなわち接地電位に維持され、同一チッ
プ上の半導体装置の内部回路の各電位がある程度安定し
た時点で確実に初期化することができる。
が電源の電位の上昇に応答して出力される第１のモニタ
電圧と第２のモニタ電圧に応じて電源の電位上昇を検出
する電源電位検出回路と、電源電位検出回路から出力さ
れる第１の検出結果と第２の検出結果に応答してパルス
信号を発生するパルス信号発生回路と、パルス信号に応
じてパワーオンリセット信号を活性化電位にするセット
回路を有し、電源電位の上昇を感知して前記パワーオン
リセット信号を発生するパワーオンリセット信号波形生
成回路とを有するパワーオンリセット回路と、パワーオ
ンリセット信号に応じて、初期化される内部回路とを同
一チップ上に集積したので、電源電圧投入時の電源の電
位上昇が緩やかな場合でも確実にパワーオンリセット信
号が活性化電位すなわち接地電位に維持され、同一チッ
プ上の半導体装置の内部回路の各電位がある程度安定し
た時点で確実に初期化することができる。
【０１０１】さらに、第１および第２のモニタ電圧は各
々異なる時定数をもつ電源配線の電位上昇に応答して出
力されるよう構成したので、同一チップ内で、異なる時
定数をもつ電源配線が複数存在しても電源の電位上昇を
確実に検出できる。
々異なる時定数をもつ電源配線の電位上昇に応答して出
力されるよう構成したので、同一チップ内で、異なる時
定数をもつ電源配線が複数存在しても電源の電位上昇を
確実に検出できる。
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１に示したＤＲＡＭの/POR回路の構成を示
すブロック図である。
すブロック図である。
【図３】 図２に示した/POR回路の電源電位検出回路の
構成を示す回路図である。
構成を示す回路図である。
【図４】 図２に示した/POR回路のパルス信号発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【図５】 図２に示した/POR回路の/POR信号波形生成回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図６】 図２に示した/POR回路の電源電位の上昇が緩
やかな場合の動作を示すタイミングチャートである。
やかな場合の動作を示すタイミングチャートである。
【図７】 図２に示した/POR回路の電源電位の上昇の速
やかな場合の動作を示すタイミングチャートである。
やかな場合の動作を示すタイミングチャートである。
【図８】 この発明の実施の形態２による/POR回路の構
成を示すブロック図である。
成を示すブロック図である。
【図９】 図８に示した/POR回路の遅延回路の構成を示
す回路図である。
す回路図である。
【図１０】 図８に示した/POR回路の/POR信号波形生成
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図１１】 図８に示した/POR回路の電源電位の上昇の
速やかな場合の動作を示すタイミングチャートである。
速やかな場合の動作を示すタイミングチャートである。
【図１２】 この発明の実施の形態３による/POR回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１３】 図１２に示した/POR回路のタイマ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図１４】 図１３に示したタイマ回路のカウンタ回路
構成を示す回路図である。
構成を示す回路図である。
【図１５】 図１３に示したタイマ回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図１６】 図１２に示した/POR回路の電源電位の上昇
の緩やかな場合の動作を示すタイミングチャートであ
る。
の緩やかな場合の動作を示すタイミングチャートであ
る。
【図１７】 この発明の実施の形態４によるＤＲＡＭの
構成を示すブロック図である。
構成を示すブロック図である。
【図１８】 図１７に示した/POR回路の電源電位検出回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図１９】 従来の/POR回路の構成を示す回路図であ
る。
る。
【図２０】 従来の/POR回路の電源電位の上昇の緩やか
な場合の動作を示すタイミングチャートである。
な場合の動作を示すタイミングチャートである。
1000 ＤＲＡＭ、 1100 内部回路、 1300 /POR
回路、100 電源電位検出回路、 110 第１の電圧モ
ニタ回路、120 第２の電圧モニタ回路、 130 比較
回路、200 パルス信号発生回路、 300 /POR信号波
形生成回路、330 セット回路、 331 Ｎチャンネル
トランジスタ、332 Ｐチャンネルトランジスタ、 3
40 リセット回路、341 Ｐチャンネルトランジスタ、
400 遅延回路、500 タイマ回路、 510、520、
530 カウンタ回路、540 リングオシレータ、
回路、100 電源電位検出回路、 110 第１の電圧モ
ニタ回路、120 第２の電圧モニタ回路、 130 比較
回路、200 パルス信号発生回路、 300 /POR信号波
形生成回路、330 セット回路、 331 Ｎチャンネル
トランジスタ、332 Ｐチャンネルトランジスタ、 3
40 リセット回路、341 Ｐチャンネルトランジスタ、
400 遅延回路、500 タイマ回路、 510、520、
530 カウンタ回路、540 リングオシレータ、
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Claims (11)
- 【請求項１】 電源ノードと接地ノードの間に接続され
た第１の分圧回路を含み第１のモニタ電圧を出力する第
１の電源電位モニタ回路と、電源ノードと接地ノードの
間に接続された第２の分圧回路を含み第２のモニタ電圧
を出力する第２の電源電位モニタ回路と、前記第１およ
び第２のモニタ電圧を比較する比較回路とを有する電源
電位検出回路と、 前記電源電位検出回路から出力される検出結果に応答し
て第１のパルス信号を出力するパルス信号発生回路と、 前記第１のパルス信号に応じてパワーオンリセット信号
をセットレベルにするセット回路を有し、電源の電位上
昇を感知して前記パワーオンリセット信号を発生するパ
ワーオンリセット信号波形生成回路とを備えたパワーオ
ンリセット回路。 - 【請求項２】 電源の電位上昇に対する第１のモニタ電
圧の上昇が第２のモニタ電圧の上昇より早い請求項１記
載のパワーオンリセット回路。 - 【請求項３】 パルス信号発生回路から出力される第１
のパルス信号を受け、前記第１のパルス信号を所定時間
遅延させた第２のパルス信号を出力する遅延回路をさら
に備え、 パワーオンリセット信号波形生成回路は、前記第２のパ
ルス信号に応じてパワーオンリセット信号を非活性化電
位にするリセット回路をさらに有する請求項１または２
記載のパワーオンリセット回路。 - 【請求項４】 パルス信号発生回路から出力される第１
のパルス信号を受け、前記第１のパルス信号に応答して
所定時間を測定するタイマ回路をさらに備え、 パワーオンリセット信号波形生成回路は、前記タイマ回
路から出力される信号に応じてパワーオンリセット信号
を非活性化電位にするリセット回路をさらに有する請求
項１または２記載のパワーオンリセット回路。 - 【請求項５】 タイマ回路は第１のパルス信号に応答し
て発振を開始する発振回路と前記発振回路からの発振信
号を受け、カウントアップするカウンタ回路とを有する
請求項４記載のパワーオンリセット回路。 - 【請求項６】 セット回路はパワーオンリセット信号の
出力ノードと前記パワーオンリセット信号のセットレベ
ルに対応する電位が与えられる所定ノードとの間に接続
され、第１のパルス信号に応答して導通するトランジス
タを含む請求項１記載のパワーオンリセット回路。 - 【請求項７】 電源の電位上昇に応答して各々出力され
る第１のモニタ電圧と第２のモニタ電圧に応じて電源の
電位上昇を検出する電源電位検出回路と、 前記電源電位検出回路から出力される第１の検出結果と
第２の検出結果に応答してパルス信号を発生するパルス
信号発生回路と、 前記パルス信号に応じてパワーオンリセット信号をセッ
トレベルにするセット回路を有し、電源の電位上昇を感
知して前記パワーオンリセット信号を発生するパワーオ
ンリセット信号波形生成回路とを有するパワーオンリセ
ット回路。 - 【請求項８】 第１および第２のモニタ電圧は各々異な
る時定数をもつ電源配線の電位上昇に応答して出力され
る請求項７記載のパワーオンリセット回路。 - 【請求項９】 パワーオンリセット信号に応じて初期化
される内部回路と、 電源の電位上昇に応答して各々出力される第１のモニタ
電圧と第２のモニタ電圧に応じて電源の電位上昇を検出
する電源電位検出回路と、前記電源電位検出回路から出
力される第１の検出結果と第２の検出結果に応答してパ
ルス信号を発生するパルス信号発生回路と、前記パルス
信号に応じて前記パワーオンリセット信号をセットレベ
ルにするセット回路を有し、電源の電位上昇を感知して
前記パワーオンリセット信号を発生するパワーオンリセ
ット信号波形生成回路とを有するパワーオンリセット回
路とを同一チップ上に集積した半導体装置。 - 【請求項１０】 第１および第２のモニタ電圧は各々異
なる時定数をもつ電源配線の電位上昇に応答して出力さ
れる請求項９記載の半導体装置。 - 【請求項１１】 セット回路は、パワーオンリセット信
号の出力ノードと前記パワーオンリセット信号のセット
レベルに対応する電位が与えられる所定ノードとの間に
接続され、パルス信号に応答して導通するトランジスタ
を含む請求項９または１０記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10202624A JP2000036732A (ja) | 1998-07-17 | 1998-07-17 | パワーオンリセット回路並びに半導体装置 |
| US09/226,164 US6285222B1 (en) | 1998-07-17 | 1999-01-07 | Power-on reset circuit, and semiconductor device |
| KR1019990009587A KR100330677B1 (ko) | 1998-07-17 | 1999-03-20 | 파워-온 리셋트 회로 및 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10202624A JP2000036732A (ja) | 1998-07-17 | 1998-07-17 | パワーオンリセット回路並びに半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036732A true JP2000036732A (ja) | 2000-02-02 |
Family
ID=16460452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10202624A Pending JP2000036732A (ja) | 1998-07-17 | 1998-07-17 | パワーオンリセット回路並びに半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6285222B1 (ja) |
| JP (1) | JP2000036732A (ja) |
| KR (1) | KR100330677B1 (ja) |
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| KR100855854B1 (ko) * | 2006-04-24 | 2008-09-01 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의파워-온 리셋 회로 |
| CN110427089A (zh) * | 2019-09-11 | 2019-11-08 | 深圳市富满电子集团股份有限公司 | 适用于led显示屏芯片中的上电复位系统及方法 |
| JP7451654B2 (ja) | 2016-10-28 | 2024-03-18 | ラピスセミコンダクタ株式会社 | 半導体装置及びパワーオンリセット信号の生成方法 |
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| US4788462A (en) | 1987-02-12 | 1988-11-29 | United Technologies Corporation | Power-On-Reset (POR) circuit |
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- 1998-07-17 JP JP10202624A patent/JP2000036732A/ja active Pending
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1999
- 1999-01-07 US US09/226,164 patent/US6285222B1/en not_active Expired - Fee Related
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